KR20020056264A - 반도체 소자의 소자분리막 제조방법 - Google Patents
반도체 소자의 소자분리막 제조방법 Download PDFInfo
- Publication number
- KR20020056264A KR20020056264A KR1020000085586A KR20000085586A KR20020056264A KR 20020056264 A KR20020056264 A KR 20020056264A KR 1020000085586 A KR1020000085586 A KR 1020000085586A KR 20000085586 A KR20000085586 A KR 20000085586A KR 20020056264 A KR20020056264 A KR 20020056264A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- silicon nitride
- oxide film
- device isolation
- trench
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
- H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
본 발명은 반도체 소자의 소자분리막 제조방법에 관한 것으로, 반도체 기판상에 패드산화막 및 실리콘 질화막을 차례로 증착하는 단계; 상기 실리콘 질화막 상부에 소자분리 예정영역을 한정하는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각장벽으로 하여 상기 실리콘 질화막, 패드산화막 및 소정의 반도체 기판을 식각하여 트랜치를 형성하는 단계; 상기 트랜치내에 사이드 월(side wall)산화 공정을 통한 산화막을 형성하는 단계; 상기 산화막이 형성된 전체구조 상면에 소정의 질화막을 형성하는 단계; 상기 질화막 상부에 갭필 옥사이드막을 매립시키는 단계; 상기 실리콘 질화막의 소정부분이 노출될 때까지 상기 갭필 옥사이드막을 연마하는 단계; 및 상기 실리콘 질화막 및 패드 산화막을 제거하는 단계를 포함하여 구성하는 것을 특징으로 한다. 이에의해, 소자분리막 모서리를 라운딩 할 수 있다.
Description
본 발명은 반도체 소자의 소자분리막 제조방법에 관한 것으로, 보다 구체적으로는, 소자분리막 모서리를 라운딩 할 수 있는 제조방법에 관한 것이다.
일반적으로 실리콘 웨이퍼에 형성되는 반도체 장치는 개개의 회로 패턴들을 전기적으로 분리하기 위한 소자 분리 영역을 포함한다. 특히 반도체 장치가 고집적화 되고 미세화 되어감에 따라 각 개별 소자의 크기를 축소시키는 것뿐만 아니라 소자 분리 영역의 축소에 대한 연구가 활발히 진행되고 있다. 그 이유는 소자 분리 영역의 형성은 모든 제조 단계에 있어서 초기 단계의 공정으로서, 활성영역의 크기 및 후공정 단계의 공정마진을 좌우하게 되기 때문이다.
일반적으로 반도체 장치의 제조에 널리 이용되는 로코스 소자분리 방법은 공정이 간단하다는 이점이 있지만 256M DRAM급 이상의 고집적화되는 반도체 소자에 있어서는 소자 분리 영역의 폭이 감소함에 따라 버즈비크(Bird' Beak)에 의한 펀 치쓰루(Punch-Through)와 소자 분리막의 두께 감소로 인하여 그 한계점에 이르고 있다.
이에따라, 고집적화된 반도체 장치의 소자 분리에 적합한 기술로 트랜치를 이용한 소자 분리 방법, 예컨대 샬로우 트랜치 분리방법(Shallow Trench Isolation: 이하, STI)이 제안되었다.
먼저, 도 1a를 참조하면, 실리콘 기판(1)상에 버퍼 역할을 하는 패드 산화막(2)과 산화를 억제하는 실리콘 질화막(3)을 순차적으로 형성한다. 다음, 실리콘 질화막(3) 상부에 소자 분리 예정 영역을 형성시키기 위한 감광막 패턴(4)을형성한다. 이때, 감광막 패턴(4)은 얇은 폭의 소자 분리막을 형성하기 위하여 해상도가 우수한 DUV(deep ultra violet)광원을 이용하여 형성한다.
그 다음 도 1b를 참조하면, 상기 감광막 패턴(4)을 마스크로 하여, 실리콘 질화막(3), 패드 산화막(2) 및 실리콘 기판(1)을 소정 깊이만큼 식각하여, 샬로우 트랜치(ST)를 형성한다.
그 다음, 상기 감광막 패턴을 제거하고, 트랜치 식각시 유발되는 스트레스를 제거하기 위해 트랜치(ST)가 형성된 실리콘 기판(1)상에 희생산화막(도시되지않음) 형성 및 제거함으로써 식각 데미지를 완화하고, 이어서 사이드 월 산화(side wall oxidation)공정을 수행하여 트랜치내에 박막의 산화막(5)을 형성한다.
이어서, 상기 박막의 산화막(5)이 형성된 트랜치(ST)내를 매립하는 갭필옥사드막(6), 예컨대, 고밀도 플라즈마(이하, HDP) 산화막을 형성하고 상기 갭필옥사이드막(6)을 화학기계연마하여 실리콘 질화막(3)이 노출되도록 평탄화한 후, 상기 실리콘 질화막(3) 및 패드산화막(2)을 차례로 제거하여 반도체 소자의 소자분리막을 형성한다.
그러나, 종래 기술에 따른 반도체 소자의 소자분리막은 다음과 같은 문제점이 있다.
소자분리막을 구현하는 종래의 방법에서는 STI 식각을 수행한 다음, HDP 산화막을 매립하고 후속 열공정과 산화막 식각 공정을 거쳐 최종형태의 STI를 형성하게 되는데, STI 구조적 특성에 의해 전류(Id)와 전압(Vg)간에 험프(hump) 특성이나타날 개연성이 아주 크다.
상기 험프 특성은 리프레쉬(refresh) 특성에 악영향을 미치는 것으로 알려져 있으며 이를 억제하기 위한 시도들이 현재에도 진행중이다. 그 일반적인 방법중에 한가지가 STI의 상부 모서리를 라운딩(rounding)하여 전계집중현상(Electric field crowding)을 줄여주는 것인데, 종래의 방법을 통해서는 험프 특성을 완전히 제어할 수 있을 정도의 라운딩이 형성되지 못하는 것이 현실이다.
특히, STI에 채워진 HDP 산화막의 식각량이 과다하여 후속 게이트 산화시 STI의 상부 모서리가 노출이 심하게 되면 STI 상부 모서리의 면방향 차이에 의한 산화량 차이로 STI상부 모서리와 소자의 액티브영역 사이에 이중 경사(slope)가 발생한다.
결과적으로 STI 상부 모서리가 뾰족해져 전계집중현상에 의한 험프(hump) 특성의 개연성이 커지게 되는 것이다.
따라서, 상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 상기 트랜치 상단을 종래의 방법과는 다른 공정을 통하여 라운딩함으로써, 트랜치 형성의 안정성을 확보할 수 있는 반도체 소자의 소자분리막 형성방법을 제공하는 것이다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 소자분리막 제조방법을 설명하기 위한 제조공정도.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 소자분리막 제조방법을 설명하기 위한 제조공정도.
도 3은 종래 기술 및 본 발명에 따른 소자분리막을 비교 설명하기 위한 TEM 사진.
도 4는 종래 기술 및 본 발명에 따른 소자분리막의 특성을 비교하기 위한 그래프.
* 도면의 주요 부분에 대한 부호설명 *
11 : 반도체 기판 12 : 패드 산화막
13 : 실리콘 질화막 14 : 감광막 패턴
15 : 박막의 산화막 16 : 갭필 옥사이드막
100 : 질화막
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 소자분리막 제조방법은, 반도체 기판상에 패드산화막 및 실리콘 질화막을 차례로 증착하는 단계; 상기 실리콘 질화막 상부에 소자분리 예정영역을 한정하는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각장벽으로 하여 상기 실리콘 질화막, 패드산화막 및 소정의 반도체 기판을 식각하여 트랜치를 형성하는 단계; 상기 트랜치내에 사이드 월(side wall)산화 공정을 통한 산화막을 형성하는 단계; 상기 산화막이 형성된 전체구조 상면에 소정의 질화막을 형성하는 단계; 상기 질화막 상부에 갭필 옥사이드막을 매립시키는 단계; 상기 실리콘 질화막의 소정부분이 노출될 때까지 상기 갭필 옥사이드막을 연마하는 단계; 및 상기 실리콘 질화막 및 패드 산화막을 제거하는 단계를 포함하여 구성하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 의거하여 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 소자분리막 제조방법을 설명하기 위한 제조공정도이고, 상기 도 3은 본 발명의 소자분리막의 TEM 사진을 나타낸 것이고, 도 4는 본 발명의 실시예에 따른 데이타를 도시한 것이다.
먼저, 도 2a에 도시된 바와같이, 먼저, 도 2a에 도시된 바와같이, 반도체 기판(11)상에 버퍼 역할을 하는 패드 산화막(12)과 산화를 억제하는 실리콘 질화막(13)을 순차적으로 형성한다. 다음, 실리콘 질화막(13) 상부에 소자 분리 예정 영역을 형성시키기 위한 감광막 패턴(14)을 형성한다. 이 때, 감광막 패턴(14)은 얇은 폭의 소자 분리막을 형성하기 위하여 해상도가 우수한 DUV(deep ultra violet)광원을 이용하여 형성한다.
그 다음, 도 2b에 도시된 바와같이, 상기 감광막 패턴(14)을 식각장벽으로 하여, 실리콘 질화막(13), 패드 산화막(12) 및 반도체 기판(11)을 소정 깊이만큼 식각하여, 샬로우 트랜치(ST)를 형성한다. 이 때, 상기 트랜치(ST)는 바람직하게2000 ~ 4500Å의 깊이로 형성한다.
그 다음, 상기 트랜치(ST) 식각시 유발되는 스트레스를 제거하고, 반도체 기판(11)을 보호하기 위해, 트랜치(ST)가 형성된 반도체 기판(11)상에 희생산화막(미도시) 형성 및 제거하고, 이어서 사이드 월 산화(side wall oxidation) 공정을 수행하여 박막의 산화막(15)을 형성한다.
이 때, 상기 박막의 산화막(15)은 후속 공정으로 형성되는 게이트 절연막(미도시)의 두께와 대등하게 형성하는 것이 바람직하다. 예를들면, 게이트 절연막의 두께가 60Å 인 경우, 박막의 산화막(15) 두께를 60Å으로 형성한다.
그 다음, 도 2c에 도시된 바와같이, 상기 박막의 산화막(15)이 형성된 전체구조 상면에 소정의 질화막(100)을 형성한다. 이 때, 상기 질화막(100)은 질화막과 이후 형성될 소자분리막과의 식각량 차이에 의해 호(moat) 예컨대, 실리콘 액티브 영역과 소자분리막이 만나는 곳에 푹 파인 곳의 깊이를 줄이는 역할을 하게 된다.
아울러, 후속 산화 공정시 산화막(15)의 확산 윈도우(window)를 줄여줌으로써 후속 게이트 산화에 의한 이중 경사도(slope)를 억제할 수 있다.
그 다음, 도 2d에 도시된 바와같이, 상기 질화막(100)이 형성된 전체구조 상면에 상기 트랜치(ST)내를 매립하는 갭필옥사이드막(16), 예컨대, HDP 산화막을 형성한다. 그 다음, 상기 실리콘 질화막(13)이 노출될 때까지 화학기계연마(CMP) 공정을 수행하고, 이어서, 상기 실리콘 질화막(13) 및 패드 산화막(12)을 제거하여 반도체 소자의 소자분리막을 형성한다.
그 다음, 도 3은 기존의 소자분리막과 본 발명의 소자분리막을 비교하기 위한 TEM 사진을 도시한 것으로, 첨부 도면에 나타난 fl, md, r은 각각 소자분리막 손실(소자분리막이 실리콘의 액티브 영역보다 낮은 정도), 호(moat)의 깊이, 라운딩 반경(STI 상부 모서리의 둥글기 정도)를 나타내는 척도를 각각 나타낸다.
도시된 바와같이, 트랜치 모서리의 라운딩 정도가 기존 r = 85Å 에서 300Å으로 더 크게 데이타가 산출된 것을 알 수 있다.
그 다음, 도 4는 본 발명의 질화막을 적용한 경우 종래의 소자분리막 형성시의 누설전류 및 리프레쉬(refresh) 특성을 비교한 데이타를 도시한 것이다. (a)에 도시된 바와같이 종래의 소자분리막을 형성했을 때의 누설전류 특성과 본 발명에 따른 소자분리막을 형성했을 때의 누설전류 특성을 비교했을 때 누설전류가 더 감소된 것을 알 수 있다.
또한, (b)에 도시된 바와같이, 종래의 소자분리막을 형성했을 때의 리프레쉬 특성과 본 발명에 따른 소자분리막을 형성했을 때의 리프레쉬 특성을 비교했을 때 더 향상된 것을 알 수 있다.
상기한 바와같은 본 발명에 따른 반도체 소자의 소자분리막 제조방법은 다음과 같은 효과가 있다.
상기 소자분리막 형성시 기존의 공정에서 질화막 증착 과정을 통해 험프(hump) 특성을 개선시킨다. 이에, 리프레쉬(refresh) 특성을 향상시킬 수 있다.
또한, 상기 소자분리막 상부 모서리를 라운딩(rounding)하여 전계집중현상(Electric field crowding)을 줄여줌으로써, 험프 특성을 개선시킬 수 있다.
아울러, 트랜치에 채워진 HDP 산화막의 식각량이 과다하여 상기 트랜치 상부 모서리와 소자의 액티브영역 사이에 이중 경사(slope)의 발생을 억제한다. 이에, 전계집중현상에 의한 험프 특성을 개선시킬 수 있다.
한편, 본 발명의 요지를 벗어나지 않는 범위내에서 다양하게 변경하여 실시할 수 있다.
Claims (3)
- 반도체 기판상에 패드산화막 및 실리콘 질화막을 차례로 증착하는 단계;상기 실리콘 질화막 상부에 소자분리 예정영역을 한정하는 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 식각장벽으로 하여 상기 실리콘 질화막, 패드산화막 및 소정의 반도체 기판을 식각하여 트랜치를 형성하는 단계;상기 트랜치내에 사이드 월(side wall)산화 공정을 통한 산화막을 형성하는 단계;상기 산화막이 형성된 전체구조 상면에 소정의 질화막을 형성하는 단계;상기 질화막 상부에 갭필 옥사이드막을 매립시키는 단계;상기 실리콘 질화막의 소정부분이 노출될 때까지 상기 갭필 옥사이드막을 연마하는 단계; 및상기 실리콘 질화막 및 패드 산화막을 제거하는 단계를 포함하여 구성하는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
- 제 1항에 있어서,상기 사이드 월 산화 공정을 통한 산화막 두께는 30 ~ 100Å인 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
- 제 1항에 있어서,상기 질화막은 두께 30 ~ 100Å 으로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000085586A KR20020056264A (ko) | 2000-12-29 | 2000-12-29 | 반도체 소자의 소자분리막 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000085586A KR20020056264A (ko) | 2000-12-29 | 2000-12-29 | 반도체 소자의 소자분리막 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20020056264A true KR20020056264A (ko) | 2002-07-10 |
Family
ID=27688761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000085586A KR20020056264A (ko) | 2000-12-29 | 2000-12-29 | 반도체 소자의 소자분리막 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20020056264A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100871375B1 (ko) * | 2002-12-26 | 2008-12-02 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
-
2000
- 2000-12-29 KR KR1020000085586A patent/KR20020056264A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100871375B1 (ko) * | 2002-12-26 | 2008-12-02 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1213757B1 (en) | Integrated circuits having adjacent p-type doped regions having shallow trench isolation structures without liner layers therebetween and methods of forming same | |
| KR20020036298A (ko) | 트렌치 소자분리막 및 그 제조방법 | |
| US6849551B2 (en) | Method for forming isolation region in semiconductor device | |
| KR20050006511A (ko) | 반도체소자의 소자분리막 형성방법 | |
| KR20020056264A (ko) | 반도체 소자의 소자분리막 제조방법 | |
| KR20020056266A (ko) | 반도체 소자의 소자분리막 제조방법 | |
| KR20010109638A (ko) | 반도체 장치의 소자 분리막 형성방법 | |
| KR100596876B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR20020053565A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR100419754B1 (ko) | 반도체소자의 소자분리막 형성방법 | |
| KR20030001875A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR100877094B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR100895382B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100519648B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20030059411A (ko) | 반도체소자의 소자분리절연막 형성방법 | |
| KR100557962B1 (ko) | 반도체소자의 소자분리막 형성방법 | |
| KR100351905B1 (ko) | 반도체 소자의 격리막 형성방법 | |
| KR20050069519A (ko) | 반도체 소자의 제조 방법 | |
| KR20030008053A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR20030054275A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR20020045752A (ko) | 반도체 소자의 소자분리막 제조방법 | |
| KR20030055794A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR20030086839A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR20030002812A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR20030000358A (ko) | 반도체 소자의 소자분리막 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |