KR20020056269A - 반도체소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 특히, 반도체기판을 식각하여 트렌치형 소자분리막 형성 공정시, 후속 공정을 용이하게 하기 위하여 트렌치를 매립하는 HDP 산화막 증착 공정 후, 단차가 높은 주변회로부의 넓은 활성 영역 부분과 스크라이브 래인이나 키오픈영역의 HDP 산화막을 부분식각하고 화학기계연마(Chemical Mechanical Polishing : 이하, CMP라 칭함) 공정으로 평탄화식각을 진행하여 트렌치형 소자분리막을 형성한 다음, 후속공정으로 워드라인을 형성하되, 상기 스크라이브 래인이나 키오픈영역에 정렬마크를 형성하여 후속공정을 용이하게 실시할 수 있도록 하는 기술이다.

Description

반도체소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 반도체기판을 식각하여 트렌치형 소자분리막을 형성하는 공정시 화학기계연마(chemical mechanicalpolishing : 이하, CMP라 칭함) 공정으로 평탄화식각하고 후속공정을 용이하게 하는 기술에 관한 것이다.
고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자 디맨젼(dimension)을 축소하는 것과, 소자간에 존재하는 분리영역(isolation region)의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리기술이 메모리 셀 사이즈(memory cell size)를 결정하는 기술이라고 할 수 있다.
소자분리절연막을 제조하는 종래기술로는 절연물 분리방식의 로코스(LOCOS : LOCal Oxidation of Silicon : 이하, LOCOS라 칭함) 방법, 실리콘기판상부에 산화막, 다결정실리콘층, 질화막순으로 적층한 구조의 피.비.엘(Poly - Buffed LOCOS : 이하, PBL이라 칭함) 방법, 기판에 홈을 형성한 후에 절연물질로 매립하는 트렌치(trench) 방법 등이 있다.
그러나, 상기 LOCOS 방법으로 소자분리막을 미세화할 때 공정상 또는 전기적인 문제가 발생한다. 그중의 하나는, 소자분리막 만으로는 전기적으로 소자를 완전히 분리할 수 없다는 것이다.
그리고, 상기 PBL을 사용하는 경우, 필드산화시에 산소의 측면확산에 의하여 버즈빅이 발생한다. 즉, 활성영역이 작아져 활성영역을 효과적으로 활용하지 못하며, 필드산화막의 두께가 두껍기 때문에 단차가 형성되어 후속공정에 어려움을 준다. 그리고, 기판상부의 다결정실리콘층으로 인하여 필드산화시 기판내부로 형성되는 소자분리절연막이 타기법에 비하여 상대적으로 작기 때문에 타기법에 비해 신뢰성을 약화시킬 수 있다.
이상에서 설명한 LOCOS 방법과 PBL 방법은 반도체기판 상부로 볼록한 소자분리절연막을 형성하여 단차를 갖게 됨으로써 후속공정을 어렵게 하는 단점이 있다.
이러한 단점을 해결하기 위하여, 반도체기판을 식각하여 트렌치를 형성하고 상기 트렌치를 매립한 다음, CMP 방법을 이용하여 상부면을 평탄화시키고 후속공정을 평탄화시킴으로써 후속공정을 용이하게 실시할 수 있도록 하였다.
도 1a 내지 도 1e 는 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도로서, 100은 셀부를 도시하고 200은 주변회로부를 도시하며 300은 스크라인브 래인(scribe lane) 또는 키오픈(key open)영역을 도시한다.
도 1a를 참조하면, 반도체기판(11) 상부에 패드산화막(13)을 형성하고, 상기 패드산화막(13) 상부에 질화막(15)을 형성한다.
그리고, 소자분리마스크를 이용한 식각공정으로 상기 질화막(15)과 패드산화막(13) 및 일정두께의 반도체기판(11)을 식각하여 상기 반도체기판에 트렌치(17)를 형성한다.
그리고, 상기 트렌치(17) 표면을 산화시켜 산화막(도시안됨)을 형성하고 상기 산화막을 제거한다.
그리고, 상기 트렌치에 라이너 산화막(liner oxide)(도시안됨)을 형성하고 치밀화공정을 실시한다.
그리고, 상기 트렌치(17)를 매립하는 고밀도 플라즈마 화학기상증착(high density plasma chemical vapor deposition : 이하, HDP CVD라 칭함) 산화막(19)을전체표면 상부에 형성한다.
이때, 상기 HDP 산화막(19)은 패턴 밀도가 높은 셀부(100)에서 패턴 밀도가 낮은 부분보다 낮은 단차로 형성된다.
도 1b를 참조하면, 상기 HDP 산화막(19)을 CMP 하여 평탄화된 HDP 산화막으로 구비되는 소자분리막(21)을 형성한다. 이때, 상기 셀부(100)의 상기 소자분리막(19)이 상기 주변회로부(200) 및 스크라이브 래인(300) 보다 낮은 단차로 구비된다.
또한, 상기 셀부(100)의 질화막(15)이 상기 주변회로부(200) 및 스크라이브 래인(300) 보다 낮은 단차로 구비된다.
도 1c를 참조하면, 상기 질화막(15)과 패드산화막(13)을 제거하고, 정렬마크가 구비되는 스크라이브 래인(300) 또는 키오픈영역(300)을 노출시키는 감광막패턴(23)을 형성한다.
도 1d를 참조하면, 상기 감광막패턴(23)을 마스크로 하여 상기 스크라이브 래인(300)의 소자분리막(21)을 식각하여 일정두께의 소자분리막 만을 상기 트렌치(17)에 남긴다.
그리고, 상기 감광막패턴(23)을 제거한다. 이때, 상기 셀부(100)의 소자분리막(21)은 상기 반도체기판(11)의 표면과 단차가 거의 없게 형성되고, 상기 주변회로부(200)의 소자분리막(21)은 상기 반도체기판(11)의 표면 보다 높은 단차를 유지하고, 상기 스크라이브 래인(300)의 소자분리막(21)은 상기 반도체기판(11)의 표면 보다 낮은 단차로 형성된다.
도 1e를 참조하면, 후속 공정으로 워드라인(25)을 형성한다. 이때, 상기 워드라인(25)은 패턴 밀도가 낮은 주변회로부(200)의 소자분리막(21) 상측에 구비되어 타 영역(200,300)보다 높은 단차를 갖게 된다.
그리고, 스크라인브 래인(300)은 트렌치(17)로 인하여 정렬마크가 구비된다.
상기와 같이 종래기술에 따른 반도체소자의 제조방법은, 패턴밀도가 높은 셀부와 패턴밀도가 낮은 주변회로부의 소자분리막이 갖는 단차로 인하여 그 상측에 구비되는 워드라인의 단차를 증가시키고 후속공정에서 더 높은 단차를 유발할 수 있어 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
본 발명의 상기한 종래기술의 문제점을 해결하기위하여, HDP 산화막 증착후 패턴 밀도가 낮은 넓은 활성영역의 HDP 산화막과 스크라이브 레인 키오픈 지역(Key Open 지역)을 부분 식각하고, 후속공정으로 CMP 공정을 실시하여 CMP 공정 균일성을 증가시켜 후속공정을 용이하게 실시할 수 있도록 하고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체소자의 제조방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11,31 : 반도체기판 13,33 : 패드산화막
15,35 : 질화막 17,37 : 트렌치
19,39 : HDP 산화막 21,43 : 소자분리막
23,41 : 감광막패턴 25,45 : 워드라인
100,400 : 셀부 200,500 : 주변회로부
300,600 : 스크라인브 래인 또는 키오픈영역
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 제조방법은, 패드산화막과 질화막이 구비되는 반도체기판에 트렌치를 형성하는 공정과, 상기 트렌치를 매립하는 HDP 산화막을 형성하는 공정과, 상기 HDP 산화막의 단차가 높은 주변회로부의 넓은 활성영역과 스크라이브 래인의 HDP 산화막을 선택적으로 부분 식각하는 공정과, 상기 HDP 산화막을 CMP 방법으로 평탄화식각하여 셀부와 주변회로부 그리고 상기 스크라이브 래인에 소자분리막을 형성하는 공정과, 상기 질화막과 패드산화막을 제거하고 후속 공정으로 워드라인을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2e 는 본 발명의 실시예에 따른 반도체소자의 제조방법을 도시한 단면도로서, 400 은 셀부를 도시하고 500 은 주변회로부를 도시하며 600 은 스크라인브 래인(scribe lane) 또는 키오픈(key open)영역을 도시한다.
도 2a를 참조하면, 반도체기판(31) 상부에 패드산화막(33)을 형성하고, 상기 패드산화막(33) 상부에 질화막(35)을 형성한다.
그리고, 소자분리마스크를 이용한 식각공정으로 상기 질화막(35)과 패드산화막(33) 및 일정두께의 반도체기판(31)을 식각하여 상기 반도체기판에 트렌치(37)를 형성한다. 이때, 상기 트렌치(37)는 2000 ∼ 3000 Å 깊이로 형성한다.
그리고, 상기 트렌치(37) 표면을 산화시켜 산화막(도시안됨)을 형성하고 상기 산화막을 제거한다. 이때, 상기 산화막은 상기 트렌치(37) 식각공정시 표면에 유발되는 결함을 제거하기 위한 것이다.
그리고, 상기 트렌치에 라이너 산화막(liner oxide)(도시안됨)을 형성하고 치밀화공정을 실시한다.
이때, 상기 라이너 산화막은 질화막으로 실시할 수도 있다.
그리고, 상기 치밀화공정은 후속 공정으로 형성되는 HDP 산화막(39)의 증착공정후 실시할 수도 있다.
그 다음, 상기 트렌치(37)를 매립하는 고밀도 플라즈마 화학기상증착(high density plasma chemical vapor deposition : 이하, HDP CVD라 칭함) 산화막(19)을 전체표면 상부에 5600 ∼ 6000 Å 두께로 형성한다.
이때, 상기 HDP 산화막(39)은 패턴 밀도가 높은 셀부(400)에서 패턴 밀도가 낮은 부분보다 낮은 단차로 형성된다.
도 2b를 참조하면, 상기 HDP 산화막(39) 상부에 감광막패턴(41)을 형성한다. 이때, 상기 감광막패턴(41)은 패턴 밀도가 낮은 영역, 즉 주변회로부(500)의 넓은 활성영역, 스크라이브 래인(600)을 노출시켜 형성된 것이다.
도 2c를 참조하면, 상기 감광막패턴(41)을 마스크로 하여 상기 HDP 산화막(39)을 식각하여 상기 셀부(400)의 HDP 산화막(39)과 상기 주변회로부(500)의 넓은 활성영역은 유사한 단차를 유지하고, 상기 스크라이브 래인(600)의 HDP 산화막(39)은 타 부분(400,500) 보다 낮은 단차로 구비된다.
도 2d를 참조하면, 상기 감광막패턴(41)을 제거하고 CMP 공정으로 평탄화식각하여 상기 트렌치(37)를 매립하는 평탄화된 소자분리막(43)을 형성한다.
그리고, 정렬마크가 구비되는 스크라이브 래인(300) 또는 키오픈영역(300)을 노출시키는 마스크를 이용한 식각공정으로 상기 소자분리막(43)을 식각하여 1800 ∼ 2200 Å 두께만을 남긴다.
도 2e를 참조하면, 상기 질화막(35)과 패드산화막(33)을 제거한다. 그리고, 후속공정으로 세정공정 및 워드라인(45) 형성공정을 실시한다.
이때, 상기 스크라인브 래인(600)의 소자분리막(41)은 질화막(35) 제거시400 Å 정도 식각되고 게이트산화막을 형성하기 전의 세정공정으로 300 Å 정도 식각되어 1100 ∼ 1500 Å 두께로 형성된다.
그리고, 상기 스크라이브 래인(600)의 워드라인(45)은 상기 트렌치(37)로 인하여 정렬마크가 구비된다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 제조방법은, 소자분리용 HDP 산화막으로 소자분리영역의 트렌치를 매립하고 단차가 높은 부분을 선택적으로 부분식각한 다음, CMP 공정을 실시하여 상기 트렌치를 매립하는 평탄화된 소자분리막을 형성한 다음, 후속 공정을 실시하여 예정된 형태의 반도체소자를 형성하여 반도체소자의 특성 열화를 방지하고 그에 따른 후속공정을 용이하게 하여 반도체소자의 고집적화를 용이하게 하는 효과를 제공한다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서, 다양하게 변경하여 실시할 수 있다.

Claims (6)

  1. 패드산화막과 질화막이 구비되는 반도체기판에 트렌치를 형성하는 공정과,
    상기 트렌치를 매립하는 HDP 산화막을 형성하는 공정과,
    상기 HDP 산화막의 단차가 높은 주변회로부의 넓은 활성영역과 스크라이브 래인의 HDP 산화막을 선택적으로 부분 식각하는 공정과,
    상기 HDP 산화막을 CMP 방법으로 평탄화식각하여 셀부와 주변회로부 그리고 상기 스크라이브 래인에 소자분리막을 형성하는 공정과,
    상기 질화막과 패드산화막을 제거하고 후속 공정으로 워드라인을 형성하는 공정을 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 트렌치 형성공정후 산화막이나 질화막으로 라이너 절연막을 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 HDP 산화막 형성공정 전(前)이나 후(後)에 치밀화 공정을 실시하는 것을 특징으로하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 HDP 산화막 대신 TEOS 를 사용하는 것을 특징으로하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 HDP 산화막의 부분 식각 공정은 건식방법이나 습식방법으로 실시하는 것을 특징으로하는 반도체소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 스크라이브 래인은 키오픈영역을 포함하거나 키오픈영역으로 대신하는 것을 특징으로하는 반도체소자의 제조방법.
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