KR20030001821A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 소자의 전기적 특성을 향상시키는데 적당한 반도체 소자의 제조방법에 관한 것으로, 콘택 플러그가 구비된 절연막 상에 식각 방지막, 평탄화막을 차례로 증착하는 단계; 상기 평탄화막 및 식각 방지막을 선택적으로 제거하여 저장전극 콘택홀을 형성하는 단계; 전체 표면 상부에 저장전극용 도전층을 형성하는 단계; 상기 저장전극용 도전층의 상부를 분리시켜 저장전극을 형성하는 단계; 상기 평탄화막의 일정두께를 제거하여 저장전극 상부의 일정부분을 노출시키는 단계; 상기 저장전극 상부 및 평탄화막 상에 이산화실리콘막을 증착하는 단계; 상기 저장전극의 표면에 준안정 다결정실리콘층을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 소자의 전기적 특성을 향상시키는데 적당한 반도체 소자의 제조방법에 관한 것이다.
반도체 트랜지스터의 집적도가 증가함에 따라 셀 크기가 감소하고 있으며, 이에 따라 충분한 정전용량을 갖는 커패시터를 형성하기가 어려워지고 있다.
특히, 하나의 트랜지스터와 커패시터로 구성되는 DRAM 소자는 반도체 기판상에 세로와 가로 방향으로 워드라인과 비트라인이 직교 배치되어 있으며, 두 개의 게이트 전극에 걸쳐 커패시터가 형성되어 있고 상기 커패시터의 중앙에 콘택홀이 형성되어 있다.
이때, 커패시터는 주로 다결정실리콘을 도전체로 하여 산화막, 질화막 또는 그 적층막인 ONO(Oxide-Nitride-Oxide)막을 유전체막으로 사용하고 있는데, 커패시터의 정전용량을 크게 하면서 면적을 줄이는 것이 DRAM 소자의 고집적화에 중요한 요인이 된다.
따라서, 커패시터의 정전용량을 증가시키기 위하여 유전상수가 높은 물질을 유전체로 사용하거나, 유전체막을 얇게 형성하거나 또는 저장전극의 표면적을 증가시키는 등의 방법이 있다.
이하에서 첨부된 도면을 참조하여 종래 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래 반도체 소자의 제조방법을 나타낸 공정 단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(도시하지 않음) 상에 소자 격리막(도시하지 않음)과 게이트 절연막(도시하지 않음)을 형성하고, 상기 게이트 절연막 상에 제 1 절연막(도시하지 않음)이 적층된 게이트 전극(도시하지 않음)과 소오스 및 드레인 전극(도시하지 않음)으로 구성되는 트랜지스터를 형성한 다음, 비트라인 콘택 플러그(도시하지 않음)와 저장전극 콘택 플러그(도시하지 않음)가 구비된 제 2 절연막(도시하지 않음)을 형성한다.
다음, 상기 비트라인 콘택 플러그와 접속하는 비트라인(도시하지 않음)을 형성하고, 전체 표면에 식각 방지막(1)을 형성한 후, 제 1 평탄화막(2)을 형성하여 평탄화시킨다.
이어, 마스크를 이용하여 상기 제 1 평탄화막(2) 및 식각 방지막(1)을 선택적으로 제거하여 저장전극 콘택 플러그를 노출시키는 저장전극 콘택홀을 형성한다.
상기 마스크를 제거한 다음, 전체 표면 상부에 다결정실리콘을 증착하여 저장전극용 도전층(도시하지 않음)을 형성하고, 상기 저장전극용 도전층 상부에 제 2 평탄화막(도시하지 않음)을 형성하여 평탄화시킨다.
이후, 상기 제 2 평탄화막 및 저장전극용 도전층을 전면 식각공정으로 제거하여 상기 저장전극용 도전층의 상부를 분리시켜 저장전극(3)을 형성한다.
그리고, 도 1b에 도시한 바와 같이, 상기 저장전극(3) 내부의 제 2 평탄화막을 제거하고, 상기 제 1 평탄화막(2)의 일정두께를 제거하여 저장전극(3)의 상부가 노출되도록 한다.
이때, 상기 제 1 평탄화막(2)의 일정두께를 습식식각 방법으로 제거한다.
이어, 도 1c에 도시한 바와 같이, 상기 저장전극(3)의 표면적을 증가시키기 위해 상기 저장전극(3)의 표면에 준안정 다결정실리콘층(Meta-stable Polysilico : MPS)(4)을 형성한다.
그러나, 상기와 같은 종래의 반도체 소자의 제조방법은 다음과 같은 문제점이 있다.
저장전극의 정전용량을 증가시키기 위해 준안정 다결정실리콘의 알갱이를 형성하는 경우, 저장전극들간의 간격보다 준안정 다결정실리콘의 알갱이의 크기가 커서 저장전극들이 전기적으로 연결되어 소자의 전기적 특성을 악화시킨다.
본 발명은 상기의 문제점을 해결하기 위한 것으로, 준안정 다결정실리콘층을 형성하기 전에 저장전극들간의 가교 영역에 얇은 절연막을 형성함으로써 준안정 다결정실리콘층의 알갱이의 성장을 억제하여 소자의 전기적 특성을 향상시키는데 적당한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래 반도체 소자의 제조방법을 나타낸 공정 단면도
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정 단면도
도면의 주요 부분에 대한 부호의 설명
21 : 식각 방지막 22 : 평탄화막
23 : 저장전극 24 : 이산화실리콘막
25 : 준안정 다결정실리콘층
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 콘택 플러그가 구비된 절연막 상에 식각 방지막, 평탄화막을 차례로 증착하는 단계; 상기 평탄화막 및 식각 방지막을 선택적으로 제거하여 저장전극 콘택홀을 형성하는 단계; 전체 표면 상부에 저장전극용 도전층을 형성하는 단계; 상기 저장전극용 도전층의 상부를 분리시켜 저장전극을 형성하는 단계; 상기 평탄화막의 일정두께를 제거하여 저장전극 상부의 일정부분을 노출시키는 단계; 상기 저장전극 상부 및 평탄화막 상에 이산화실리콘막을 증착하는 단계; 상기 저장전극의 표면에 준안정 다결정실리콘층을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하 , 첨부도면을 참조하여 본 발명에 따른 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정 단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(도시하지 않음) 상에 소자 격리막(도시하지 않음)과 게이트 절연막(도시하지 않음)을 형성하고, 상기 게이트 절연막 상에 제 1 절연막(도시하지 않음)이 적층된 게이트 전극(도시하지 않음)과 소오스 및 드레인 전극(도시하지 않음)으로 구성되는 트랜지스터를 형성한 다음, 비트라인 콘택 플러그(도시하지 않음)와 저장전극 콘택 플러그(도시하지 않음)가 구비된 제 2 절연막(도시하지 않음)을 형성한다.
다음, 상기 비트라인 콘택 플러그와 접속하는 비트라인(도시하지 않음)을 형성하고, 전체 표면에 식각 방지막(21)을 형성한 후, 제 1 평탄화막(22)을 형성하여 평탄화시킨다.
이어, 마스크를 이용하여 상기 제 1 평탄화막(22) 및 식각 방지막(21)을 선택적으로 제거하여 저장전극 콘택 플러그를 노출시키는 저장전극 콘택홀을 형성한다.
상기 마스크를 제거한 다음, 전체 표면 상부에 다결정실리콘을 증착하여 저장전극용 도전층(도시하지 않음)을 형성하고, 상기 저장전극용 도전층 상부에 제 2 평탄화막(도시하지 않음)을 형성하여 평탄화시킨다.
이후, 상기 제 2 평탄화막 및 저장전극용 도전층을 전면 식각공정으로 제거하여 상기 저장전극용 도전층의 상부를 분리시켜 저장전극(23)을 형성한다.
그리고, 상기 저장전극(23) 내부의 제 2 평탄화막을 제거하고, 상기 제 1 평탄화막(22)의 일정두께를 제거하여 저장전극(23) 상부의 일정부분이 노출되도록 한다.
이때, 상기 제 1 평탄화막(22)의 일정두께를 습식식각 방법으로 제거한다.
다음, 상기 제 1 평탄화막(22)의 상부에 도포성이 매우 낮은 절연물질을 아주 얇게 증착한다.
이때, 상기 제 1 평탄화막(22)의 상부로 노출된 저장전극(23)들이 서로 가교될 영역에 국부적으로 증착될 수 있도록 이산화실리콘(SiO2)막(24)을 고주파 스퍼터링(RF Sputtering)방법을 이용하여 증착한다.
이어, 저장전극(23)의 표면적을 증가시키기 위해 상기 저장전극(23)의 표면에 준안정 다결정실리콘층(Meta-stable Polysilico : MPS)(25)을 형성한다.
여기서, 상기 저장전극(23) 상에 증착된 이산화실리콘막(24)은 준안정 다결정실리콘층(25)의 알갱이 성장을 억제하여 상기 저장전극(23)간의 연결을 방지할 수 있다.
상기와 같은 본 발명의 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
준안정 다결정실리콘층을 형성하기 전에 저장전극들간의 가교 영역에 얇은 이산화실리콘막을 증착하여 준안정 다결정실리콘층의 알갱이의 성장을 억제함으로써, 저장전극들이 전기적으로 연결되는 것을 방지할 수 있다.
Claims (2)
- 콘택 플러그가 구비된 절연막 상에 식각 방지막, 평탄화막을 차례로 증착하는 단계;상기 평탄화막 및 식각 방지막을 선택적으로 제거하여 저장전극 콘택홀을 형성하는 단계;전체 표면 상부에 저장전극용 도전층을 형성하는 단계;상기 저장전극용 도전층의 상부를 분리시켜 저장전극을 형성하는 단계;상기 평탄화막의 일정두께를 제거하여 저장전극 상부의 일정부분을 노출시키는 단계;상기 저장전극 상부 및 평탄화막 상에 이산화실리콘막을 증착하는 단계;상기 저장전극의 표면에 준안정 다결정실리콘층을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 이산화실리콘막을 고주파 스퍼터링 방법을 이용하여 얇게 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020010037628A KR20030001821A (ko) | 2001-06-28 | 2001-06-28 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
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| KR1020010037628A KR20030001821A (ko) | 2001-06-28 | 2001-06-28 | 반도체 소자의 제조방법 |
Publications (1)
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ID=27711871
Family Applications (1)
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| KR1020010037628A KR20030001821A (ko) | 2001-06-28 | 2001-06-28 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20030001821A (ko) |
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2001
- 2001-06-28 KR KR1020010037628A patent/KR20030001821A/ko not_active Application Discontinuation
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