KR20010011640A - 반도체 장치의 플러그폴리 형성방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 플러그폴리 형성방법에 관한 것으로서, 특히 이 방법은 절연물질로 둘러싸인 게이트전극의 상측면 및 소스/드레인 접합영역 상부면에 도전막을 모두 형성하고, 기판 전면에 층간절연막을 형성하고 평탄화 공정을 실시하여 게이트전극 상부의 하드 마스크 절연막이 드러날때까지 층간절연막 및 도전막을 CMP로 연마하고, 층간절연막내에 소스/드레인 부위의 도전막이 드러나도록 콘택홀을 형성한 후에 이 콘택홀에 도전물질을 매립하여 소스/드레인 접합 영역의 도전막에 연결되는 플러그폴리를 형성한다. 이에 따라, 본 발명은 게이트전극의 스페이서 측벽 및 소스/드레인 접합 영역 상부에 형성된 도전막에 의해 비트라인 및 전하 저장 전극의 플러그 폴리와 활성 영역사이의 콘택 마진을 크게 확보할 수 있으며 수직 콘택홀 식각 크기를 줄일 수 있다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 특히 고집적 반도체 장치의 비트라인(bit line) 및 전하저장 전극(storage node)과 활성 영역간의 콘택 마진을 크게 확보할 수 있는 반도체 장치의 플러그폴리 형성방법에 관한 것이다.
최근의 반도체 장치는 디바이스가 고집적화됨에 따라 메모리 셀 크기가 점점 감소되면서 워드 라인과 커패시터 콘택, 비트라인과 커패시터 콘택의 마진이 점점 작아져 커패시터 콘택을 더욱 작게 형성해야만 한다.
반도체 집적회로가 고집적화됨에 따라 다수의 배선층 또는 콘택홀 사이의 미스얼라인 마진(mis-align margin)이 점점 줄어들고 있다. 더욱이, 반도체 메모리셀과 같이 디자인 룰(design rule)에 여유가 없고 같은 형태의 패턴이 반복되는 경우, 콘택홀을 자기정렬(self-align) 방식으로 형성함으로써 메모리셀의 면적을 축소시키는 방법이 연구/개발되었다. 이는 주변구조물의 단차를 이용하여 콘택홀을 형성하는 것으로, 주변구조물의 높이, 콘택홀이 형성될 절연물질의 두께 및 식각방법등에 의해 다양한 크기의 콘택홀을 마스크 사용없이 얻을 수 있기 때문에 고집적화에 의해 미소화되는 반도체장치의 실현에 적합한 방법으로 사용된다.
하지만, 상술한 자기 정렬 콘택홀 형성방법을 이용하더라도 초고직접 반도체장치에서는 비트라인 및 전하저장 전극과 활성 영역 사이의 콘택 면적이 줄어들어 이로 인해 콘택 저항이 높아지는 문제점이 있었다.
또한, 게이트전극과 비트라인/전하저장 전극을 연결시켜주는 플러그폴리의 콘택이 매우 근접하게 되어 단락의 가능성이 높았다. 이를 위해서 콘택홀의 크기와 게이트전극의 스페이서를 줄이더라도 소자의 최소 디자인 룰이 규정되어 있어 한계가 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 층간절연막을 형성하기 전에 게이트전극과 활성 영역 상부에 도전막을 추가 형성함으로써 상기 도전막에 의해 비트라인 및 전하 저장 전극과의 활성 영역을 수직으로 연결하는 플러그 폴리와 활성 영역사이의 콘택 마진을 크게 확보할 수 있으며 수직 콘택홀 식각 크기를 줄일 수 있는 반도체 장치의 플러그폴리 형성방법을 제공하는데 있다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 장치의 플러그폴리 형성방법을 설명하기 위한 공정 순서도,
도 2a 내지 도 2c는 본 발명의 다른 실시예에 따른 반도체 장치의 플러그폴리 형성방법을 설명하기 위한 공정 순서도,
도 3은 본 발명의 또 다른 실시예에 따른 반도체 장치의 플러그폴리 형성방법을 설명하기 위한 단면도.
*도면의 주요 부분에 대한 부호의 설명*
10 : 실리콘기판 12 : p-웰
14 : 필드 산화막 20 : 트랜지스터
22 : 게이트산화막 24 : 도프트 폴리실리콘막
26 : 하드 마스크 절연막 28 : 스페이서
29 : 소스/드레인 영역 30 : 도전막
32 : 층간절연막 34 : 플러그폴리
상기 목적을 달성하기 위하여 본 발명은 반도체 기판의 활성 영역 위에 형성된 반도체 소자와 상부의 배선을 수직으로 상호 연결하기 위한 플러그폴리를 형성함에 있어서, 필드 산화막이 형성된 반도체 기판 상부에 게이트산화막을 형성하며, 기판의 활성 영역에 게이트도전층과 하드 마스크 절연막이 적층되며 그 측벽에 절연물질로 된 스페이서를 갖는 게이트전극과 게이트전극 에지와 필드 산화막 사이의 기판내에 소스/드레인 접합영역을 갖는 트랜지스터를 형성하는 단계와, 게이트전극의 상측면 및 소스/드레인 접합영역 상부면에 도전막을 모두 형성하고, 기판 전면에 층간절연막을 형성하는 단계와, 게이트전극 상부의 하드 마스크 절연막이 드러날때까지 평탄화 공정을 실시하는 단계와, 층간절연막내에 소스/드레인 부위의 도전막이 드러나도록 콘택홀을 형성하고, 이 콘택홀에 도전물질을 매립하여 소스/드레인 접합 영역의 도전막에 연결되는 플러그폴리를 형성하는 단계를 포함하여 이루어진다.
상기 목적을 달성하기 위하여 본 발명의 다른 방법은 반도체 기판의 활성 영역 위에 형성된 반도체 소자와 상부의 배선을 수직으로 상호 연결하기 위한 플러그폴리를 형성함에 있어서, 필드 산화막이 형성된 반도체 기판 상부에 게이트산화막을 형성하며, 기판의 활성 영역에 게이트도전층과 하드 마스크 절연막이 적층되며 그 측벽에 절연물질로 된 스페이서를 갖는 게이트전극과 게이트전극 에지와 필드 산화막 사이의 기판내에 소스/드레인 접합영역을 갖는 트랜지스터를 형성하는 단계와, 게이트전극의 상측면 및 소스/드레인 접합영역 상부면에 도전막을 형성하고, 기판 전면에 층간절연막을 형성하고, 게이트전극 상부의 절연막이 드러날 때까지 결과물을 연마하는 단계와, 층간절연막내에 소스/드레인 부위의 도전막이 개방되고, 또한 게이트전극의 스페이서 사이에 기판 표면이 개방되는 콘택홀을 형성하는 단계와, 게이트전극 부위의 콘택홀내의 기판 표면에 산화막을 증착하는 단계와, 콘택홀에 도전체를 매립하고 평탄화 공정을 실시하여 스페이서 사이에 게이트전극을 형성함과 동시에 층간절연막의 콘택홀을 통해서 소스/드레인 접합 영역의 도전막에 연결되는 플러그폴리를 형성하는 단계를 포함하여 이루어진다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 장치의 플러그폴리 형성방법을 설명하기 위한 공정 순서도이다.
본 발명의 일 실시예에 따른 제조 공정은, 도 1a에 도시된 바와 같이 반도체기판으로서 실리콘기판(10)에 p-웰(12)을 형성한 후에 소자의 활성 영역 및 분리 영역을 정의하는 필드 산화막(14)을 형성한다.
그 다음, 도 1b에 도시된 바와 같이, 기판의 활성 영역에 게이트산화막(22)을 형성하고, 도프트 폴리실리콘막(24)과 하드 마스크 절연막(26)이 적층되며 그 측벽에 절연물질의 스페이서(28)를 갖는 게이트전극과 게이트전극 에지와 필드 산화막(14) 사이의 기판내에 n형 불순물이 주입된 소스/드레인 접합영역(27)을 갖는 트랜지스터(20)를 형성한다.
이어서, 도 1c에 도시된 바와 같이, 상기 기판전면에 도프트 폴리실리콘막, 금속 화합물 및 금속 중에서 어느 하나를 선택하여 도전막(30)을 300∼1000Å두께로 증착한 후에 활성 영역의 마스크를 이용한 사진 및 식각공정을 진행하여 도전막(30)을 패터닝한다. 이로 인해, 게이트전극의 상측면 및 소스/드레인 접합영역(27) 상부면에만 도전막 패턴(30)이 남는다. 여기서, 도전막(30)의 역할은 이후 플러그폴리를 위한 콘택홀 식각시 활성 영역의 손실 감소 및 콘택홀의 마진 증가 및 마스크 공정의 여유도를 증가시키기 위함이다.
그 다음, 도 1d에 도시된 바와 같이, 기판 전면에 USG(Undoped Silicate Glass), BPSG(Boro Phospho Silicate Glass) 및 SiON 중에서 선택한 물질을 증착하여 층간절연막(32)을 형성한다. 그리고, CMP(Chemical Mechanical Polishing)를 이용한 평탄화 공정을 실시하여 게이트전극 상부의 하드 마스크 절연막(26)이 드러날때까지 층간절연막(32) 및 도전막(30)을 연마한다.
이어서, 도 1e에 도시된 바와 같이, 비트라인 내지 전하저장 콘택 마스크를 사진 및 식각 공정을 진행하여 층간절연막(32) 내에 소스/드레인 부위의 도전막(30')이 드러나도록 콘택홀(도시하지 않음)을 형성한다. 그리고, 이 콘택홀에 도전물질을 매립하고 이를 다시 CMP로 연마하여 소스/드레인 접합 영역(27) 상부의 도전막(30')에 연결되는 플러그폴리(34)를 형성한 후에 이후 배선 공정을 진행한디.
한편, 본 발명의 플러그폴리 형성방법에서는 상기 플러그폴리를 형성하기까지 두 번의 평탄화 공정을 거쳤지만 1번으로 줄일 수 있으며 이는 다음 실시예에 상세하게 나타나 있다.
도 2a 내지 도 2c는 본 발명의 다른 실시예에 따른 반도체 장치의 플러그폴리 형성방법을 설명하기 위한 공정 순서도이다.
우선, 본 발명의 일실시예와 마찬가지로 트랜지스터를 형성하고, 도 2a에 도시된 바와 같이, 기판전면에 도프트 폴리실리콘막, 금속 화합물 및 금속 중에서 어느 하나를 선택하여 도전막(40)을 300∼1000Å두께로 증착한 후에 활성 영역의 마스크를 이용한 사진 및 식각공정을 진행하여 도전막(40)을 패터닝하면서 게이트전극의 절연막을 부위의 도전막(40)을 식각한다. 그러면, 게이트전극의 측면과 소스/드레인 접합영역(27) 상부면에 도전막 패턴(40)이 남아 있어 이후 비트라인과 전하저장 전극의 플러그폴리 사이를 전기적으로 절연할 수 있다.
계속해서, 도 2b에 도시된 바와 같이, 기판 전면에 층간절연막(40)을 형성한 후에 소스/드레인 부위의 도전막이 드러나도록 콘택홀(44)을 형성한다.
그 다음, 도 2c에 도시된 바와 같이, 이 콘택홀(44)에 도전물질을 매립하고 평탄화 공정으로 게이트전극 측면에 있는 도전막(40) 높이까지 결과물을 연마한다. 그러면, 상기 콘택홀(44)에 채워진 도전물질로 이루어지며 소스/드레인 접합 영역의 도전막(40)에 접하는 플러그폴리(46)가 형성된다.
상술한 본 발명의 실시예는 게이트전극 및 소자분리막 상부에 있는 도전막을 미리 제거함으로써 이후 층간절연막, 콘택홀 및 도전물질 증착 후에 1번의 평탄화 공정을 실시하여 제조 공정을 단축할 수 있다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 장치의 플러그폴리 형성방법을 설명하기 위한 단면도로서, 이를 참조하면 본 실시예는 고성능 소자를 구현하기 위하여 통상의 구조로 게이트전극을 형성한 후에 다시 플러그폴리를 위한 콘택홀 제조시 층간절연막의 콘택홀을 형성하면서 게이트전극의 도전물질을 식각하는 것이다.
좀 더 상세하게 설명하면, 본 실시예는 상술한 제조 공정과 마찬가지로 트랜지스터를 형성한다. 그 다음, 게이트전극의 상측면 및 소스/드레인 접합영역 상부면에 도전막(30)을 형성하고, 기판 전면에 층간절연막을 형성한다. 그리고, 게이트전극의 측면과 소스/드레인 접합영역(27) 상부면에 도전막 패턴(30)을 형성한다.
그리고, 기판 전면에 층간절연막(32)을 형성한 후에 소스/드레인 부위의 도전막이 개방되고, 또한 게이트전극의 스페이서(28) 사이에 기판 표면이 개방되는 콘택홀을 형성한다.
이어서, 게이트전극 부위의 콘택홀내의 기판 표면에 다시 게이트 산화막으로서 Ta2O5또는 SiO2등의 산화막(202)을 증착한다. 그리고, 게이트전극과 플러그폴리용 콘택홀에 도전체(346)를 매립한다. 이때, 게이트 산화막과 접합면의 스파이킹을 방지하기 위하여 콘택홀 내측에 배리어 메탈(342)을 형성하고, 배리어 메탈의 결정 크기를 키워 저항의 감소를 시켜 주기 위해서 도전체 매립 전에 배리어 메탈(342)이 형성된 콘택홀에 비정질 실리콘(344)을 추가한다. 여기서, 도전체(346) 물질은 금속, 폴리실리콘과, 폴리실리콘과 금속의 혼합 물질 중에서 어느 하나로 구성될 수 있다.
그 다음, CMP 공정으로 결과물을 도전막(30) 상부면까지 연마하여 스페이서 사이에 고성능 게이트전극을 형성함과 동시에 소스/드레인 접합 영역의 도전막(30)에 연결되는 플러그폴리(34)를 형성한다.
상술한 바와 같이 본 발명에 따른 반도체장치의 플러그폴리 형성방법은, 게이트전극 측면과 소스/드레인 접합 영역 상부에 도전막을 추가 형성하고 이 도전막은 이후 평탄화 공정에 의해 게이트전극의 상부면 부분이 제거됨에 따라 이후 플러그폴리를 위한 콘택홀 식각시 기판 손상을 방지하면서 콘택홀 영역이 작아서 활성 영역까지 층간절연막의 식각이 어렵더라도 상기 도전막의 두께만큼 콘택홀의 식각 크기를 줄일 수 있다.
그리고, 본 발명은 스페이서 두께만큼 플러그폴리를 위한 콘택 마스크의 공정 여유도가 벗어나도 도전막에 의해 플러그와 하부 기판의 접촉 면적이 증가되기 때문에 콘택 저항이 작아져 고집적 반도체장치의 전기적 특성을 향상시킬 수 있다.
또한, 본 발명은 게이트전극과 비트라인/전하저장 전극의 플러그폴리 콘택홀을 동시에 형성할 수 있으며 이로 인해 플러그폴리와 게이트전극을 금속을 포함한 도전체 물질로 대체할 경우 저전압에서도 소자 동작이 가능하여 고성능 소자를 구현할 수 있다.
Claims (5)
- 반도체 기판의 활성 영역 위에 형성된 반도체 소자와 상부의 배선을 수직으로 상호 연결하기 위한 플러그폴리를 형성함에 있어서,필드 산화막이 형성된 반도체 기판 상부에 게이트산화막을 형성하며, 기판의 활성 영역에 게이트도전층과 하드 마스크 절연막이 적층되며 그 측벽에 절연물질로 된 스페이서를 갖는 게이트전극과 게이트전극 에지와 필드 산화막 사이의 기판내에 소스/드레인 접합영역을 갖는 트랜지스터를 형성하는 단계;상기 게이트전극의 상측면 및 소스/드레인 접합영역 상부면에 도전막을 모두 형성하고, 기판 전면에 층간절연막을 형성하는 단계;상기 게이트전극 상부의 하드 마스크 절연막이 드러날때까지 평탄화 공정을 실시하는 단계; 및상기 층간절연막내에 소스/드레인 부위의 도전막이 드러나도록 콘택홀을 형성하고, 이 콘택홀에 도전물질을 매립하여 소스/드레인 접합 영역의 도전막에 연결되는 플러그폴리를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 장치의 플러그폴리 형성방법.
- 제 1항에 있어서, 상기 도전막은 도프트 폴리실리콘막, 금속 화합물 및 금속 중에서 어느 하나이며 그 두께는 300∼1000Å로 하는 것을 특징으로 하는 반도체 장치의 플러그폴리 형성방법.
- 제 1항에 있어서, 상기 도전막이 게이트전극의 측면 및 소스/드레인 접합영역 상부면에 형성될 경우기판 전면에 층간절연막을 형성하는 단계와,상기 층간절연막내에 소스/드레인 부위의 도전막이 드러나도록 콘택홀을 형성하고, 이 콘택홀에 도전물질을 매립하여 소스/드레인 접합 영역의 도전막에 연결되는 플러그폴리를 형성하는 단계; 및상기 게이트전극 측면의 도전막까지 결과물을 연마하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 장치의 플러그폴리 형성방법.
- 반도체 기판의 활성 영역 위에 형성된 반도체 소자와 상부의 배선을 수직으로 상호 연결하기 위한 플러그폴리를 형성함에 있어서,필드 산화막이 형성된 반도체 기판 상부에 게이트산화막을 형성하며, 기판의 활성 영역에 게이트도전층과 하드 마스크 절연막이 적층되며 그 측벽에 절연물질로 된 스페이서를 갖는 게이트전극과 게이트전극 에지와 필드 산화막 사이의 기판내에 소스/드레인 접합영역을 갖는 트랜지스터를 형성하는 단계;상기 게이트전극의 상측면 및 소스/드레인 접합영역 상부면에 도전막을 형성하고, 기판 전면에 층간절연막을 형성하고, 상기 게이트전극 상부의 절연막이 드러날 때까지 결과물을 연마하는 단계;상기 층간절연막내에 소스/드레인 부위의 도전막이 개방되고, 또한 상기 게이트전극의 스페이서 사이에 기판 표면이 개방되는 콘택홀을 형성하는 단계;상기 게이트전극 부위의 콘택홀내의 기판 표면에 산화막을 증착하는 단계; 및상기 콘택홀에 도전체를 매립하고 평탄화 공정을 실시하여 스페이서 사이에 게이트전극을 형성함과 동시에 층간절연막의 콘택홀을 통해서 소스/드레인 접합 영역의 도전막에 연결되는 플러그폴리를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 장치의 플러그폴리 형성방법.
- 제 4항에 있어서, 상기 게이트전극 부위의 콘택홀 내의 바닥에 산화막을 형성한 후에 콘택홀 내측에 배리어 메탈을 추가 형성할 수 있는 것을 특징으로 하는 반도체 장치의 플러그폴리 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990031112A KR20010011640A (ko) | 1999-07-29 | 1999-07-29 | 반도체 장치의 플러그폴리 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019990031112A KR20010011640A (ko) | 1999-07-29 | 1999-07-29 | 반도체 장치의 플러그폴리 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010011640A true KR20010011640A (ko) | 2001-02-15 |
Family
ID=19605609
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990031112A KR20010011640A (ko) | 1999-07-29 | 1999-07-29 | 반도체 장치의 플러그폴리 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010011640A (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100744001B1 (ko) * | 2001-06-01 | 2007-07-30 | 주식회사 하이닉스반도체 | 랜딩 플러그 콘택 형성 방법 |
| US8293603B2 (en) | 2010-03-02 | 2012-10-23 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor devices |
| KR101519457B1 (ko) * | 2012-11-23 | 2015-05-21 | 세미컨덕터 매뉴팩춰링 인터내셔널 (상하이) 코포레이션 | 반도체 장치 및 그 제조 방법 |
| CN116435275A (zh) * | 2023-06-09 | 2023-07-14 | 粤芯半导体技术股份有限公司 | 半导体结构及其制备方法 |
-
1999
- 1999-07-29 KR KR1019990031112A patent/KR20010011640A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100744001B1 (ko) * | 2001-06-01 | 2007-07-30 | 주식회사 하이닉스반도체 | 랜딩 플러그 콘택 형성 방법 |
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