KR20020054644A - 반도체소자의 제조방법 - Google Patents
반도체소자의 제조방법 Download PDFInfo
- Publication number
- KR20020054644A KR20020054644A KR1020000083807A KR20000083807A KR20020054644A KR 20020054644 A KR20020054644 A KR 20020054644A KR 1020000083807 A KR1020000083807 A KR 1020000083807A KR 20000083807 A KR20000083807 A KR 20000083807A KR 20020054644 A KR20020054644 A KR 20020054644A
- Authority
- KR
- South Korea
- Prior art keywords
- device region
- gate insulating
- insulating film
- low power
- power device
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 28
- 238000000034 method Methods 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000005468 ion implantation Methods 0.000 claims abstract description 14
- 229910052731 fluorine Inorganic materials 0.000 claims abstract description 7
- 239000011737 fluorine Substances 0.000 claims abstract description 7
- 238000005530 etching Methods 0.000 claims abstract description 4
- 239000007789 gas Substances 0.000 claims description 11
- 150000004767 nitrides Chemical class 0.000 claims description 7
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 claims description 6
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 4
- 229910052786 argon Inorganic materials 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 claims description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 claims 1
- 238000002955 isolation Methods 0.000 abstract description 5
- -1 fluorine ions Chemical class 0.000 abstract description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 6
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- 230000001590 oxidative effect Effects 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Chemical & Material Sciences (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 한 칩 내에 고속소자, 저전력소자 및 입출력소자를 동시에 형성하는 경우, 각각 소자에 특성에 적합한 게이트절연막을 형성하기 위하여 상기 저전력소자가 형성되는 영역에 불소를 이온주입하고, N2O가스를 산화가스로 사용하여 형성되는 질화산화막을 게이트절연막으로 형성하고, 그로 인해 TED(transient enhancement diffusion)의 영향을 감소시켜 채널영역의 전자 이동성이 저하되는 것 없이 구동 전류의 안정성을 확보할 수 있으며, PMOS에서 채널영역으로의 보론 침투를 방지하기 위한 어닐링공정을 생략하여 공정을 단순하게 할 수 있고, 가장 얇은 두께의 게이트절연막이 형성되는 고속소자영역에 별도의 이온주입공정없이 게이트절연막을 형성할 수 있으므로 소자의 전기적 특성 및 동작 특성을 향상시키는 기술이다.
Description
본 발명은 반도체소자의 절연막 제조방법에 관한 것으로, 보다 상세하게 하나의 칩(chip) 내에 고속소자, 저전력소자 및 입출력소자를 형성하는 공정에서 각각 다른 두께를 갖는 게이트절연막을 형성하여 소자의 동작 특성 및 전기적 특성을향상시키는 반도체소자의 제조방법에 관한 것이다.
일반적으로 MOSFET 의 게이트 절연막은 반도체기판과 게이트 전극을 중계하는 역할로서 반도체기판 및 상기 게이트 전극의 사이에 위치하며, 상기 게이트 절연막은 게이트 전극으로 주로 사용되는 다결정실리콘층과의 계면 상태가 가장 양호한 산화막(SiO2)을 주로 사용한다.
게이트 절연막은 웰과 소자분리절연막을 형성한 후, 산화과정을 통해서 형성하므로 게이트 절연막의 두께는 웨이퍼 전면에서 균일하다. 하지만 MOSFET 소자에서 가장 큰 전기장이 걸리는 부분은 게이트 전극의 가장자리 부분이므로 균일한 두께의 게이트 절연막이 형성되어 있는 경우 게이트 전극의 가장자리 부분에 있는 게이트 절연막에서 누설전류가 많이 발생하거나 게이트 절연막이 깨지는 현상이 나타나서 제품의 신뢰성을 떨어뜨린다.
따라서, 최근에 게이트 전극의 가장자리 부분의 게이트 절연막을 중심부보다 두껍게 하는 연구가 많이 이루어지고 있다. 이의 대표적인 예가 마스크 작업과 식각작업을 통해서 게이트 전극을 형성한 후, 산화공정을 통해 게이트 전극의 가장자리 부분의 다결정실리콘층을 산화물로 바꾸어 주는 것이다.
도 1a 내지 도 1f 는 종래기술에 따른 반도체소자의 제조방법을 도시하는 공정 단면도로서, 하나의 칩 내에 고속소자영역(Ⅰ), 저전력소자영역(Ⅱ) 및 입출력소자영역(Ⅲ)이 형성되는 것을 도시한다.
먼저, 반도체기판(11)에 활성영역을 정의하는 소자분리절연막(12)을 형성한다.
다음, 상기 반도체기판(11) 상부에 제1게이트절연막(13)을 형성한다. 이때, 상기 제1게이트절연막(13)은 동작전압이 가장 높은 입출력소자를 형성하기 위해 가장 두껍게 형성한다. (도 1a 참조)
그 다음, 상기 제1게이트절연막(13) 상부에 상기 고속소자영역(Ⅰ)을 노출시키는 제1감광막패턴(14)을 형성한다.
다음, 상기 제1감광막패턴(14)을 이온주입마스크로 사용하여 상기 고속소자영역(Ⅰ)에 질소(N)를 이온주입시킨다. 이때, 상기 고속소자영역 Ⅰ)에 두께가 가장 얇고 동작 전압이 가장 낮은 고속소자용 게이트절연막을 형성하기 위하여 산화공정 전에 선택적으로 질소를 이온주입시킨다. (도 1b 참조)
그 다음, 상기 제1감광막패턴(14)을 제거한다. (도 1c 참조)
다음, 전체표면 상부에 상기 입출력소자영역(Ⅲ)을 보호하는 제2감광막패턴(15)을 형성한다.
그 다음, 상기 제2감광막패턴(15)을 식각마스크로상기 제1게이트절연막(13)을 식각하여 상기 고속소자(Ⅰ)와 저전력소자영역(Ⅱ)을 노출시키는 제1게이트절연막(13)패턴을 형성한다. (도 1d 참조)
다음, 상기 제2감광막패턴(15)을 제거한다.
그 다음, 상기 노출되는 고속소자영역(Ⅰ)과 저전력소자영역(Ⅱ) 상에 제2게이트절연막(16)을 형성한다. 이때, 고속소자영역(Ⅰ)에는 미리 질소가 이온주입되어 있기 때문에 상기 제2게이트절연막(16)의 성장 속도를 억제하여저전력소자영역(Ⅱ)보다 제2게이트절연막(16)이 얇게 형성된다.
다음, 상기 구조를 NO 가스를 이용하여 어닐링처리하여 상기 제1게이트절연막(16) 및 제1게이트절연막(13)패턴을 질화시킨다. 상기 어닐링처리 공정은 PMOS 트랜지스터의 보론 투과를 방지하기 위하여 실시된다. (도 1e 참조)
그 다음, 전체표면 상부에 다결정실리콘층을 형성하고, 게이트전극 마스크를 식각마스크로 상기 다결정실리콘층을 식각하여 게이트전극(17)을 형성한다.
그 후, 상기 게이트전극(17) 측벽에 절연막 스페이서(18)를 형성한다. (도 1f 참조)
상기와 같이 종래기술에 따른 반도체소자의 제조방법은, 질소를 이온주입하는 공정에 의해 채널영역의 전자 이동성을 감소시켜 구동전류를 저하시키는 동시에 반도체기판의 표면을 손상시키고, 게이트절연막의 두께가 24Å 이하로 형성되는 경우 게이트 도통 전류(gate tunneling current)가 증가하여 저전력소자의 게이트전극에서 누설전류가 발생하는 문제점이 있다. 또한, 게이트절연막 형성 후 NO가스를 이용하는 어닐링공정에 의해 산화막을 질화시키는데 공정 시간이 길고 복잡하다는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 게이트절연막의 성장률을 증가시키기 위하여 불소이온의 특성을 이용하여 저전력소자가 형성되는 영역에만 선택적으로 불소이온을 주입하여 게이트절연막을 두껍게 형성하고, PMOS에서 보론의 투과를 방지하고 누설전류 특성이 우수한 N2O가스를 산화가스로 사용하여 질화산화막을 형성하여 게이트절연막으로 사용함으로써 각각의 소자에 적합한 게이트절연막을 형성할 수 있으며, 공정을 단순하게 하는 동시에 소자의 특성 및 신뢰성을 향상시키는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f 는 종래기술에 따른 반도체소자의 제조방법을 도시하는 공정 단면도.
도 2a 내지 도 2f 는 본 발명에 따른 반도체소자의 제조방법을 도시하는 공정 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11, 21 : 반도체기판 12, 22 : 소자분리절연막
13, 23 : 제1게이트절연막 14, 24 : 제1감광막패턴
15, 25 : 제2감광막패턴 16, 26 : 제2게이트절연막
17, 28 : 게이트전극 18, 29 : 절연막 스페이서
27 : 다결정실리콘층
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,
고속소자영역, 저전력소자영역 및 입출력소자영역으로 구성되는 반도체기판 상부에 입출력소자용 제1게이트절연막을 형성하는 공정과,
상기 제1게이트절연막 상부에 상기 저전력소자영역을 노출시키는 제1감광막패턴을 형성하는 공정과,
상기 제1감광막패턴을 이온주입마스크로 사용하여 상기 저전력소자영역에 불소를 이온주입하는 공정과,
상기 제1감광막패턴을 제거하는 공정과,
상기 제1게이트절연막 상부에 상기 저전력소자영역 및 고속소자영역을 노출시키는 제2감광막패턴을 형성하는 공정과,
상기 제2감광막패턴을 식각마스크로 상기 제1게이트절연막을 식각하여 상기 저전력소자영역 및 고속소자영역으로 되는 반도체기판을 노출시키는 공정과,
상기 제2감광막패턴을 제거하는 공정과,
상기 노출된 반도체기판 상부에 제2게이트절연막을 형성하되, 상기 제2게이트절연막은 상기 고속소자영역보다 저전력소자영역 상에서 소정 두께 두껍게 형성시키는 공정과,
상기 고속소자영역, 저전력소자영역 및 입출력소자영역 상에 각각 게이트전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2f 는 본 발명에 따른 반도체소자의 제조방법을 도시한 공정 단면도로서, 한 칩 내에 고속소자영역(Ⅰ), 저전력소자영역(Ⅱ) 및 입출력소자영역(Ⅲ)이 동시에 형성되는 것을 도시한다.
먼저, 반도체기판(21)에 활성영역을 정의하는 소자분리절연막(22)을 형성한다.
다음, 상기 반도체기판(21) 상부에 입출력소자용 제1게이트절연막(23)을 형성한다. 이때, 상기 제1게이트절연막(23)은 동작전압이 가장 높은 입출력소자용으로 사용되기 때문에 두께가 가장 두껍다. 또한, 상기 제1게이트절연막(23)은 열산화막으로 형성된다. (도 2a 참조)
그 다음, 상기 제1게이트절연막(23) 상부에 상기 저전력소자영역(Ⅱ)을 노출시키는 제1감광막패턴(24)을 형성한다.
다음, 상기 제1감광막패턴(24)을 이온주입마스크로 사용하여 상기 저전력소자영역(Ⅱ)에 불소를 이온주입시킨다. 이때, 상기 이온주입공정은 후속공정에서 산화막을 형성하는 공정 시 산화막의 성장률을 증가시키기 위하여 실시하는 것으로, 아르곤을 대신해서 사용할 수도 있다. (도 2b 참조)
그 다음, 상기 제1감광막패턴(24)을 제거한다.
다음, 상기 제1게이트절연막(23) 상부에 상기 고속소자영역(Ⅰ)과 저전력소자영역(Ⅱ)을 노출시키는 제2감광막패턴(25)을 형성한다. (도 2c 참조)
그 다음, 상기 제2감광막패턴(25)을 식각마스크로 상기 제1게이트절연막(23)을 식각하여 반도체기판(21)을 노출시킨다.
다음, 상기 제2감광막패턴(25)을 제거한다.
그 다음, 전체표면 상부에 제2게이트절연막(26)을 형성한다. 이때, 상기 제2게이트절연막(26)은 N2O가스를 산화가스로 이용하여 형성된 질화산화막으로 3가 질소산화막으로, 상기 고속소자영역(Ⅰ)보다 저전력소자영역(Ⅱ) 상에서 더 두껍게 형성된다. 여기서, 상기 고속소자영역(Ⅰ), 저전력소자영역(Ⅱ) 및 입출력소자영역(Ⅲ)에 형성된 게이트절연막의 두께는 고속소자영역(Ⅰ)에서 가장 얇게 형성되고, 입출력소자영역(Ⅲ)에서 가장 두껍게 형성된다.
상기 제2게이트절연막(26)을 N2O가스를 산화가스로 이용하여 형성함으로써 후속 게이트절연막을 질화시키기 위한 어닐링공정을 생략할 수 있다. (도 2d 참조)
다음, 전체표면 상부에 다결정실리콘층(27)을 형성한다.
그 다음, 상기 구조를 급속열처리공정을 실시하여 상기 이온주입공정에 의해 발생되는 TED(transient enhancement diffusion)의 영향을 감소시킨다. (도 2e 참조)
그 다음, 게이트전극용 마스크를 식각마스크로 상기 다결정실리콘층(27)을식각하여 게이트전극(28)을 형성한 후, 상기 게이트전극(28) 측벽에 절연막 스페이서(29)를 형성한다. (도 2f 참조)
상기 반도체소자의 제조방법에서 5keV의 이온주입에너지로 5.0×1014의 불소를 이온주입하는 경우, 제2게이트절연막이 성장률이 15% 증가하였다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 제조방법은, 한 칩 내에 고속소자, 저전력소자 및 입출력소자를 동시에 형성하는 경우, 각각 소자에 특성에 적합한 게이트절연막을 형성하기 위하여 상기 저전력소자가 형성되는 영역에 불소를 이온주입하고, N2O가스를 산화가스로 사용하여 형성되는 질화산화막을 게이트절연막으로 형성하고, 그로 인해 TED의 영향을 감소시켜 채널영역의 전자 이동성이 저하되는 것없이 구동 전류의 안정성을 확보할 수 있으며, PMOS에서 채널영역으로의 보론 침투를 방지하기 위한 어닐링공정을 생략하여 공정을 단순하게 할 수 있고, 가장 얇은 두께의 게이트절연막이 형성되는 고속소자영역에 별도의 이온주입공정없이 게이트절연막을 형성할 수 있으므로 소자의 전기적 특성 및 동작 특성을 향상시키는 이점이 있다.
Claims (7)
- 고속소자영역, 저전력소자영역 및 입출력소자영역으로 구성되는 반도체기판 상부에 입출력소자용 제1게이트절연막을 형성하는 공정과,상기 제1게이트절연막 상부에 상기 저전력소자영역을 노출시키는 제1감광막패턴을 형성하는 공정과,상기 제1감광막패턴을 이온주입마스크로 사용하여 상기 저전력소자영역에 불소를 이온주입하는 공정과,상기 제1감광막패턴을 제거하는 공정과,상기 제1게이트절연막 상부에 상기 저전력소자영역 및 고속소자영역을 노출시키는 제2감광막패턴을 형성하는 공정과,상기 제2감광막패턴을 식각마스크로 상기 제1게이트절연막을 식각하여 상기 저전력소자영역 및 고속소자영역으로 되는 반도체기판을 노출시키는 공정과,상기 제2감광막패턴을 제거하는 공정과,상기 노출된 반도체기판 상부에 제2게이트절연막을 형성하되, 상기 제2게이트절연막은 상기 고속소자영역보다 저전력소자영역 상에서 소정 두께 두껍게 형성시키는 공정과,상기 고속소자영역, 저전력소자영역 및 입출력소자영역 상에 각각 게이트전극을 형성하는 공정을 포함하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 게이트전극의 하부에 형성되는 게이트절연막의 두께는 고속소자영역, 저전력소자영역 및 입출력소자영역의 순으로 두껍게 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제1게이트절연막은 열산화막인 것을 특징으로 하는 반도체소자의 제조방법..
- 제 1 항에 있어서,상기 제2게이트절연막은 질화산화막인 것을 특징으로 하는 반도체소자의 제조방법.
- 제 4 항에 있어서,상기 질화산화막은 N2O가스를 이용하여 형성된 3가 질소산화막인 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 이온주입공정은 아르곤을 이용하여 실시되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제2게이트절연막을 형성하고, 급속열처리공정을 실시하는 것을 특징으로 하는 반도체소자의 게이트 절연막 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0083807A KR100390237B1 (ko) | 2000-12-28 | 2000-12-28 | 반도체소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0083807A KR100390237B1 (ko) | 2000-12-28 | 2000-12-28 | 반도체소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020054644A true KR20020054644A (ko) | 2002-07-08 |
| KR100390237B1 KR100390237B1 (ko) | 2003-07-07 |
Family
ID=27687380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2000-0083807A KR100390237B1 (ko) | 2000-12-28 | 2000-12-28 | 반도체소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100390237B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100864931B1 (ko) * | 2007-06-19 | 2008-10-22 | 주식회사 동부하이텍 | 반도체소자의 게이트 산화막 형성방법 |
| KR100888201B1 (ko) * | 2002-12-30 | 2009-03-12 | 주식회사 하이닉스반도체 | 다중 게이트산화막의 형성 방법 |
| KR100891248B1 (ko) * | 2002-12-27 | 2009-04-01 | 주식회사 하이닉스반도체 | 삼중 게이트 산화막 형성 방법 |
-
2000
- 2000-12-28 KR KR10-2000-0083807A patent/KR100390237B1/ko active IP Right Grant
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100891248B1 (ko) * | 2002-12-27 | 2009-04-01 | 주식회사 하이닉스반도체 | 삼중 게이트 산화막 형성 방법 |
| KR100888201B1 (ko) * | 2002-12-30 | 2009-03-12 | 주식회사 하이닉스반도체 | 다중 게이트산화막의 형성 방법 |
| KR100864931B1 (ko) * | 2007-06-19 | 2008-10-22 | 주식회사 동부하이텍 | 반도체소자의 게이트 산화막 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100390237B1 (ko) | 2003-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2002368122A (ja) | 半導体装置及びその製造方法 | |
| JP4093855B2 (ja) | 半導体素子の製造方法 | |
| KR100390237B1 (ko) | 반도체소자의 제조방법 | |
| KR100223736B1 (ko) | 반도체 소자 제조 방법 | |
| KR20050009482A (ko) | 반도체 소자의 제조방법 | |
| KR100940440B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100702118B1 (ko) | 반도체 소자의 제조방법 | |
| KR100649817B1 (ko) | 반도체소자의 제조방법 | |
| KR100304975B1 (ko) | 반도체소자제조방법 | |
| KR20000004531A (ko) | 반도체소자의 게이트 절연막 제조방법 | |
| KR20030057887A (ko) | 반도체 소자 및 그의 제조 방법 | |
| KR100325444B1 (ko) | 저도핑드레인구조의모스트랜지스터제조방법 | |
| KR100357173B1 (ko) | 박막 트랜지스터의 제조 방법 | |
| KR100225383B1 (ko) | 반도체 소자의 제조 방법 | |
| KR0167231B1 (ko) | 반도체장치의 격리방법 | |
| KR100261186B1 (ko) | 반도체소자의 제조방법 | |
| KR20040078829A (ko) | 반도체소자의 제조방법 | |
| KR20000045380A (ko) | 반도체소자의 트랜지스터 형성방법 | |
| KR20000007533A (ko) | 이이피롬 장치의 제조 방법 | |
| KR20040063332A (ko) | 반도체 소자의 제조방법 | |
| KR20030058581A (ko) | 반도체 소자의 제조 방법 | |
| KR20000003475A (ko) | 메모리소자 제조방법 | |
| KR20010059856A (ko) | 모스 트랜지스터의 제조 방법 | |
| KR20000004520A (ko) | 반도체소자의 게이트전극 형성방법 | |
| KR20020054625A (ko) | 시모스의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130524 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20140519 Year of fee payment: 12 |
|
| FPAY | Annual fee payment | ||
| FPAY | Annual fee payment |
Payment date: 20160518 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20170529 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20180517 Year of fee payment: 16 |
|
| FPAY | Annual fee payment |
Payment date: 20190516 Year of fee payment: 17 |