KR100702118B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 소자의 전기적 특성을 향상시키는데 적당한 반도체 소자의 제조방법에 관한 것으로, 반도체 기판 상에 폴리실리콘막, 텅스텐막을 포함하는 게이트 전극을 형성하는 단계; 상기 반도체 기판의 전면에 실리콘 질화막(SiNx)을 증착하는 단계; 패터닝된 폴리실리콘막의 좌우 측면 및 반도체 기판의 표면을 선택적으로 산화하는 단계; 상기 게이트 전극의 적층 구조 양측면에 측벽 절연막을 형성하는 단계; 상기 반도체 기판 표면내에 소오스/드레인을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
선택 산화막, 텅스텐 산화물질
Description
도 1a 내지 도 1c는 종래 반도체 소자의 제조방법을 나타낸 공정 단면도
도 2a 내지 도 2c는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정 단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 제 1 절연막
23 : 폴리실리콘막 23a : 선택 산화막
24 : 베리어막 25 : 텅스텐막
26 : 제 2 절연막 27 : 실리콘 질화막
28 : 측벽 절연막
본 발명은 반도체 소자에 관한 것으로, 소자의 전기적 특성을 향상시키는데 적당한 반도체 소자의 제조방법에 관한 것이다.
이하에서 첨부된 도면을 참조하여 종래 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래 반도체 소자의 제조방법을 나타낸 공정 단면도이다.
도 1a에 나타낸 바와 같이, 액티브 영역 및 필드 영역이 정의된 반도체 기판(1)상에 게이트 절연막(2), 게이트 전극 형성을 위한 불순물이 도핑된 폴리실리콘막(3), 그리고 베리어막(4), 텅스텐막(5), 제 1 절연막(도시하지 않음), 제 2 절연막(6)을 차례로 증착한다.
이때, 상기 제 1 절연막은 질화물질을 이용하고, 제 2 절연막(6)은 산화물질을 이용하여 형성한다.
이어, 도 1b에 나타낸 바와 같이, 상기 제 2 절연막(6)의 상에 감광막(도시하지 않음)을 도포하고 노광 및 현상공정으로 패터닝하여 게이트 전극 영역을 정의한 후, 상기 패터닝된 감광막을 마스크로 이용하여 상기 제 2 절연막(6)을 선택적으로 제거한다.
그리고, 제 1 절연막, 텅스텐막(5), 베리어막(4), 폴리실리콘막(3)을 선택적으로 제거하여 적층 구조로 이루어진 게이트 전극을 형성한다.
이후, H2O/H2 분위기에서 열처리하여 실리콘만을 선택적으로 산화시키는 공정을 통해 패터닝된 상기 폴리실리콘막(3)의 좌우 측면 및 반도체 기판(1)의 표면에 선택 산화막(3a)을 형성한다.
이어, 상기 제 2 절연막(6)을 마스크로 이용하여 상기 반도체 기판(1) 표면 내에 저농도 불순물을 이온주입한다.
이후, 600∼900℃의 온도에서 N2, Ar 기체 등의 불활성 분위기나 O2, H2, NH3 등을 포함하는 활성분위기에서 열처리하여 주입된 이온의 활성화 및 확산을 일으킴으로써 LDD(Lightly Doped Drain)(도시하지 않음) 영역을 형성한다.
도 1c에 도시된 바와 같이, 상기 반도체 기판(1)의 전면에 산화막(도시 생략)을 형성한 후, 동일한 두께로 식각(etch)하여 상기 게이트 전극 적층 구조의 양측면에 측벽 절연막(8)을 형성한다.
그리고, 상기 제 2 절연막(6) 및 측벽 절연막(8)을 마스크로 이용하여 상기 반도체 기판(1)내에 고농도로 이온주입(N+)을 실시하여 상기 측벽 절연막 하측의 상기 반도체 기판(1) 표면내에 LDD 영역을 갖는 소오스/드레인 영역(도시하지 않음)을 형성한다.
이후, 고농도로 주입된 불순물 이온의 활성화 및 확산을 위하여 600∼900℃의 온도에서 N2, Ar 기체 등의 불활성 분위기나 O2 등을 포함하는 산화성 분위기에서의 열처리를 실시한다.
그러나, 상기와 같은 종래의 반도체 소자의 제조방법은 다음과 같은 문제점이 있다.
게이트 전극을 패터닝한 후 텅스텐막의 산화를 억제하며 폴리실리콘막의 측면을 선택적으로 산화하는 공정에서 산소분위기에서 급격한 텅스텐막의 산화로 인 한 부피 팽창으로 게이트 전극의 측면에 필링(Peeling)이 발생하고, 휘발성의 텅스텐 산화물에 의해 반도체 기판의 표면이 오염되는 문제가 발생하여 이로 인하여 소자 특성이 열화된다.
또한, 선택 산화공정에서 게이트 전극의 측면부의 텅스텐막과 폴리실리콘막 사이의 계면에 산소가 확산해 들어가게 되므로 소자의 디자인 룰(Design rule)이 감소하게 된다.
따라서, 텅스텐막과 폴리실리콘막 사이의 계면 저항이 증가하여 소자의 전기적 특성을 악화시킨다.
본 발명은 상기의 문제점을 해결하기 위한 것으로, 실리콘 질화막을 이용하여 선택 산화공정을 진행함으로써 텅스텐의 산화를 방지하는데 적당한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상에 폴리실리콘막, 텅스텐막을 포함하는 게이트 전극을 형성하는 단계; 상기 반도체 기판의 전면에 실리콘 질화막(SiNx)을 증착하는 단계; 패터닝된 폴리실리콘막의 좌우 측면 및 반도체 기판의 표면을 선택적으로 산화하는 단계; 상기 게이트 전극의 적층 구조 양측면에 측벽 절연막을 형성하는 단계; 상기 반도체 기판 표면내에 소오스/드레인을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하 , 첨부도면을 참조하여 본 발명에 따른 반도체 소자의 제조방법을 설명 하면 다음과 같다.
도 2a 내지 도 2c는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정 단면도이다.
도 2a에 나타낸 바와 같이, 액티브 영역 및 필드 영역이 정의된 반도체 기판(21)상에 제 1 절연막(22), 불순물이 도핑된 폴리실리콘막(23), 그리고 베리어막(24), 텅스텐막(25), 제 2 절연막(26)을 차례로 증착한다.
여기서, 상기 베리어막(24)은 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta) 중에 어느 하나와 혼합된 비정질의 질화물질를 이용하며 30∼200Å의 두께로 증착하여 형성한다.
이어, 상기 제 2 절연막(26)의 상에 감광막(도시하지 않음)을 도포하고 노광 및 현상공정으로 패터닝하여 게이트 전극 영역이 정의된 감광막 패턴(도시하지 않음)을 형성한다.
도 2b에 나타낸 바와 같이, 상기 감광막 패턴을 마스크로 이용하여 상기 제 2 절연막(26)을 선택적으로 제거하고, 이어, 상기 텅스텐막(25), 베리어막(24), 폴리실리콘막(23)을 선택적으로 제거하여 적층 구조로 이루어진 게이트 전극을 형성한다.
이후, 상기 게이트 전극을 포함하는 반도체 기판(21)의 전면에 50Å 이하의 두께로 실리콘 질화막(SiNx)(27)을 증착한다.
이때, 상기 실리콘 질화막(27)은 x＜1.3 (Si-rich silicon nitride)인 조성비를 갖는다.
또한, 상기 실리콘 질화막(27) 대신 Si/Si3N4의 스택(Stack) 구조를 사용할 수 있는데, 이 경우 Si3N4막을 얇게 증착하여 텅스텐막(25)의 후속의 선택 산화공정에서 휘스커(Whisker) 발생을 억제시킨 후, 실리콘(Si)막을 증착한다.
이어, H2O/H2 분위기에서 열처리하여 실리콘만을 산화시키는 선택 산화공정을 이용하여 패터닝된 상기 폴리실리콘막(23)의 좌우 측면 및 반도체 기판(21)의 표면에 선택 산화막(23a)을 형성한다.
이때, 상기 선택 산화공정은 0.01≤H2O/H2 ≤0.5, 700∼1100℃ 범의의 온도, 30초∼2시간의 조건에서 진행한다.
또한, 상기 선택 산화공정은 실리콘 질화막(27)의 산화를 수반하며, 텅스텐막(25)의 오염은 0.1 ng/wafer 이하로 감소한다.
도 2c에 나타낸 바와 같이, 반도체 기판(21)의 전면에 제 3 절연막(도시하지 않음)을 증착하고, 상기 반도체 기판(1) 표면내에 저농도 불순물을 이온주입한다.
이후, 열처리를 통해 주입된 이온의 활성화 및 확산을 일으킴으로써 LDD(Lightly Doped Drain)(도시하지 않음) 영역을 형성한다.
그리고, 상기 반도체 기판(21)의 전면에 절연물질을 증착한 후, 동일한 두께로 식각(etch)하여 상기 게이트 전극의 적층 구조의 양측면에 스페이서 형태의 측벽 절연막(28)을 형성한다.
그리고, 상기 제 2 절연막(26) 및 측벽 절연막(28)을 마스크로 이용하여 상기 반도체 기판(21)내에 고농도로 이온주입을 실시하여 상기 측벽 절연막(28) 하측 의 상기 반도체 기판(21) 표면내에 LDD 영역을 갖는 소오스/드레인 영역(도시하지 않음)을 형성한다.
이후, 고농도로 주입된 불순물 이온의 활성화 및 확산을 위하여 산화성 분위기에서의 열처리를 실시한다.
이어, 도면에는 도시하지 않았지만, 상기 반도체 기판(21) 전면에 플러그 형성을 위한 폴리실리콘막을 증착하고, 화학적 기계적 연마법(Chemical Machanical Polishing : CMP)을 이용하여 상기 제 2 절연막(26)의 표면까지 평탄화하여 플러그를 형성한다.
상기와 같은 본 발명의 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 실리콘 질화막을 증착한 후 선택 산화공정을 진행함으로써 텅스텐과 H2O의 반응에 기인하는 텅스텐 산화물(WOx)의 형성을 최소화할 수 있다.
이는 게이트 전극의 저항 증가 및 반도체 기판의 텅스텐 산화물에 의한 오염을 감소시킬 수 있다.
둘째, 측벽 절연막 형성 후 폴리실리콘 플러그를 형성하는 공정에서 실리콘의 휘스커(Whisker) 형성을 방지할 수 있다.
셋째, 텅스텐막과 폴리실리콘막 사이의 계면에 산소(O) 침투로 인한 계면 저항의 억제할 수 있다.
Claims (4)
- 반도체 기판 상에 폴리실리콘막, 텅스텐막을 포함하는 게이트 전극을 형성하는 단계;상기 반도체 기판의 전면에 실리콘 질화막(SiNx)을 증착하는 단계;패터닝된 폴리실리콘막의 좌우 측면 및 반도체 기판의 표면을 선택적으로 산화하는 단계;상기 게이트 전극의 적층 구조 양측면에 측벽 절연막을 형성하는 단계;상기 반도체 기판 표면내에 소오스/드레인을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 삭제
- 제 1 항에 있어서, 패터닝된 폴리실리콘막의 좌우 측면 및 반도체 기판의 표면을 선택적으로 산화하는 단계는 0.01≤H2O/H2 ≤0.5, 700∼1100℃의 온도, 30초∼2시간의 조건으로 열처리하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 실리콘 질화막 전면에 실리콘(Si)막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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