KR20020050085A - 박막 트랜지스터 - Google Patents

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KR20020050085A
KR20020050085A KR1020010052723A KR20010052723A KR20020050085A KR 20020050085 A KR20020050085 A KR 20020050085A KR 1020010052723 A KR1020010052723 A KR 1020010052723A KR 20010052723 A KR20010052723 A KR 20010052723A KR 20020050085 A KR20020050085 A KR 20020050085A
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semiconductor thin
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insulator substrate
impurity
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이또가도시히꼬
시바다께오
오꾸라마꼬또
가네꼬도시끼
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가나이 쓰토무
가부시키가이샤 히타치세이사쿠쇼
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Abstract

절연체 기판 상에 탑재된 박막 트랜지스터에 있어서, 상기 박막 트랜지스터는 반도체 박막과, 게이트 절연막과, 게이트 전극을 구비하고, 상기 반도체 박막 중의 불순물의 농도 프로파일을 반도체 박막 깊이의 중심 이외의 영역에 피크를 갖도록 제어하여 LCD의 수명을 장기화한 고신뢰성 박막 트랜지스터를 제공한다.

Description

박막 트랜지스터{THIN FILM TRANSISTOR}
본 발명은 박막 트랜지스터에 관한 것이다. 본 발명은 특히 화상 표시 장치용 드라이버 및 그 주변 회로를 구성하는 박막 트랜지스터에 이용하기에 적합하다. 본 발명은 특히 저온 공정에서 제작되는 다결정 실리콘 박막 트랜지스터의 구조에서 유효하지만, 이에 한하지 않고, 예를 들면 흔히 고온 폴리실리콘 박막 트랜지스터라 불리는 디바이스에도 응용할 수 있다.
종래의 액정 디스플레이(Liquid Crystal Display: 이하, LCD라 함)용 박막 트랜지스터(Thin Film Transistor: 이하, TFT라 함)의 구조는 예를 들면, 일본 특허2948965호 공보에서 볼 수 있다. 이 예는 소스·드레인부에 Lightly Doped Drain(이하, LDD라 함)이 형성되어 있는 박막 트랜지스터(LDD TFT)이다. 현재, 디스플레이용으로서는 이러한 구조가 매우 일반적이다. 또한, 예를 들면 일본 공개 공보 특개평7-202210호에 기재된 바와 같이 LDD부에 게이트 전극이 중첩한(Gate 0verlapped) LDD(이하, GOLD라 함) 구조의 TFT도 이용되고 있다. LDD TFT의 제조 방법으로서는 다음과 같은 제조 방법이 알려져 있다. 레지스트 마스크로 게이트 전극을 가공할 때 게이트 전극을 가로 방향으로 에칭(사이드 에칭)한 후, 레지스트를 베이킹하고, 그 레지스트를 마스크로 하여 소스·드레인의 불순물 도핑을 행하고, 레지스트 제거 후에 LDD부의 도핑을 행하는 것이다.
또한, 게이트 전극을 가공한 후에 LDD 도핑을 행하고, 그 후 게이트 전극의 측벽에만 절연막층(측벽)을 형성하고, 이 상태에서 소스·드레인부에 도핑하는 방법이 일반적이다. 이러한 방법은 예를 들면, 일본 공개 공보 특개평11-160736호에서 볼 수 있다.
한편, GOLD TFT에서는 게이트 전극을 볼록형으로 가공한 후에 소스·드레인의 이온 주입을 행함으로써, LDD부에 대한 도핑도 동시에 행하는 공정이 이용되고 있다. 이 예는 예를 들면, 일본 공개 공보 특개평7-202210호에서 볼 수 있다.
본 발명의 목적은 장기간에 걸쳐 고신뢰성을 확보할 수 있는 저온 폴리실리콘 TFT를 얻는 것이다. 또, 본 발명은 이러한 장기간에 걸쳐 고신뢰성을 확보할 수 있는 저온 폴리실리콘 TFT를 안정적으로 얻는 것이다. 이렇게 해서, 높은 신뢰성의 LCD를 안정적으로 공급할 수 있다.
상기 종래 기술에는 다음과 같은 난점이 있다. 종래 기술에서의 제1 문제는 LDD부에 대한 도핑 시, 게이트 산화막/반도체 계면에 대한 도핑 시의 손상이 커지는 문제가 있다. 그것은 이 경우, 반도체 박막 중의 깊이 방향의 도펀트 프로파일에 대해서는 전혀 주의를 기울이지 않음에 기인한다. 예를 들면, 게이트 절연막이 SiO2이고, 반도체 박막이 Si인 경우를 생각한다. Si 박막 중에 이온 주입 또는 이온 도핑으로 도핑할 때, 도펀트의 농도 피크가 반도체 박막의 중심이 되도록 도핑한 경우, 도핑 시의 손상량은 그보다 얕은 부분인 SiO2중에서 또는 SiO2/Si 계면 근방에 피크를 갖게 된다. 통상, 이러한 조건으로 도핑이 행해지고 있다. 이러한 손상은 일반적으로 100keV 전후의 이온 주입에서는 이온 주입의 농도 피크 깊이의70∼80%의 깊이에 손상의 피크가 생기기 때문이다. 이는 예를 들면, 저널 오브 어플라이드 피직스(D. K. Brice: J. Appl. Phys.), 46권, p.3385(1975)에 보고되어 있다.
또한, 동일한 손상은 이온 도핑이라도 동일하게 생각할 수 있다. 저온에서의 형성되는 폴리실리콘을 이용한 TFT 제조 프로세스에 있어서 최고 열 처리 온도는 아무리 높더라도 600℃ 정도이다. 이 때문에, 이 온도에서는 도핑에 따른 SiO2중에서 또는 SiO2/Si 계면 손상이 완전히는 회복하지 않는다. 통상은 패시베이션 공정의 SiN막으로부터의 수소에 의한 터미네이션에 의해 이들 손상이 중단되고, 전기적으로는 불활성화된다.
그러나, TFT 동작 중에 발생되는 핫 캐리어에 의해 종단된 결함이 다시 전기적으로 활성화되기 때문에, 이온 주입 손상이 많은 산화막 및 계면은 TFT 사용 시에 열화되기 쉽다. 따라서, LCD 수명이 짧아지는 원인이 된다. 따라서, 종래의 LDD 제작법에서는 신뢰성이 높은 저온 폴리실리콘 TFT를 이용한 LCD를 안정적으로 얻는 것이 곤란하다.
한편, 게이트 전극을 볼록형으로 가공하여, 소스·드레인과 LDD에 대한 도핑을 일괄적으로 행하는 방법에서는 LDD 농도의 변동이 생기기 쉬운 문제가 있다. 게이트 전극이 얇은 부분의 막 두께는 건식 에칭 가공 등의 변동에 의해 기판 내에서 수 퍼센트의 변동이 반드시 발생한다. 이 경우, LDD부의 농도는 10% 가까이 변동된다. 이는 소스·드레인부의 도펀트 농도가 1×1020/㎤ 이상인 데 반해, LDD부에서는 1×1017/㎤∼1×1018/㎤ 정도이고, 2자릿수 이상 농도가 다른 도핑을 일괄적으로 행하는 것에 기인하고 있다.
도 1은 본 발명에 관계되는 대표적인 박막 트랜지스터의 단면도.
도 2는 종래 구조의 TFT의 LDD 영역의 도펀트 프로파일과 손상 프로파일을 설명하는 도면.
도 3은 본 발명의 TFT의 LDD 영역의 도펀트 프로파일과 손상 프로파일을 설명하는 도면.
도 4는 본 발명의 TFT의 LDD 영역의 다른 도펀트 프로파일과 손상 프로파일을 설명하는 도면.
도 5는 본 발명의 TFT의 LDD 영역의 다른 도펀트 프로파일과 손상 프로파일을 설명하는 도면.
도 6은 본 발명의 TFT의 LDD 영역의 다른 도펀트 프로파일과 손상 프로파일을 설명하는 도면.
도 7a, 도 7b는 본 발명의 제1 TFT 예의 제조 공정순의 일 공정에서의 단면도.
도 8a, 도 8b는 본 발명의 제1 TFT 예의 제조 공정순의 다른 일 공정에서의 단면도.
도 9a, 도 9b는 본 발명의 제1 TFT 예의 제조 공정순의 또 다른 일 공정에서의 단면도.
도 10a, 도 10b는 본 발명의 제1 TFT 예의 제조 공정순의 또 다른 일 공정에서의 단면도.
도 11a, 도 11b는 본 발명의 제1 TFT 예의 제조 공정순의 또 다른 일 공정에서의 단면도.
도 12a, 도 12b는 본 발명의 제1 TFT 예의 제조 공정순의 또 다른 일 공정에서의 단면도.
도 13a, 도 13b는 본 발명의 제1 TFT 예의 제조 공정순의 또 다른 일 공정에서의 단면도.
도 14는 본 발명의 제1 TFT 예의 제조 공정순의 또 다른 일 공정에서의 단면도.
도 15는 LCD 예의 단면도.
도 16은 본 발명의 제1 TFT의 신뢰성 측정 결과를 나타내는 도면.
도 17a, 도 17b는 본 발명의 제2 TFT 예의 제조 공정순의 일 공정에서의 단면도.
도 18a, 도 18b는 본 발명의 제2 TFT 예의 제조 공정순이 다른 일 공정에서의 단면도.
도 19a, 도 19b는 본 발명의 제2 TFT 예의 제조 공정순의 또 다른 일 공정에서의 단면도.
도 20a, 도 20b는 본 발명의 제2 TFT 예의 제조 공정순의 또 다른 일 공정에서의 단면도.
도 21a, 도 21b는 본 발명의 제2 TFT 예의 제조 공정순의 또 다른 일 공정에서의 단면도.
도 22a, 도 22b는 본 발명의 제2 TFT 예의 제조 공정순의 또 다른 일 공정에서의 단면도.
도 23a, 도 23b는 본 발명의 제2 TFT 예의 제조 공정순의 또 다른 일 공정에서의 단면도.
도 24는 본 발명의 제2 TFT 예의 온 전류 변동을 예시하는 도면.
도 25는 본 발명의 제2 TFT 예의 신뢰성 측정 결과를 나타내는 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 절연성 기판
100 : 반도체 박막
105 : 절연막
107 : 게이트 전극
500 : 유리 기판
511 : TFT
512 : 배향막
516 : 화소
517 : 블랙 매트릭스재
본 발명의 기본적인 사상은 다음과 같이 말할 수 있다.
본 발명의 제1 대표적인 형태는 절연체 기판 상에 탑재된 박막 트랜지스터에 있어서, 상기 박막 트랜지스터는 반도체 박막과, 상기 반도체 박막에 접하여 형성된 게이트 절연막과, 게이트 전극을 구비하고, 상기 반도체 박막은 제1 불순물 영역과 제2 불순물 영역을 대향하여 구비하고, 상기 제1 불순물 영역 또는 제2 불순물 영역 중 적어도 한쪽 영역에 인접하여 설치된 제3 불순물 영역을 구비하고, 이 제3 불순물 영역의 불순물 농도는 상기 제1 불순물 영역 또는 제2 불순물 영역의 불순물 농도보다 낮은 불순물 농도이고, 상기 제3 불순물 영역내의 불순물 농도의 상기 절연체 기판에 대하여 교차하는 방향의 농도 분포가 상기 반도체 박막 내의 상기 게이트 절연막과 상기 반도체 박막과의 계면 근방에서 최소 또는 최대인 것을 특징으로 하는 박막 트랜지스터이다.
본 발명의 제2 대표적인 형태는 절연체 기판 상에 탑재된 박막 트랜지스터에 있어서, 상기 박막 트랜지스터는 상기 절연체 기판에 접하여 형성된 반도체 박막과, 게이트 절연막과, 게이트 전극을 구비하고, 상기 반도체 박막은 제1 불순물 영역과 제2 불순물 영역을 대향하여 구비하고, 상기 제1 불순물 영역 또는 제2 불순물 영역 중 적어도 한쪽 영역에 인접하여 설치된 제3 불순물 영역을 구비하고, 이제3 불순물 영역의 불순물 농도는 상기 제1 불순물 영역 또는 제2 불순물 영역의 불순물 농도보다 낮은 불순물 농도이고, 상기 제3 불순물 영역내의 불순물 농도의 상기 절연체 기판에 대하여 교차하는 방향의 농도 분포가 상기 반도체 박막 내의 상기 절연체 기판과 상기 반도체 박막과의 계면 근방에서 최소 또는 최대인 것을 특징으로 하는 박막 트랜지스터이다.
여기서, 상기 게이트 절연막과 상기 반도체 박막과의 계면, 또는 상기 절연체 기판과 상기 반도체 박막과의 계면에 대하여 상기 반도체 박막의 막 두께의 1/5 정도의 범위에 상기 제3 불순물 영역 내의 최대 또는 최소의 불순물 농도 분포가 존재하는 형태가 다용된다.
또한, 상기 절연체 기판과 상기 박막 트랜지스터 사이에 적어도 한 층의 절연물층 또는 소망 부재 등을 설치하는 형태도 생각할 수 있다. 즉, 이러한 적어도 한 층의 절연물층 또는 소망 부재 등을 설치한 부재를 절연체 기판이라고 생각하여 박막 트랜지스터를 형성하면 좋다. 상기 절연체 기판과 상기 박막 트랜지스터 사이에 적어도 한 층의 절연물층을 설치한 형태는 절연체 기판에 탑재하는 반도체 박막을 양호하게 형성하는 데 유용하다. 또한, 상기 제3 불순물 영역에 대한 도핑은 상기 제1 및 제2 불순물 영역에 대한 도핑과는 별개로 행해지는 것이 바람직하다.
LDD 부분의 도핑에 따른 손상 저감을 위해서는 도핑 시의 깊이 방향의 농도 프로파일의 농도 피크 위치를 종래의 반도체 박막 중심부로부터 반도체 박막 중의게이트 절연막/반도체 박막 계면 방향 또는 반도체 박막/절연체 기판 계면 방향으로 위치를 바꾸어 도핑함으로써 저감할 수 있다. 이 경우, 절연체 기판 상에 절연막이 형성되어 있는 경우에는 반도체 박막과 그 절연막 계면 방향으로 위치를 바꾸게 된다. 도펀트의 적층체내의 피크 위치는 반도체 박막 중에 한하지 않고, 게이트 절연막 중에서, 절연체 기판 중에서 또는 절연체 기판 상에 형성된 절연막 중이어도 좋고, 반도체 박막과 이들 계면이어도 효과가 있다. 또한, 상기 「게이트 절연막/반도체 박막」등의 표기는 게이트 절연막과 반도체 박막이 접하여 형성되어 있는, 예를 들면 적층되어 있는 것을 나타낸다.
〈실시예〉
우선, 본 발명이 관계되는 상기 농도 프로파일의 상세한 내용에 대하여 도 1 내지 도 6을 이용하여 설명한다. 도 1은 톱 게이트형 TFT 단면을 게이트 전극까지 제작한 경우의 모식적인 단면도이다. 이러한 LDD부 구조에 대한 도펀트 및 도핑에 따른 손상의 깊이 방향의 각종 농도 프로파일을 도 2∼도 6에 도시한다.
도 1에서는 박막 트랜지스터의 부분만 나타내고, 각종 배선 등은 생략하여 나타낸다. 절연성 기판(10) 상에 반도체 박막(100)이 형성되고, 제1 및 제2 불순물 영역(103)과 제1 및 제2 불순물 영역의 불순물 농도보다 낮은 불순물 농도의 제3 불순물 영역이 형성되어 있다. 이러한 전하의 송수 수단의 영역을, 일반적으로 LDD라 칭하는 것은 상술한 바와 같다. 이 반도체 박막(100)의 상부에 게이트 절연막이 되는 절연막(105)이 설치되고, 이를 개재하여 게이트 전극(107)이 배치되어 있다.
도 2는 종래 행해지고 있는 LDD부에 대한 P(인) 도핑 시의 P(인) 농도의 프로파일을 손상의 깊이 프로파일과 함께 나타낸 도면이다. 횡축은 게이트 절연막,poly-Si층 및 절연 기판의 적층체에 있어서의 깊이를 나타내고, 종축은 P 농도 및 손상의 정도, 즉 결함 밀도를 나타낸다.
이들 예에서는 게이트 SiO2막의 두께는 100㎚으로 하고, 반도체 박막으로서는 50㎚의 poly-Si의 예이다. 도핑은 질량 분리형 이온 주입으로 행한 경우의 예이다.
도 2의 종래예의 경우, P의 농도 피크는 poly-Si의 중심이고, 손상의 농도 피크는 P 농도 피크 깊이의 70%∼80%인 게이트 SiO2/poly-Si 계면 부근으로 되어 있다. 이 경우, 계면 부근의 SiO2막 중에 들어가는 손상은 거의 최대치가 된다. 본 발명의 일 형태인 도 3에서는 P 농도 피크가 poly-Si 중에 존재하지만, 피크 위치는 poly-Si/절연체 기판 계면측에 있고, 게이트 SiO2/poly-Si 계면 부근의 손상은 도 2의 경우보다 저감시킬 수 있다. 동일한 효과가 도 4의 P 농도 피크 위치를 게이트 SiO2/poly-Si 계면측에서도 얻어진다. 특히, 도 3과 같은 농도 프로파일로 한 경우, 게이트 SiO2/poly-Si 계면 방향을 향하여 P 농도가 감소하기 때문에, TFT 동작 시에 흐르는 전자가 그 계면으로부터 멀어지는 위치를 흐르는 것으로 된다. 따라서, SiO2막 특성을 열화시키는 핫 캐리어의 발생 위치도 계면으로부터 멀어지게 된다. 이 효과에 의해 계면 부근의 SiO2막에 주입되는 핫 캐리어의 수가 감소하여, 결과적으로 TFT의 신뢰성이 향상하는 효과도 있다.
도 5는 P 농도를 절연 기판 중에서 피크를 갖도록 도핑한 경우이다. 게이트SiO2/poly-Si 계면 부근의 손상은 크게 감소하고, 손상 저감 등의 관점에서는 도 3의 경우보다 효과는 크다. 그러나, 한편 poly-Si막 중의 P 농도도 감소하기 때문에, 도핑량은 poly-Si 중심에 피크가 있는 경우보다 증가시킬 필요가 있다. 도 5의 경우, 먼저 진술한 핫 캐리어 감소의 효과가 크고, TFT 신뢰성 향상 효과도 크다.
도 6은 P 농도의 피크 위치를 게이트 SiO2막 중에 한 경우이다. 이 경우, 게이트 SiO2/poly-Si 계면 부근의 손상량은 매우 작게 할 수 있다.
이상과 같이 LDD에 도핑하는 P 농도 프로파일을 제어함으로써, 게이트 절연막/반도체 박막 계면에 도입되는 도핑에 따른 손상을 저감할 수 있고, 신뢰성이 높은 TFT가 얻어진다.
또한, GOLD 구조의 TFT의 경우, 볼록형으로 게이트 전극을 가공하여, 소스·드레인과 LDD 도핑을 일괄적으로 행하는 것으로 바꾸어, 소스·드레인의 도핑과 LDD 도핑을 각각 별개로 행함으로써, LDD부의 농도 제어를 정밀하게 행할 수 있다. 또한, 이 때 LDD 중의 도펀트의 깊이 방향 농도 피크를 상기와 마찬가지로 반도체 박막 중심으로부터 위치를 바꿈으로써, 도핑에 따른 손상을 저감할 수 있다.
상기 게이트 절연막과 상기 반도체 박막과의 계면, 또는 상기 절연체 기판과 상기 반도체 박막과의 계면에 대하여 상기 반도체 박막의 막 두께의 1/5 정도의 범위에 상기 제3 불순물 영역 내의 불순물 농도 분포의 최대 또는 최소가 존재하는 형태가 다용되는 것은 상술하였다. 본 발명에서는 예를 들면, 반도체 박막은 현재30㎚ 내지 60㎚ 정도가 다용되지만, 이러한 예의 경우, 상기 반도체 박막의 게이트 절연막 또는 절연체 기판과의 계면, 또는 그 막 두께에 대하여 상기 계면으로부터 6㎚ 내지 12㎚ 정도의 범위에, 불순물 농도의 피크가 존재하도록 설정한다.
다음으로, 구체적인 본 발명의 실시예를 설명하는 것에 앞서, 본 발명의 주된 형태를 열거한다.
본원의 제1 형태는 절연체 기판 상에 형성되어 있는 박막 트랜지스터이고, 박막 트랜지스터는 최소한, 반도체 박막, 게이트 절연막, 게이트 전극으로 이루어지고, 그 트랜지스터의 소스, 또는 드레인 중 적어도 하나의 영역에 인접하는 소스, 드레인부의 도펀트 농도보다 낮은 도펀트 농도의 상기 제3 영역을 구비하고, 이 영역 중의 도펀트 농도는 반도체 박막 중에서 깊이 방향의 분포를 가지며, 그 반도체 박막 중의 깊이 방향의 도펀트 농도 분포는 게이트 절연막/반도체 박막의 계면 근방의 반도체 박막 중에서 최소 또는 최대인 것을 특징으로 하는 박막 트랜지스터이다.
본원의 제2 형태는 절연체 기판 상에 형성되어 있는 박막 트랜지스터이고, 박막 트랜지스터는 최소한, 반도체 박막, 게이트 절연막, 게이트 전극으로 이루어지고, 그 트랜지스터의 소스, 또는 드레인 중 적어도 하나의 영역에 인접하는 소스, 드레인부의 도펀트 농도보다 낮은 도펀트 농도의 상기 제3 영역을 구비하고, 이 영역 중의 도펀트 농도는 반도체 박막 중에서 깊이 방향의 분포를 가지며, 그 반도체 박막 중의 깊이 방향의 도펀트 농도 분포는 반도체 박막/절연체 기판의 계면 근방의 반도체 박막 중에서 최소 또는 최대인 것을 특징으로 하는 박막 트랜지스터이다.
본원의 제3 형태는 절연체 기판 상에 형성되어 있는 박막 트랜지스터이고, 절연체 기판과 박막 트랜지스터 사이에 적어도 한 층의 절연막이 형성되어 있으며, 박막 트랜지스터는 최소한, 반도체 박막, 게이트 절연막, 게이트 전극으로 이루어지고, 그 트랜지스터의 소스, 또는 드레인 중 적어도 하나의 영역에 인접하는 소스, 드레인부의 도펀트 농도보다 낮은 도펀트 농도의 상기 제3 영역을 구비하고, 이 영역 중의 도펀트 농도는 반도체 박막 중에서 깊이 방향의 분포를 가지며, 그 반도체 박막 중의 깊이 방향의 도펀트 농도 분포는 게이트 절연막/반도체 박막의 계면 근방의 반도체 박막 중에서 최소 또는 최대인 것을 특징으로 하는 박막 트랜지스터이다.
본원의 제4 형태는 절연체 기판 상에 형성되어 있는 박막 트랜지스터이고, 절연체 기판과 박막 트랜지스터 사이에 적어도 한 층의 절연막이 형성되어 있으며, 박막 트랜지스터는 최소한, 반도체 박막, 게이트 절연막, 게이트 전극으로 이루어지고, 그 트랜지스터의 소스, 또는 드레인 중 적어도 하나의 영역에 인접하는 소스, 드레인부의 도펀트 농도보다 낮은 도펀트 농도의 상기 제3 영역을 구비하고, 이 영역 중의 도펀트 농도는 반도체 박막 중에서 깊이 방향의 분포를 가지며, 그 반도체 박막 중의 깊이 방향의 도펀트 농도 분포는 반도체 박막/절연체 기판 상에 형성된 절연막의 계면 근방의 반도체 박막 중에서 최소 또는 최대인 것을 특징으로 하는 박막 트랜지스터이다.
본원의 제5 형태는 상기 항목 1 내지 4에 기재된 박막 트랜지스터에 있어서,상기 제3 영역내로의 도핑은 소스, 드레인 영역에 대한 도핑과는 별개로 행하는 것을 특징으로 하는 박막 트랜지스터이다.
본원의 제6 형태는 절연체 기판 상에 형성되어 있는 박막 트랜지스터이고, 박막 트랜지스터는 최소한, 반도체 박막, 게이트 절연막, 게이트 전극으로 이루어지고, 그 트랜지스터의 소스, 또는 드레인 중 적어도 하나의 영역에 인접하는 소스, 드레인부의 도펀트 농도보다 낮은 도펀트 농도의 상기 제3 영역을 구비하고, 게이트 전극 중 적어도 일부가 상기 제3 영역 상을 덮는 구조인 박막 트랜지스터에 있어서, 영역 1 내로의 도핑은 소스, 드레인 영역에 대한 도핑과는 별개로 행하는 것을 특징으로 하는 박막 트랜지스터이다.
본원의 제7 형태는 상기 항목 1 내지 5에 기재된 박막 트랜지스터에 있어서, 적어도 게이트 전극의 일부가 상기 제3 영역 상에 중첩되는 것을 특징으로 하는 박막 트랜지스터이다.
본원의 제8 형태는 절연체 기판 상에 형성되어 있는 박막 트랜지스터이고, 박막 트랜지스터는 최소한, 반도체 박막, 게이트 절연막, 게이트 전극으로부터 이루어지고, 그 트랜지스터의 소스, 또는 드레인 중 적어도 하나의 영역에 인접하는 소스, 드레인부의 도펀트 농도보다 낮은 도펀트 농도의 상기 제3 영역을 구비하고, 이 영역 중의 도펀트 농도는 반도체 박막 중에서 깊이 방향의 분포를 가지며, 그 반도체 박막 중의 깊이 방향의 도펀트 농도 분포는 게이트 절연막/반도체 박막의 계면 근방의 반도체 박막 중에서 최소이고, 또한 반도체 박막/절연체 기판 계면 방향으로 근접함에 따라 연속적으로 증가하여 반도체 박막/절연체 기판 계면 부근의반도체 박막 중에서 최대인 것을 특징으로 하는 박막 트랜지스터이다.
본원의 제9 형태는 절연체 기판 상에 형성되어 있는 박막 트랜지스터이고, 박막 트랜지스터는 최소한, 반도체 박막, 게이트 절연막, 게이트 전극으로 이루어지고, 그 트랜지스터의 소스, 또는 드레인 중 적어도 하나의 영역에 인접하는 소스, 드레인부의 도펀트 농도보다 낮은 도펀트 농도의 상기 제3 영역을 구비하고, 이 영역 중의 도펀트 농도는 반도체 박막 중에서 깊이 방향의 분포를 가지며, 그 반도체 박막 중의 깊이 방향의 도펀트 농도 분포는 게이트 절연막/반도체 박막의 계면 근방의 반도체 박막 중에서 최대이며, 또한 반도체 박막/절연체 기판 계면 방향으로 근접함에 따라 연속적으로 감소하여 반도체 박막/절연체 기판 계면 부근의 반도체 박막 중에서 최소인 것을 특징으로 하는 박막 트랜지스터이다.
본원의 제10 형태는 절연체 기판 상에 형성되어 있는 박막 트랜지스터이고, 절연체 기판과 박막 트랜지스터 사이에 적어도 한 층의 절연막이 형성되어 있으며, 박막 트랜지스터는 최소한, 반도체 박막, 게이트 절연막, 게이트 전극으로 이루어지고, 그 트랜지스터의 소스, 또는 드레인 중 적어도 하나의 영역에 인접하는 소스, 드레인부의 도펀트 농도보다 낮은 도펀트 농도의 상기 제3 영역을 구비하고, 이 영역 중의 도펀트 농도는 반도체 박막 중에서 깊이 방향의 분포를 가지며, 그 반도체 박막 중의 깊이 방향의 도펀트 농도 분포는 게이트 절연막/반도체 박막의 계면 근방의 반도체 박막 중에서 최소이고, 또한 반도체 박막/절연체 기판 상에 형성된 절연막 계면 방향으로 근접함에 따라 연속적으로 증가하여 반도체 박막/절연체 기판 상에 형성된 절연막 계면 부근의 반도체 박막 중에서 최대인 것을 특징으로 하는 박막 트랜지스터이다.
본원의 제11 형태는 절연체 기판 상에 형성되어 있는 박막 트랜지스터이고, 절연체 기판과 박막 트랜지스터 사이에 적어도 한 층의 절연막이 형성되어 있으며, 박막 트랜지스터는 최소한, 반도체 박막, 게이트 절연막, 게이트 전극으로 이루어지고, 그 트랜지스터의 소스, 또는 드레인 중 적어도 하나의 영역에 인접하는 소스, 드레인부의 도펀트 농도보다 낮은 도펀트 농도의 상기 제3 영역을 구비하고, 이 영역 중의 도펀트 농도는 반도체 박막 중에서 깊이 방향의 분포를 가지며, 그 반도체 박막 중의 깊이 방향의 도펀트 농도 분포는 게이트 절연막/반도체 박막의 계면 근방의 반도체 박막 중에서 최대이며, 또한 반도체 박막/절연체 기판 상에 형성된 절연막 계면 방향으로 근접함에 따라 연속적으로 감소하여 반도체 박막/절연체 기판 상에 형성된 절연막 계면 부근의 반도체 박막 중에서 최소인 것을 특징으로 하는 박막 트랜지스터이다.
본원의 제12 형태는 상기 항목 8 내지 11에 기재된 박막 트랜지스터에 있어서, 상기 제3 영역내로의 도핑은 소스, 드레인 영역에 대한 도핑과는 별개로 행하는 것을 특징으로 하는 박막 트랜지스터이다.
본원의 제13 형태는 상기 항목 8 내지 12에 기재된 박막 트랜지스터에 있어서, 적어도 게이트 전극의 일부가 상기 제3 영역 상에 중첩하고 있는 것을 특징으로 하는 박막 트랜지스터이다.
〈제1 실시예〉
도 7a, 도 7b 내지 도 14에 본 발명을 적용한 CMOS TFT의 제조 공정순의 장치의 단면도를 나타낸다. 도 7a 내지 도 14a는 NMOS 영역 상태를 나타내고, 도 7b 내지 도 14b는 PMOS 영역 상태를 나타낸다. 도면에서는 각각의 MOS 영역을 분리하여 예시하였지만, 실제 장치에서는 하나의 기판 상에 제조되는 것은 말할 필요도 없다.
유리 기판(201) 상에 기초막으로서, PE-CVD(Plasma Enhanced-Chemical Vapor Deposition)에 의해 SiN(202) 및 SiO2막(203)을 각각 100㎚, 200㎚의 두께로 형성하였다. 그 후, PE-CVD법에 의해 a-Si(비정질 실리콘) 막(204)을 50㎚ 피착하여, 이 a-Si막을 엑시머 레이저에 의한 어닐링에 의해 poly-Si(폴리-실리콘)막으로 하였다. 이 막을 레지스트 마스크를 이용하여, 건식 에칭에 의해 원하는 위치에 섬 형상으로 가공한다. 이 후, 이 섬 형상의 poly-Si막을 덮어 게이트 절연막으로 하여, 100㎚의 SiO2막(205)을 PE-CVD에 의해 형성한다. 그리고, 이 상부에 150㎚의 게이트 전극(206)을 스퍼터법에 의해 형성하였다. 이 상태가 도 8a, 도 8b이다.
본 예에서는 NMOS 영역을 선행하여 형성하고, 계속해서 PMOS 영역을 형성한다.
상기 공정 후, NMOS 트랜지스터의 전극 가공용에 포토레지스트 패턴(207)을 형성한다[도 8a]. 따라서, 도 8b에 도시한 바와 같이 PMOS 영역은 포토레지스트가 덮여 있다. 그리고, 습식 에칭에 의해 게이트 전극(220)을 레지스트 치수에 대하여, 1㎛의 사이드 에칭이 들어가도록 가공하였다(도 9a, 도 9b). 상기 레지스트를 이온 주입 마스크로 하여, P+이온을 이온 주입하고, NMOS 트랜지스터의 소스·드레인 영역(208)에 도핑을 행하였다. 주입 조건은 가속 전압이 80keV, 도우즈량은 1E15/㎤이다. 상술한 바와 같이 상기 전극 가공 및 이온 주입 시에는 PMOS 트랜지스터 영역은 레지스트로 마스크되어 있다. 상기 이온 주입 후, 산소(O2) 플라즈마·애싱에 의해 레지스트 제거를 행하였다. 이 상태에서, P+이온을 30keV∼ l20keV의 에너지로 이온 주입하고, 소위 LDD 영역(209)에 도핑을 행하였다(도 10a, 도 10b).
계속하여, 상기 NMOS 트랜지스터 제작 공정에서, PMOS 영역의 형성으로 이동한다. 지금까지 준비된 기판 상에 PMOS 트랜지스터의 전극 가공용 레지스트 패턴(230)을 형성한다(도 11a, 도 11b). 계속해서, 소위 이방성 건식 에칭에 의해 게이트 전극을 가공하였다. 이 경우, 건식 에칭을 이용한 것은 PMOS 트랜지스터의 게이트 전극을 레지스트 패턴과 동일한 치수로 가공하기 위함이다. 이에 따라, 오프셋 영역이 없는 트랜지스터를 제작할 수 있다. 이 오프셋 영역이 없음에 따라, PMOS 트랜지스터의 온 전류의 감소를 회피할 수 있다. 상기 가공 후, B+이온을 이온 주입(211)하여, PMOS 트랜지스터의 소스 및 드레인 영역(210)을 형성한다(도 12a, 도 12). 이 예의 주입 조건은 가속 전압이 25keV, 도우즈량이 8×1014/㎤이다. 이 이온 주입에 이용한 레지스트(230)를 제거한다(도 13a, 도 13b). 그리고, 불순물 활성화의 열 처리는 600℃, 5시간의 질소 분위기 중에서 어닐링에 의해 행하였다.
상기 TFT 영역 형성 후, 배선, 투명 전극을 일반적인 방법에 의해 형성하였다. 즉, PE-CVD법에 의해 SiO2의 층간 절연막(500㎚: 210)을 형성한다. 그리고, 이 층간 절연막(210)을 개구하고, 이 개구(214)를 개재하여 Al 합금에 의한 배선(211)을 형성한다. 또한, 이 상부에 패시베이션막으로서 PE-CVD법에 의해 SiO2(500㎚: 212) 및 SiN막(500㎚: 213)을 형성한다. 그리고, 이들 절연막에 컨택트홀(215)을 형성한 후, 투명 전극으로서 ITO(Indium Titanium Oxide: 216)를 형성한다(도 14). 또한, 도면에서는 하나의 단면만을 도시하고 있지만, 각 트랜지스터에 따른 원하는 배선이 이루어진다. 게이트 전극도 당연히, 별도의 단면으로 전극 배선이 이루어져 있다.
이렇게 해서, 액정 구동용 트랜지스터 및 회로용 CMOS 트랜지스터를 형성하였다. 도 15에 LCD의 모식적인 단면도를 나타낸다. 이 구성은 일반적인 것과 동일하다. 즉, 유리 기판(500)에 ITO막이 형성된다. 그리고, 이 ITO막(500)에 원하는 대로 접속된 TFT(511)가 배치된다. 이 TFT(511)가 본 발명에 관계되는 박막 트랜지스터이다. 그리고, 이 상부에 배향막(512)이 배치되어 한쪽 기판(600)이 구성된다. 한편, 유리 기판(518)에 소위 콘트라스트 향상을 주로 겨냥한 블랙 매트릭스재(517)가 배치되고, 이 블랙 매트릭스재(517) 사이에는 예를 들면, 필터 등이 배치되어 화소(516)를 구성한다. 그리고, 이 상부에 ITO막(515) 및 배향막(514)이 형성되어 다른 쪽 기판(601)이 구성된다. 그리고, 이들 양 기판(600, 601)을 대향하여 스페이서를 개재시키고, 그 동안에 액정(602)이 충전된다. 이렇게 해서, LCD화소부가 제조된다. 또한, LCD의 평면 구성예는 생략하였지만, 이것도 일반적인 방법으로써, 원하는 대로 설계해도 괜찮다.
이렇게 제조한 TFT의 응력 시험 결과를 도 16에 도시한다. 응력 조건은 도면 중에 도시한 바와 같이 게이트 전압이 Vth보다 1V 높은 전압이고, 드레인 전압이 12V이다. 횡축은 LDD 영역으로의 이온 주입 시의 에너지이고, 종축은 1000초만큼 응력을 인가한 후의, 온 전류의 초기 온 전류에 대한 비율이다. 이 비율은 소위 열화율에 상당한다. 열화율은 이온 주입 에너지의 증가에 따라 감소하여 40keV∼50keV에서 극소치가 된다.
또한, 에너지가 증가하면, 반대로 열화율은 증가하고, 다시 감소하여, 그 후다시 증가한다. 이 변화는 다음과 같이 생각할 수 있다. 주입 에너지가 50keV 이하인 경우, 에너지 증가에 따라 LDD 영역에 P가 도핑되고, 응력 시의 전계가 완화되기 때문에 열화율은 감소한다. 에너지가 60keV 이상으로 되면 게이트 SiO2/ poly-Si 계면 부근의 SiO2에 도입되는 손상이 증가하기 때문에, 열화율이 증가한다. 또한, 에너지를 증가시키면 계면 부근의 SiO2중의 손상이 감소되기 때문에, 열화율은 감소된다. 에너지가 어느 정도 높아지면 이번은 LDD 영역에 도핑되는 P 농도가 크게 감소하기 때문에, 열화율은 다시 증가하게 된다. 상기한 바와 같이 LDD 영역으로의 이온 주입 에너지를 이 경우에는 30keV∼50keV, 90keV∼l00keV로 함으로써, 고신뢰성의 TFT를 얻을 수 있었다. 상기 에너지의 범위에서 제작한 TFT를 이용한 LCD의 제품 수명은 107초 이상이다. 이렇게 해서, 본 발명을 이용함으로써, 매우고신뢰성을 갖는 LCD를 얻을 수 있었다.
본 발명에 따르면, LDD부의 손상을 작게 할 수 있기 때문에, 열 처리에 의해 LDD부 중의 인(P)을 활성화할 때, 보다 저온에서 단시간에 효율적으로 활성화할 수 있고, 저온 단시간의 열 처리라도 LDD부의 저항을 균일하게 할 수 있다고 하는 이점도 있다. 본 발명의 사상은 소스·드레인부의 활성화에도 응용 가능하고, 소스·드레인부 이온 주입 시에 적당한 에너지를 선택함으로써, 저온에서 단시간의 열 처리에 의한 소스·드레인부의 활성화가 가능하다.
또한, 전술의 LDD 영역의 도핑 방법은 이온 주입 뿐만 아니라, 질량 비분리형 이온 도핑을 이용하여 행하는 경우라도, 이온 도핑 에너지를 최적화하면, 동일한 효과를 얻을 수 있다.
〈제2 실시예〉
도 17a, 도 17b 내지 도 23a, 도 23b에 본 발명을 적용한 CMOS TFT의 제2 예의 제조 공정순의 장치의 단면도를 나타낸다. 도 17a 내지 도 23a는 NMOS 영역 상태를 나타내고, 도 17b 내지 도 23b는 PMOS 영역 상태를 나타낸다. 도면에서는 각각의 MOS 영역을 분리하여 예시하였지만, 실제 장치에서는 하나의 기판 상에 제조되는 것은 물론이다.
도 4에 본 발명을 적용하여 제작한 GOLD 타입의 CMOS TFT의 제작 플로우를 나타낸다. 유리 기판(401) 상에 기초막으로서, PE-CVD법에 의해 SiN(402) 및 SiO2막(403)을 각각 100㎚, 200㎚의 두께로 형성하였다. 그 후에, PE-CVD법에 의해 a-Si(비정질 실리콘)막(204)을 50㎚ 피착하고, 이 a-Si막을 엑시머 레이저에 의한 어닐링에 의해 poly-Si(폴리-실리콘)막으로 하였다. 이 막을 레지스트 마스크를 이용하여, 건식 에칭에 의해 원하는 위치에 섬 형상으로 가공한다. 이 후, 이 섬 형상의 poly-Si막을 덮어 두께 100㎚의 게이트 절연막을 PE-CVD법에 의해 형성한다. 게이트 전극은 2층 구조로 하여, 하층 전극으로서 30㎚의 티탄·니트라이드 (TiN: 406)를 스퍼터법에 의해 형성한 후, 상층 전극으로서 150㎚의 텅스텐(W: 407)을 동일하게 스퍼터법에 의해 제작한다(도 17a, 도 17b).
본 예에서는 NMOS 영역을 먼저 형성하고, 계속해서 PMOS 영역을 형성한다. 상기한 공정 후, NMOS 트랜지스터의 전극 가공용에 포토레지스트의 패턴(408)을 형성한다(도 18a, 도 18b). 그리고, 이렇게 해서 준비한 기판을 SF6및 산소(O2)를 이용한 등방성 건식 에칭에 의해, 상층 전극을 레지스트 치수에 대하여, 0.5㎛의 사이드 에칭되도록 가공하였다(도 19a, 도 19b). 이 때, 하층 전극의 TiN은 건식 에칭 속도가 매우 느리고 거의 에칭되지 않기 때문에, 사이드 에칭 시에 기초 SiO2의 보호막으로서의 역할을 한다.
계속해서, 염소 가스(Cl2)를 이용하여, TiN을 레지스트에 대하여 거의 동일한 치수가 되도록 이방성 건식 에칭에 의해 가공하였다. 상층 전극과 하층 전극의 조합은 본 예의 W와 TiN에 한하지 않는다. 원리적으로 상층 전극의 건식 에칭 시의 건식 에칭 조건으로, 상층 전극보다 에칭 속도가 느린 재질이면, 하층 전극으로서 사용 가능하다. 상층 전극의 에칭 속도의 1/3 이하 정도, 바람직하게는 1/5 이하의 에칭 속도이면 사용 가능하다. 이 때, 에칭 속도의 차가 크면 클수록 상층 전극의 사이드 에칭 길이를 길게 할 수 있기 때문에, 보다 신뢰성이 높은 TFT를 얻을 수 있다. 또한, 하층 전극의 최종 막 두께의 변동도 작게 할 수 있기 때문에, 하층 전극을 통해 이온 주입할 때의 poly-Si 중의 농도 제어도 용이해지기 때문에, 특성이 갖추어진 TFT를 얻을 수 있다. 전극의 조합으로서는 상층 전극이 W, Mo, W와 Mo의 합금, Ta, Ta와 Mo의 합금, Ta와 W의 합금 등이 적합하다. 한편, 하층 전극은 TiN, Cr, Cr와 Mo의 합금, AlN 등이 적합하다. 특히, 이들 각종 도전체의 조합으로는 상층 전극을 SF6또는 SF6과 O2의 혼합 가스로 에칭하고, 하층 전극을 염소(Cl)계의 가스 또는 염소(Cl2)와 O2의 혼합 가스로 에칭함으로써, 게이트 전극을 볼록형으로 양호한 형상으로 가공할 수 있다.
전극의 가공 방법은 건식 에칭에만 한하지 않고, 습식 에칭 및 습식 에칭과 건식 에칭을 조합한 가공법이라도 가능하다. 이 때, 상층 전극과 하층 전극으로 에칭 속도가 다른 전극 재료 및 에칭액을 이용함으로써, 볼록형 전극 형상이 얻어진다. 특히, 상층 전극을 습식 에칭으로 가공하고, 하층 전극을 이방성 건식 에칭으로 가공하면, LDD 길이를 고정밀도로 제어할 수 있다. 이 경우, 상층 전극으로서는 Mo, W, Al이나 이들 합금이 적합하고, 하층 전극으로서는 Cr, Ti 및 이들을 포함하는 합금이 적합하다. 또, 상층 전극과 하층 전극이 동일한 에칭액으로 에칭이 가능하고, 상층 전극의 에칭 속도가 하층 전극의 에칭 속도보다 빠른 금속 및 에칭액을 이용함으로써, 한 번의 가공으로 볼록형 전극 형상이 얻어진다.
상기한 공정 후, 레지스트(408)를 이온 주입의 마스크로 하여, P+이온을 80 keV에서 1E15/㎤의 도우즈로 이온 주입하고(415), NMOS 트랜지스터의 소스·드레인 영역(409)에 도핑을 행하였다(도 19a, 도 19b).
상기 전극 가공 및 이온 주입 시에는 PMOS 트랜지스터 영역은 레지스트로 마스크되어 있다. 상기 이온 주입 후, O2플라즈마 애싱에 의해 레지스트 제거를 행하였다. 이 상태에서, P+이온을 50keV∼170keV의 에너지로 이온 주입하고(416), LDD 영역(410)에 도핑을 행하였다(도 20a, 도 20b). 이 때, 본 발명과의 비교 대상으로서, LDD 이온 주입과 소스 및 드레인의 이온 주입을 전극 가공 후, 일괄적으로 행한 TFT도 제작하였다. 이온 주입 조건은 P+이온, 80keV, 1×1015/㎤이다.
다음으로, PMOS 영역 형성에 대하여 설명한다. 상기 NMOS 트랜지스터 제작 공정에 계속하여, PMOS 영역 형성으로 이동한다. 지금까지 준비된 기판 상에 PMOS 트랜지스터의 전극 가공용 레지스트 패턴(415)을 형성한다(도 21a, 도 21b). 계속해서, 소위 이방성 건식 에칭에 의해 상층 및 하층 게이트 전극을 가공하였다. 이 경우, 건식 에칭을 이용한 것은 제1 실시예의 경우와 동일하다.
상기 가공 후, B+이온을 25keV의 에너지로, 도우즈량 8e14/㎤을 이온 주입하여(416), PMOS 트랜지스터의 소스 및 드레인 영역(411)을 형성하였다(도 22a, 도 22b). 그리고, 상기 포토레지스트(415)를 제거한다(도 23a, 도 23b). 불순물 활성화의 열 처리는 600℃, 5 시간의 질소 분위기 중에서 어닐링에 의해 행하였다.
상기 TFT 작성 후, 제1 실시예와 마찬가지로 배선, 투명 전극을 형성하고, 액정 구동용 트랜지스터 및 회로용 CMOS 트랜지스터를 형성하였다. 그 후, 액정 공정을 행하여 LCD 화소부를 제작하였다. 이들 공정은 기본적으로 제1 실시예와 동일하므로, 그 상세한 설명은 생략한다.
도 24에 상기한 방법으로 제작한 GOLD 타입 TFT의 온 저항을 기판면 내에서 측정한 결과를 나타낸다. 종축은 온 저항을 나타내고 있다. 도면은 몇 개의 소자의 실험 결과를 나타내었다. 온 저항은 LDD와 소스 및 드레인을 일괄 이온 주입으로 형성한 경우, 50% 이상의 변동이 있는 데 반해, LDD의 이온 주입과 소스·드레인의 이온 주입을 별개로 행한 경우에는 변동은 매우 작아지고 있는 것이 이해된다. 이는 일괄 이온 주입에서는 하층 막 두께의 변동에 의해 LDD 영역의 농도가 매우 크게 변화하는 데 반해, LDD 영역에 개별 이온 주입을 행함으로써, 하층막 두께 변동의 영향을 받기 어렵게 되기 때문이다. 따라서, 본 실시예와 같이 게이트 절연막 이외의 어떤 종류의 막을 쓰루막으로서 이온 주입할 때에는 LDD 영역에는 개별 이온 주입을 행하는 것이 유효하다.
도 25는 이렇게 해서 제조한 TFT의 응력 시험 결과이다. 응력 조건은 도면 중에 도시한 바와 같이 게이트 전압이 Vth보다 1V 높은 전압, 드레인 전압이 12V이다. 횡축은 LDD 영역으로의 이온 주입 시의 에너지이고, 종축은 1000초의 응력을 인가한 후의, 온 전류의 초기 온 전류에 대한 비율이다.
도 25에 도시한 바와 같이 본 발명이 되는 TFT의 신뢰성은 제1 실시예와 동일한 LDD 이온 주입 에너지 의존성을 나타낸다. 단, GOLD 구조의 경우, LDD 이온주입을 TiN막을 통해 행하고 있기 때문에 신뢰성이 높아지는 에너지는 제1 실시예의 경우와 비교하여, 고에너지측으로 시프트하고 있다. 본 예에서는 LDD 영역으로의 이온 주입 에너지를 예를 들면 60keV∼90keV, 130keV∼140keV로 함으로써, 보다 신뢰성이 높은 TFT를 얻을 수 있었다.
이상과 같이 GOLD 구조의 TFT를 제작하는 경우, 상기 실시예와 같이 LDD부에 개별 이온 주입을 행함으로써 특성이 갖추어진 TFT가 얻어지고, 그 에너지를 정밀하게 제어함으로써, 신뢰성이 높은 TFT가 얻어진다. LDD 영역의 도핑 방법은 이온 주입뿐만 아니라, 질량 비분리형 이온 도핑을 이용해서 행하는 경우라도, 이온 도핑 에너지를 최적화하면, 동일한 효과를 얻을 수 있다.
상기 각 실시예를 가지며 도시한 바와 같이 본 발명에 따르면, LDD에 대한 도핑 시에 도입되는 손상을 저감할 수 있으며, 신뢰성이 높은 TFT가 얻어지고, 수명이 긴 LCD가 얻어진다.
GOLD 구조의 TFT에서는 LDD부에 대한 도핑을 소스 및 드레인부에 대한 도핑과 별개로 행함으로써, 소자 특성이 균일한 TFT가 얻어진다. 또한, 제1 실시예와 마찬가지로 LDD부의 농도 프로파일을 제어함으로써, 신뢰성이 높은 TFT가 얻어지고, 수명이 긴 LCD를 제작할 수 있다.
본 발명에 따르면, 장기간에 걸쳐 높은 신뢰성을 확보할 수 있는 저온 폴리실리콘 TFT를 얻을 수 있다. 또한, 본 발명은 장기간에 걸쳐 높은 신뢰성을 확보할 수 있는 저온 폴리실리콘 TFT를 안정적으로 얻을 수 있다. 또한, 본 발명에 따르면, 높은 신뢰성의 LCD를 안정적으로 공급할 수 있다.

Claims (16)

  1. 절연체 기판 상에 탑재된 박막 트랜지스터에 있어서,
    상기 박막 트랜지스터는 반도체 박막과, 상기 반도체 박막에 접하여 형성된 게이트 절연막과, 게이트 전극을 구비하고, 상기 반도체 박막은 제1 불순물 영역과 제2 불순물 영역을 대향하여 구비하고, 상기 제1 불순물 영역 또는 상기 제2 불순물 영역 중 적어도 한쪽의 영역에 인접하여 설치된 제3 불순물 영역을 구비하고, 상기 제3 불순물 영역의 불순물 농도는 상기 제1 불순물 영역 또는 상기 제2 불순물 영역의 불순물 농도보다 낮은 불순물 농도인 것을 특징으로 하는 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 제3 불순물 영역내의 불순물 농도의 상기 절연체 기판에 대하여 교차하는 방향의 농도 분포는 상기 반도체 박막 내의 상기 게이트 절연막과 상기 반도체 박막과의 계면 근방에서 최소 또는 최대인 것을 특징으로 하는 박막 트랜지스터.
  3. 제1항에 있어서,
    상기 제3 불순물 영역내의 불순물 농도의 상기 절연체 기판에 대하여 교차하는 방향의 농도 분포는 상기 반도체 박막 내의 상기 절연체 기판과 상기 반도체 박막과의 계면 근방에서 최소 또는 최대인 것을 특징으로 하는 박막 트랜지스터.
  4. 제1항에 있어서,
    상기 게이트 전극의 상기 절연체 기판의 상측으로부터 투영된 것 중의 일부가 상기 제3 불순물 영역에 존재하는 것을 특징으로 하는 박막 트랜지스터.
  5. 절연체 기판 상에 탑재된 박막 트랜지스터에 있어서,
    상기 절연체 기판과 상기 박막 트랜지스터 사이에 적어도 한 층의 절연물층을 구비하고, 또한 상기 박막 트랜지스터는 반도체 박막과, 상기 반도체 박막에 접하여 형성된 게이트 절연막과, 게이트 전극을 구비하고, 상기 반도체 박막은 제1 불순물 영역과 제2 불순물 영역을 대향하여 구비하고, 상기 제1 불순물 영역 또는 제2 불순물 영역 중 적어도 한쪽의 영역에 인접하여 설치된 제3 불순물 영역을 구비하고, 상기 제3 불순물 영역의 불순물 농도는 상기 제1 불순물 영역 또는 상기 제2 불순물 영역의 불순물 농도보다 낮은 불순물 농도인 것을 특징으로 하는 박막 트랜지스터.
  6. 제5항에 있어서,
    상기 제3 불순물 영역내의 불순물 농도의 상기 절연체 기판에 대하여 교차하는 방향의 농도 분포는 상기 반도체 박막 내의 상기 게이트 절연막과 상기 반도체 박막과의 계면 근방에서 최소 또는 최대인 것을 특징으로 하는 박막 트랜지스터.
  7. 제5항에 있어서,
    상기 제3 불순물 영역내의 불순물 농도의 상기 절연체 기판에 대하여 교차하는 방향의 농도 분포는 상기 반도체 박막 내의 상기 절연물층과 상기 반도체 박막과의 계면 근방에서 최소 또는 최대인 것을 특징으로 하는 박막 트랜지스터.
  8. 제5항에 있어서,
    상기 게이트 전극의 상기 절연체 기판의 상측으로부터 투영된 것 중의 일부가 상기 제3 불순물 영역에 존재하는 것을 특징으로 하는 박막 트랜지스터.
  9. 절연체 기판 상에 탑재된 박막 트랜지스터에 있어서,
    상기 박막 트랜지스터는 상기 절연체 기판에 접하여 형성된 반도체 박막과, 상기 반도체 박막에 접하여 형성된 게이트 절연막과, 게이트 전극을 구비하고, 상기 반도체 박막은 제1 불순물 영역과 제2 불순물 영역을 대향하여 구비하고, 상기 제1 불순물 영역 또는 상기 제2 불순물 영역 중 적어도 한쪽의 영역에 인접하여 설치된 제3 불순물 영역을 구비하고, 상기 제3 불순물 영역의 불순물 농도는 상기 제1 불순물 영역 또는 상기 제2 불순물 영역의 불순물 농도보다 낮은 불순물 농도인 것을 특징으로 하는 박막 트랜지스터.
  10. 제9항에 있어서,
    상기 제3 불순물 영역내의 불순물 농도의 상기 절연체 기판에 대하여 교차하는 방향의 농도 분포는 상기 반도체 박막 내의 상기 게이트 절연막과 상기 반도체 박막과의 계면 근방에서 최소이고, 또한 상기 절연체 기판과 상기 반도체 박막과의 계면 근방에서 최대인 것을 특징으로 하는 박막 트랜지스터.
  11. 제9항에 있어서,
    상기 제3 불순물 영역내의 불순물 농도의 상기 절연체 기판에 대하여 교차하는 방향의 농도 분포는 상기 반도체 박막 내의 상기 게이트 절연막과 상기 반도체 박막과의 계면 근방에서 최대이고, 또한 상기 절연체 기판과 상기 반도체 박막과의 계면 근방에서 최소인 것을 특징으로 하는 박막 트랜지스터.
  12. 제9항에 있어서,
    상기 게이트 전극의 상기 절연체 기판의 상측으로부터 투영된 것 중의 일부가 상기 제3 불순물 영역에 존재하는 것을 특징으로 하는 박막 트랜지스터.
  13. 절연체 기판 상에 탑재된 박막 트랜지스터에 있어서,
    상기 절연체 기판과 상기 박막 트랜지스터 사이에 적어도 한 층의 절연물층을 구비하고, 또한 상기 박막 트랜지스터는 상기 절연체 기판에 접하여 형성된 반도체 박막과, 상기 반도체 박막에 접하여 형성된 게이트 절연막과, 게이트 전극을 구비하고, 상기 반도체 박막은 제1 불순물 영역과 제2 불순물 영역을 대향하여 구비하고, 상기 제1 불순물 영역 또는 상기 제2 불순물 영역 중 적어도 한쪽의 영역에 인접하여 설치된 제3 불순물 영역을 구비하고, 상기 제3 불순물 영역의 불순물 농도는 상기 제1 불순물 영역 또는 상기 제2 불순물 영역의 불순물 농도보다 낮은 불순물 농도인 것을 특징으로 하는 박막 트랜지스터.
  14. 제13항에 있어서,
    상기 제3 불순물 영역내의 불순물 농도의 상기 절연체 기판에 대하여 교차하는 방향의 농도 분포는 상기 반도체 박막 내의 상기 게이트 절연막과 상기 반도체 박막과의 계면 근방에서 최소이고, 또한 상기 절연물층과 상기 반도체 박막과의 계면 근방에서 최대인 것을 특징으로 하는 박막 트랜지스터.
  15. 제13항에 있어서,
    상기 제3 불순물 영역내의 불순물 농도의 상기 절연체 기판에 대하여 교차하는 방향의 농도 분포는 상기 반도체 박막 내의 상기 게이트 절연막과 상기 반도체 박막과의 계면 근방에서 최대이며, 또한 상기 절연물층과 상기 반도체 박막과의 계면 근방에서 최소가 되는 것을 특징으로 하는 박막 트랜지스터.
  16. 제13항에 있어서,
    상기 게이트 전극의 상기 절연체 기판의 상측으로부터 투영된 것 중의 일부가 상기 제3 불순물 영역에 존재하는 것을 특징으로 하는 박막 트랜지스터.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7247883B2 (en) 2004-02-12 2007-07-24 Samsung Sdi Co., Ltd. Thin film transistor having LDD structure

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100368911C (zh) * 2005-02-03 2008-02-13 广辉电子股份有限公司 液晶显示装置
CN100368912C (zh) * 2005-02-03 2008-02-13 广辉电子股份有限公司 液晶显示装置的制造方法
JP2007242754A (ja) * 2006-03-07 2007-09-20 Oki Electric Ind Co Ltd 半導体装置とその製造方法
WO2008062893A1 (fr) * 2006-11-24 2008-05-29 Advanced Lcd Technologies Development Center Co., Ltd. Transistor à couche mince, procédé de fabrication de transistor à couche mince et affichage
JP5440878B2 (ja) * 2008-04-02 2014-03-12 Ｎｌｔテクノロジー株式会社 半導体装置及びその製造方法、並びに液晶表示装置及び電子機器
JP2012004471A (ja) * 2010-06-21 2012-01-05 Toshiba Corp 半導体装置及びその製造方法
US8766361B2 (en) * 2010-12-16 2014-07-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP2013138232A (ja) * 2013-02-13 2013-07-11 Nec Corp 薄膜トランジスタ及びその製造方法並びに液晶表示装置
CN103985716B (zh) 2014-05-06 2018-03-27 深圳市华星光电技术有限公司 薄膜晶体管阵列基板制造方法及薄膜晶体管阵列基板
CN104143533B (zh) * 2014-08-07 2017-06-27 深圳市华星光电技术有限公司 高解析度amoled背板制造方法
CN104465405B (zh) * 2014-12-30 2017-09-22 京东方科技集团股份有限公司 薄膜晶体管的制作方法及阵列基板的制作方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2948965B2 (ja) 1991-12-02 1999-09-13 松下電器産業株式会社 薄膜トランジスタの製造方法
TW223178B (en) * 1992-03-27 1994-05-01 Semiconductor Energy Res Co Ltd Semiconductor device and its production method
US5719065A (en) * 1993-10-01 1998-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device with removable spacers
JP3030368B2 (ja) * 1993-10-01 2000-04-10 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP3086579B2 (ja) 1993-12-28 2000-09-11 シャープ株式会社 薄膜トランジスタの製造方法
JP3266861B2 (ja) 1994-06-13 2002-03-18 株式会社半導体エネルギー研究所 アクティブマトリクス装置
JPH08153879A (ja) * 1994-11-26 1996-06-11 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US5936278A (en) * 1996-03-13 1999-08-10 Texas Instruments Incorporated Semiconductor on silicon (SOI) transistor with a halo implant
KR100248507B1 (ko) * 1997-09-04 2000-03-15 윤종용 소이 트랜지스터 및 그의 제조 방법
JP3337953B2 (ja) * 1997-09-05 2002-10-28 シャープ株式会社 Ｓｏｉ・ｍｏｓｆｅｔ及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7247883B2 (en) 2004-02-12 2007-07-24 Samsung Sdi Co., Ltd. Thin film transistor having LDD structure
US7491591B2 (en) 2004-02-12 2009-02-17 Samsung Sdi Co., Ltd. Thin film transistor having LDD structure

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Publication number Publication date
JP2002185008A (ja) 2002-06-28
TW508829B (en) 2002-11-01
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US6479867B2 (en) 2002-11-12

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