JP4127462B2 - 半導体装置の作製方法 - Google Patents
半導体装置の作製方法 Download PDFInfo
- Publication number
- JP4127462B2 JP4127462B2 JP2001031749A JP2001031749A JP4127462B2 JP 4127462 B2 JP4127462 B2 JP 4127462B2 JP 2001031749 A JP2001031749 A JP 2001031749A JP 2001031749 A JP2001031749 A JP 2001031749A JP 4127462 B2 JP4127462 B2 JP 4127462B2
- Authority
- JP
- Japan
- Prior art keywords
- conductive layer
- impurity
- insulating film
- gate insulating
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Description
【発明の属する技術分野】
本発明は絶縁表面を有する基板上にチャネル領域が形成される活性層をポリシリコン層で形成された薄膜トランジスタ(以下、TFTと記す)及び画素部を有するアクティブマトリクス型液晶表示装置の製造方法に関するものである。
【0002】
【従来の技術】
液晶ディスプレイ(液晶テレビ)の認知度は、近年飛躍的に向上している。10型級以上の大型テレビが始めて登場したのは1995年である。その後の5年間で、液晶ディスプレイは多くの消費者が知る所となった。しかしながら市場に向けての認知度を向上させる為には、「1型=1万円」を実現させることが前提となる。
【0003】
そしてこの液晶ディスプレイは、動作速度の違いからアクティブマトリクス駆動方式のものが主流となりつつある。その中でも結晶構造を含む半導体(以下、結晶質半導体と記す)膜(代表的には、結晶質シリコン或いは多結晶シリコン)を活性層としたTFTが好適に用いられるようになっている。なぜなら、前記結晶質半導体を用いたTFTは高い電界効果移動度が得られることから各種の機能回路を同一のガラス基板上に形成することが可能となり、画素領域の周辺へTAB(Tape Automated Bonding)方式やCOG(Chip on Glass)方式を使ってドライバICなどを実装せずに済むからである。
【0004】
このように前記結晶質半導体を用いたTFTの利点は大きいものの、前記機能回路はnチャネル型TFTとpチャネル型TFTとから成るCMOS回路を基本として形成するため、その工程が多くなるという短所がある。工程が多くなることは、製造コストの増加要因になるばかりか、製造歩留まりを低下させる原因となることは明らかである。そのなかでも工程増加に伴う、基板の装置から装置への移動は少ない方が良い。例えば一装置に一度基板を投入し、基板を処理したのち大気解放後に別の一装置で処理をすることとなれば、作業量と基板の移動距離とが増えることにより、時間的ロスが増加し製造歩留まりを低下させる。そして基板が大型になれば、前記に示したような負担が大きくなることは明白である。
【0005】
一方、TFTの信頼性を向上させるためには、オフ電流を低減すること、もしくは劣化を防ぐことが大きな課題となる。オフ電流値を低減するためのTFT構造として、低濃度ドレイン(LDD:Lightly Doped Drain)構造が知られている。この構造はチャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を添加した領域を設けたものであり、この領域をLDD領域と呼んでいる。また、ホットキャリアによるオン電流値の劣化を防ぐための手段として、LDD領域を上記に加え、ゲート絶縁膜を介してゲート電極と重ねて配置させた部分にも形成する、いわゆるGOLD(Gate-drain Overlapped LDD)構造が知られている。このような構造とすることで、ドレイン近傍の高電界が緩和されてホットキャリア注入を防ぎ、劣化現象の防止に有効であることが知られている。
【0006】
【発明が解決しようとする課題】
以上示した通り、結晶質半導体を用いたTFTを大型の基板に形成し、且つ生産コストを下げることが要求されている。同時に上述のように、GOLD(Gate-drain Overlapped LDD)構造を成し、信頼性を上げることが望まれている。ところが、このGOLD構造を形成しようとすると、LDD領域と、ソース及びドレイン形成と、の間にパターニング工程もしくはエッチング工程を入れるなどの必要がある。
本発明は上記GOLD構造を形成しつつも、生産コストを下げるための技術である。すなわちTFTを用いて作製するアクティブマトリクス型液晶ディスプレイにおいて、TFTのプロセスを適当なものとすることにより、歩留まりの向上を実現することを目的としている。
【0007】
【課題を解決するための手段】
本発明は、トップゲート型TFTにおける、TaNとWの2層構造としたゲート電極を形成し、前記GOLD構造を形成する方法を検討し、エッチング工程及びドーピング工程を最適化することで、上記目的を達成する。なお、前記ゲート電極がTaNとWの2層構造を挙げた理由は、下層のTaNについては、耐酸化性と加工性、上層のWについては、導電性と加工性を考慮したためである。導電性と加工性が良好であり図1のゲート電極の形状を成すことの出来る他の導電材料でゲート電極を形成しても、本発明は適用される。図1のゲート電極の形状は二つの導電材料の、エッチレートの違いにより形成されるものである(膜が特定のエッチング条件でエッチングされる速度を本明細書中ではエッチレートと記す)。
【0008】
本発明によって形成される、前記TaNとWの2層構造としたゲート電極の形状と、前記ゲート絶縁膜と、半導体層と、前記半導体層における第一の不純物領域と、前記半導体層における第二の不純物領域と、を図1に示す(以下不純物領域とは、半導体層におけるものを示す)。半導体層101において、ゲート絶縁膜102の上層に、TaN103のみが形成されている領域には第一の不純物領域104が形成され、その外側には第二の不純物領域105が形成されている。半導体層101において、TaN103とW106とが形成されている領域には、チャネル領域107が形成されている。
【0009】
本発明は、ドライエッチングによって前記ゲート電極の形状を形成した後、不純物を添加し、前記第一の不純物領域及び前記第二の不純物領域を形成することを特徴とする。
【0010】
本発明者は、図1の構造を形成する為に基板をドライエッチングと、ドーピングを交互に複数回行っていた工程が、本発明を適用することでそれぞれ一度ずつ行うのみで済むことに気がついた。すなわち基板の装置から装置への移動を少なくできることを意味し、工程削減に大きく寄与すると考えた。
【0011】
本発明は、前記不純物添加について、三つの方法を提案する。以下にその3つを示す。
【0012】
第一の不純物添加方法は、ドーピングにおいて第一の不純物添加条件で、不純物を半導体層に添加するものである。
【0013】
第二の不純物添加方法は、ドーピングにおいて第二の不純物添加条件で、不純物を半導体層に添加し、続いて前記第二の不純物添加条件とは異なる第三の不純物添加条件で、不純物を半導体層に添加するものである。
【0014】
なお、前記第一の不純物添加条件及び前記第二の不純物添加条件、もしくは前記第三の不純物添加条件、は、前記ゲート絶縁膜の材料もしくは、膜厚、デバイスの動作条件等に応じて適当な範囲を決める。また不純物を添加する際の加速電圧及びドーズ量も、それに応じて決める必要がある。
【0015】
このような手段を用い、本発明は、結晶性半導体層を形成する第一の工程と、前記結晶性半導体層の上に、ゲート絶縁膜を形成する第二の工程と、前記ゲート絶縁膜の上に、ゲート電極を形成する第三の工程と、前記結晶性半導体層に、不純物を添加する第四の工程と、を有する半導体装置の作製方法において、前記第四の工程において、前記結晶性半導体層に第一の不純物領域および第二の不純物領域が同時に形成されることを特徴とする。
【0016】
また、他の発明の構成は、結晶性半導体層を形成する第一の工程と、前記結晶性半導体層の上に、ゲート絶縁膜を形成する第二の工程と、前記ゲート絶縁膜の上に、ゲート電極を形成する第三の工程と、前記結晶性半導体層に、不純物を添加する第四の工程と、を有する半導体装置の作製方法において、前記第四の工程において、前記結晶性半導体層に第一の不純物領域および第二の不純物領域が連続して形成されることを特徴とする。
【0017】
また、他の発明の構成は、結晶性半導体層を形成する第一の工程と、前記結晶性半導体層の上に、ゲート絶縁膜を形成する第二の工程と、前記ゲート絶縁膜の上に、ゲート電極を形成する第三の工程と、前記結晶性半導体層に、不純物を添加する第四の工程と、を有する半導体装置の作製方法において、前記ゲート電極は、第一の導電層および第二の導電層からなり、前記第四の工程において、前記結晶性半導体層に第一の不純物領域および第二の不純物領域が同時に形成されることを特徴とする。
【0018】
また、他の発明の構成は、結晶性半導体層を形成する第一の工程と、前記結晶性半導体層の上に、ゲート絶縁膜を形成する第二の工程と、前記ゲート絶縁膜の上に、ゲート電極を形成する第三の工程と、前記結晶性半導体層に、不純物を添加する第四の工程と、を有する半導体装置の作製方法において、前記ゲート電極は、第一の導電層および第二の導電層からなり、前記第四の工程において、前記結晶性半導体層に第一の不純物領域および第二の不純物領域が連続して形成されることを特徴とする。
【0019】
また、他の発明の構成は、結晶性半導体層を形成する第一の工程と、前記結晶性半導体層の上に、ゲート絶縁膜を形成する第二の工程と、前記ゲート絶縁膜の上に、ゲート電極を形成する第三の工程と、前記結晶性半導体層に、不純物を添加する第四の工程と、を有する半導体装置の作製方法において、前記ゲート電極は、第一の導電層および第二の導電層からなり、前記第四の工程において、前記半導体層に第一の不純物領域および第二の不純物領域が同時に形成され、前記第一の不純物領域は、前記ゲート絶縁膜を介して、前記第一の導電層と重なる領域に形成されることを特徴とする。
【0020】
また、他の発明の構成は、結晶性半導体層を形成する第一の工程と、前記結晶性半導体層の上に、ゲート絶縁膜を形成する第二の工程と、前記ゲート絶縁膜の上に、ゲート電極を形成する第三の工程と、前記結晶性半導体層に、不純物を添加する第四の工程と、を有する半導体装置の作製方法において、前記ゲート電極は、第一の導電層および第二の導電層からなり、前記第四の工程において、前記半導体層に第一の不純物領域および第二の不純物領域が連続して形成され、前記第一の不純物領域は、前記ゲート絶縁膜を介して、前記第一の導電層と重なる領域に形成されることを特徴とする。
【0021】
前記第一の導電層と、前記二の導電層とにおいては、それぞれ例としてTaNとWが挙げられる。導電性と加工性が良好であり、図1のゲート電極の形状を成すことのできる他の導電材料でゲート電極を形成しても、本発明は適用される。
【0022】
【発明の実施の形態】
本発明の実施形態について、以下に説明する。
【0023】
本発明のTFTの工程において、ゲート電極が形成されるまでのTFTの形状を図1に示す。図1の形状のTFTを例に、不純物としてPを添加する工程を説明する。以下前記第一の導電層と、前記二の導電層とは、それぞれTaNとWであるものを例とする。
【0024】
Pを添加する為の、前記第一の不純物添加条件と、第二の不純物添加条件と、第三の不純物添加条件とは、前記TaNと、前記Wと、前記ゲート絶縁膜との膜厚によって決める。なぜならドーピングにおいて加速されたPは、前記半導体層の上層に形成された膜を通過する際に減速され、加速電圧と前記膜厚に依存した濃度分布をなして半導体層に達するからである。加速電圧が大きければ、半導体層を通過し、小さければ半導体層に達しない。
【0025】
この濃度分布特性を評価する為、Siウエハに400℃の熱CVDでSiO2膜を300nm形成し、加速電圧を何種類か変えて、膜中に添加されたPの、厚さ方向の分布を調べた。図2は、Pの加速電圧を60eV〜90eVまで変え、1.5×1015atomic/ cm2のドーズ量としたときのSiO2中に添加されるPの濃度分布を、前記実験より求めたものである。横軸には表面からの深さ方向を示し、縦軸には添加されるPの濃度を示す。このように、各加速電圧において、表面からの深さをますにつれ添加されるPの濃度は小さくなる傾向がある。
【0026】
この結果を元に、素子特性として良好且つ工程上都合の良い、前記ゲート絶縁膜の膜厚と、前記TaNの膜厚と、第一の不純物濃度と、第二の不純物濃度と、における第一の不純物添加条件と、第二の不純物添加条件と、第三の不純物添加条件とを決めた。
【0027】
前記TaNの形成されている領域の下のゲート絶縁膜が110nmの膜厚であるとき、第一の不純物濃度はオフ電流値を低減するために1×1018〜4×1018atomic/cm3とし、第二の不純物濃度を3×1019〜1×1021atomic/cm3であれば素子特性として良好なものが得られることが、これまでの実験より判っている。
【0028】
以下に、上記各不純物添加方法における各不純物添加条件を決める一例を示す。
【0029】
第一の不純物添加方法について以下に説明する。第二の不純物領域に添加されるPの濃度は、オフ電流値を低減するために適当である1.7×1020atomic/cm3とした。このとき、第二の不純物領域の上方には、90nmのゲート絶縁膜が形成されている。表1には、ゲート絶縁膜が90nm形成されており、半導体層が50nm形成されているとして、深さ90〜140nmにおいて平均したP濃度を、図2から計算した結果を示している。
【0030】
【表1】
【0031】
すなわち、表1より80kVの加速電圧、及び1.5×1015atomic/ cm2のドーズ量で1.7×1020atomic/cm3が添加されることとなる。そこで前記80kVを第一の不純物添加条件とする。
【0032】
一方、図3はゲート電極及びゲート絶縁膜が図1の構造を成した場合に、Pを1.5×1015atomic/cm2のドーズ量で添加したときの、第一の不純物領域に添加されるPの濃度の、TaN膜厚依存性を計算した結果を示している。なお、図3の計算においては、各TaN膜厚条件と各加速電圧条件に応じたサンプルを用意し分析することは大がかりなことから、図3の計算では、PがTaNを通過する時のTaNのPに対する阻止能(通過を阻止する能力を阻止能と記す)を見積もりその値を用いた。図9はSiO2の上層に数種類の膜厚でTaNを形成し、Pを添加したときの、SiO2中の深さ方向の濃度分布を示したものである。図9の横軸はSiO2における表面からの深さであるが、深さ100nm以上においてTaN膜厚による濃度分布の横方向への移動を見ると、SiO2のPに対する阻止能は2倍〜3倍であると見積もることができる。本明細書においては、前記SiO2のPに対する阻止能は2倍とした。また同様に、PがSiを通過する時のSiのPに対する阻止能と、SiO2のPに対する阻止能と、を等しいとものとして見積もった。
【0033】
この図3の結果から、ゲート絶縁膜が110nmであるときの、TaN膜厚と第一の不純物領域に添加されるPの濃度を見積もり、表2に示した。
【0034】
【表2】
【0035】
図1においては、第一の不純物領域の上方には30nmのTaNが形成されている。表1を見ると、80kVで2.1×1018atomic/cm3が添加されることとなる。すなわち前記80kVで不純物を添加すると、半導体層に同一工程で第一の不純物領域及び第二の不純物領域が同時に形成されることとなる。
【0036】
続いて、第二の不純物添加方法について以下に説明する。第一の不純物領域に添加するべきPの濃度を、ここでは例えば2.0×1018atomic/cm3とし、第二の不純物領域に添加するべきPの濃度を、1.2×1020atomic/cm3とする。
【0037】
図1に示す構造では第一の不純物領域の上方には30nmのTaNが形成されており、発明者らのこれまでの実験などにより、90kVの加速電圧、及び5×1013atomic/cm2のドーズ量でPを添加すれば、2.0×1018atomic/cm3の密度で添加されることがわかった。そこで前記90kVの加速電圧、及び5×1013atomic/cm2のドーズ量を第二の不純物添加条件とする。
【0038】
このとき、第二の不純物領域の上方には、90nmのゲート絶縁膜が形成されている。前記90kVの加速電圧、及び5×1013atomic/cm2のドーズ量で添加された不純物は、第二の不純物領域中には、1×1018〜1×1019atomic/cm3程度が添加される。この濃度は、第二の不純物領域に添加するべきPの濃度である1.2×1020atomic/cm3より充分小さい。
【0039】
そこで、60kVの加速電圧、及び3×1015atomic/cm2のドーズ量でPを添加すれば、第二の不純物領域中に1×1020atomic/cm3〜1×1021atomic/cm3の密度で添加されることとなる。前記60kVの加速電圧、及び3×1015atomic/cm2のドーズ量を第三の不純物添加条件とする。
【0040】
第三の不純物添加条件で、第一の不純物領域に添加されるPは、1.2×1017atomic/cm3程度であり、前記第一の不純物領域に添加するべきPの濃度より充分小さくなる。したがって、この第二の不純物添加方法では、結晶性半導体層に第一の不純物領域および第二の不純物領域の不純物濃度を個々に設定して、連続して形成することが容易である。
【0041】
第三の不純物添加条件における加速電圧を、前記90kVの加速電圧より小さく設定する程、第三の不純物添加条件で第一の不純物領域に添加されるPは小さい量となり、前記不純物濃度を個々に設定することがより容易となる。しかし、不純物濃度の深さ方向に対する変化が急峻となるため、不純物濃度のTaN膜及びゲート絶縁膜の膜厚の面内分布による依存性が出やすくなる。従って、適当な加速電圧を設定するべきである。
【0042】
また、Pの添加前後でゲート絶縁膜とTaN膜厚が変化していないことから、第二の不純物添加条件と、第三の不純物添加条件と、の順番を変えても、第一の不純物領域と、第二の不純物領域とに添加される不純物濃度は同じである。したがって、第二の不純物添加条件を60kVの加速電圧、及び3×1015atomic/cm2のドーズ量とし、第三の不純物添加条件を前記90kVの加速電圧、及び5×1013atomic/cm2のドーズ量としても同じ結果が得られる。
【0043】
第一の不純物添加方法の利点は、一回の添加で、第一の不純物領域と、第二の不純物領域とにPを添加することができることにある。これに対しデメリットは、TaN膜厚及びゲート絶縁膜厚が基板面内で偏りがある場合、第一の不純物領域と、第二の不純物領域とに添加される不純物量にも偏りが大きく出ることにある。したがって、TaN膜厚及びゲート絶縁膜厚が、面内において均一である場合に好適に用いることができる。
【0044】
第二の不純物添加方法の利点は、第一の不純物領域と、第二の不純物領域とのPの添加量をそれぞれ制御することができる点に有る。なぜならこの添加方法では、第二の不純物添加条件と第三の不純物添加条件とで添加される不純物領域が異なるからである。また、例えば図3において判るように、不純物が添加された層において表面から深くなるにつれ、加速電圧が大きい方が不純物濃度の深さ方向に対する変化が緩やかになる。この特性を利用し、面内のTaN膜厚及びゲート絶縁膜厚が基板面内で偏りがあっても、ドーズ量もしくは加速電圧を変えることで、面内の不純物領域における不純物量を均一にしやすい。これに対しデメリットは、各不純物領域に不純物を添加するのに、計二回の添加が必要であるところにある。したがって、TaN膜厚及びゲート絶縁膜厚が均一でない場合と、もしくは第一の不純物添加方法では第一の不純物領域もしくは第二の不純物領域への不純物の添加量が不充分である場合と、に好適に用いることができる。
【0045】
前記第二の不純物領域の上層に形成されるゲート絶縁膜の膜厚は、前記TaNとWの2層構造としたゲート電極を形成するドライエッチングの条件により変わる。これにより、ゲート絶縁膜の膜厚が小さくなった場合、ドーズ量を減らすことが出来、生産性が向上する。
【0046】
但し上記のごとくゲート絶縁膜の膜厚が異なった場合、前記不純物添加方法において、加速電圧はその都度適当に設定するべきである。例えば前記ゲート絶縁膜の膜厚が小さい場合、第三の不純物添加条件としては、より低い加速電圧であることが好ましい。なぜなら前記ゲート絶縁膜の膜厚が薄い構造に高い加速電圧で第二の不純物領域の不純物添加を行うと、第二の不純物領域の非晶質化が進み、再結晶化が容易でなくなる。
【0047】
以上示した二つの不純物添加方法で、第一の不純物領域に第一の不純物濃度を、そして第二の不純物領域に第二の不純物濃度を、それぞれ添加することが出来る。
【0048】
【実施例】
[実施例1]
以下に示す実施例により詳細な説明を行う。ここでは、絶縁表面にTFTを形成するまでの一例を図4に示す。ここでは、基板面内のTaN及びゲート絶縁膜の膜厚及び膜質は均一であり、第一の不純物添加方法でPを添加する例を示す。
【0049】
図4(A)において、基板401にはガラス基板もしくは石英基板を用いる。ガラス基板を用いる場合、基板表面に、基板からの不純物拡散を防ぐために、絶縁膜から成る下地膜402を形成する。
【0050】
次に、25〜80nm(好ましくは30〜60nm)の厚さで非晶質構造を有する半導体層403を、プラズマCVD法やスパッタ法などの公知の方法で形成し、結晶化の工程を行い非晶質半導体層から結晶質半導体層を作製する。結晶化の方法としてレーザーアニール法や熱アニール法(固相成長法)、またはラピットサーマルアニール法(RTA法)を適用することができる。レーザーアニール法を用いる場合、前記半導体層の膜厚が厚ければレーザー照射時の熱容量が増加して、基板に与えるダメージも増加するため、薄い方が好ましい。
【0051】
そして、結晶質半導体層上に、フォトリソグラフィーの技術を用いてレジストパターンを形成し、ドライエッチングによって結晶質半導体層を島状に分割し、図4(B)に示すように島状半導体層404を形成する。島状半導体層404に対しては、TFTのしきい値電圧(Vth)を制御する目的でp型を付与する不純物元素を1×1016〜5×1017atomic/cm3程度の濃度で島状半導体層の全面に添加しても良い。
【0052】
ゲート絶縁膜405はプラズマCVD法またはスパッタ法を用い、膜厚を40〜150nmとしてシリコンを含む絶縁膜で形成する。本実施例としてプラズマCVD法やスパッタ法を用いるとき、成膜前にH2雰囲気で半導体層表面を処理すると、良好な特性が得られる。
【0053】
そして、図4(C)に示す様に、ゲート絶縁膜上にゲート電極を形成するためのTaN膜406とW膜407とを形成する。本実施例では、TaNを30nmの厚さに形成し、Wを300〜400nmの厚さに形成する。TaN膜はスパッタ法で形成し、TaのターゲットをAr及びN2でスパッタする。W膜を形成する場合は、Wをターゲットとしたスパッタ法で形成する。
【0054】
次にレジストによるマスクを形成し、ゲート電極を形成するための第1のエッチング処理を行う。この処理を、図5を用いて示す。エッチング方法に限定はないが、好適にはICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用い、エッチング用ガスにCF4とCl2を混合し、0.5〜2Pa、好ましくは1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成して行う。基板側(試料ステージ)にも100WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。CF4とCl2を混合した場合にはW膜及びTaN膜とも同程度にエッチングされる。
【0055】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果によりTaN膜503及びW膜502の端部が15〜45°の角度となるテーパー形状となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、10〜20%程度の割合でエッチング時間を増加させると良い。
【0056】
次に第2のエッチング処理を行う。同様にICPエッチング法を用い、エッチングガスにCF4とCl2とO2を混合して、1Paの圧力でコイル型の電極に500WのRF電力(13.56MHz)を供給し、プラズマを生成して行う。基板側(試料ステージ)には50WのRF(13.56MHz)電力を投入し、第1のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりW膜を異方性エッチングし、かつ、それより遅いエッチング速度で第1の導電層であるTaN膜を異方性エッチングすれば、図5(B)で示される様に、第2の形状のゲート電極が形成される。ゲート絶縁膜であり、TaN膜504で覆われない領域505はさらに20〜50nm程度エッチングされ薄くなった領域が形成される。
【0057】
本実施例では、ゲート電極材料として、TaNとWを挙げたが、図5(B)のような形状が形成されれば他の導電性材料でもよい。例えば、Ta,Mo,WN、結晶性シリコン、Ti、Nb、あるいは4A〜6A族の中から、エッチレートの異なる適当な二種類の金属又は合金を使用してもよい。
【0058】
そして、図5(C)で示される様に第一の不純物添加方法でPを添加する。ドーピングの方法はイオンドープ法若しくはイオン注入法で行えば良い。
本実施例においては、ゲート絶縁膜の膜厚が90nmであるから、表1よりイオンドープ法の条件は、加速電圧を80kVとし、1.5×1015atomic/cm2のドーズ量とする。すると、第一の不純物領域506及び第二の不純物領域507が自己整合的に形成される。第一の不純物領域506には2.0×1018atomic/cm3程度のPが添加される。第二の不純物領域507には1.7×1020atomic/cm3程度のPが添加される。
【0059】
このように形成された、第一の不純物領域506はLDD領域であり、信頼性を上げることとなる。ゲート絶縁膜の厚さ、及び第一の不純物領域におけるソース-ドレイン方向の長さによって、TFTが駆動する際の電界を緩和し、且つ半導体層のキャリアの電子温度を下げる最適値があるので、濃度はそのTFTに合わせて検討するべきである。
【0060】
前記LDD領域601が形成されたTFTの断面を図6(a)に示す。その後、図6(b)に示すように、スパッタ法もしくはプラズマCVD法により、ゲート電極およびゲート絶縁膜上から第1の層間絶縁膜602を形成する。第1の層間絶縁膜602は酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、またはこれらを組み合わせた積層膜で形成すれば良い。ここではプラズマCVDで酸化窒化シリコン膜を500nm形成した。
【0061】
その後、適当な濃度で添加されたn型を付与する不純物元素を活性化する工程を行う。本実施例では550℃で4時間の熱処理を行ったが、基板に耐熱性が無い場合、レーザーアニール法、またはラピッドサーマルアニール法(RTA法)を適用することができる。
【0062】
活性化の工程に続いて、雰囲気ガスを変化させ、3〜100%の水素を含む雰囲気中で、300〜450℃で1〜12時間の熱処理を行い、島状半導体層を水素化する工程を行う。水素化の他の手段として、プラズマ水素化(プラズマにより励起された水素を用いる)を行っても良い。
【0063】
活性化および水素化の工程が終了したら、図6(c)のように、有機絶縁物材料からなる第2の層間絶縁膜603を1.0〜2.0μmの平均厚を有して形成する。有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、BCB(ベンゾシクロブテン)等を使用することができる。
【0064】
このように、第2の層間絶縁膜603を有機絶縁物材料で形成することにより、表面を良好に平坦化させることができる。また、有機樹脂材料603は一般に誘電率が低いので、寄生容量を低減することができる。しかし、吸湿性があり保護膜としては適さないので、本実施例のように、第1の層間絶縁膜602として形成した酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜などと組み合わせて用いると良い。
【0065】
その後、それぞれの島状半導体層に形成されたソース領域またはドレイン領域に達するコンタクトホールを形成する。コンタクトホールの形成はドライエッチング法により行う。この場合、エッチングガスにCF4、O2、Heの混合ガスを用い有機樹脂材料から成る第2の層間絶縁膜603をまずエッチングし、その後、続いてエッチングガスをCF4、O2として第1の層間絶縁膜602をエッチングする。
【0066】
そして、導電性の金属膜をスパッタ法や真空蒸着法で形成し、レジストマスクパターンを形成しエッチングによって、ソース配線及びドレイン配線604を形成する。本実施例では、Ti膜を形成し、その上に窒化チタン(TiN)膜を形成し、さらにAlを形成し、さらにTi膜またはW膜を形成して4層構造とし、全体を500nmとした。
【0067】
その後、レジストマスクパターンを形成し、エッチングによってソース配線及びドレイン配線604を形成する。
【0068】
その後、透明導電膜605を全面に形成し、パターニング処理およびエッチング処理により画素電極を形成する。画素電極は、有機樹脂材料から成る第2の層間絶縁膜上605に形成され、画素TFTのドレイン配線と重なる部分を設け電気的な接続を形成している。
【0069】
透明導電膜605の材料は、酸化インジウム(In2O3)や酸化インジウム酸化スズ合金(In2O3―SnO2;ITO)などをスパッタ法や真空蒸着法などを用いて形成して用いることができる。このような材料のエッチング処理は塩酸系の溶液により行う。ITOを形成時、基板を室温としスパッタガスとして水素もしくは水を流すなどで結晶化させない場合には、エッチング処理をフッ酸など酸系の溶液で行うことができる。この場合、後の工程で基板を160−300℃で一時間以上熱処理し、ITOを結晶化させ、透過率を上げることができる。
【0070】
以上の工程により、nチャネル型TFTを有した基板を完成させることができる。
【0071】
[実施例2]
実施例1では、nチャネル型TFTを形成する例を示したが、本実施例では同じ基板にpチャネル型TFTを形成する例を示す。p型不純物には、ボロン(B)等があるが、本実施例ではボロンをp型不純物として添加する例を示す。
【0072】
図6は、nチャネル型TFTになる部分とnチャネル型TFTになる部分とを、実施例1で示したとおりゲート電極の形成まで行った段階での基板の断面図である。
【0073】
ここで、実施例1で示された第一の不純物添加方法でPを添加する。すると、nチャネル型TFTを形成する島状半導体層と、pチャネル型TFTを形成する島状半導体層とにPが添加される。すなわち実施例1同様に、第一の不純物領域には2.0×1018atomic/cm3程度のPが添加され、第二の不純物領域には1.7×1020atomic/cm3程度のPが添加される。
【0074】
次いで、図7のようにnチャネル型TFTを形成する島状半導体層は、レジストマスクを形成し全面を被覆しておく。レジストは500nmの厚さで形成されていれば、不純物を添加する際、素子に到達する量は第一の不純物領域に添加する量に比べ小さい。本実施例では、1000nmの厚さで形成する。
【0075】
そして、pチャネル型TFTを形成する島状半導体層にソース領域およびドレイン領域とする高濃度p型不純物領域を形成する。ここでは、ゲート電極マスクとしてp型を付与する不純物元素を添加し、自己整合的に高濃度p型不純物領域を形成する。ここで形成される不純物領域はジボラン(B2H6)を用いたイオンドープ法で形成する。そして、ゲート電極と重ならない高濃度p型不純物領域のボロン濃度は、3×1020〜3×1021atomic/cm3となるようにする。また、第一のゲート電極と重なる不純物領域は、ゲート絶縁膜と第一のゲート電極を介して不純物元素が添加されるので、実質的に低濃度p型不純物領域として形成され、少なくとも1.5×1019atomic/cm3以上の濃度とする。
【0076】
この高濃度p型不純物領域および低濃度p型不純物領域には、前工程においてPが添加されていて、高濃度p型不純物領域には1×1020〜1×1021atomic/cm3の濃度で、低濃度p型不純物領域には1×1016〜1×1019atomic/cm3の濃度で含有しているが、この工程で添加するボロン(B)の濃度をP濃度の1.5〜3倍となるようにすることにより、pチャネル型TFTのソース領域およびドレイン領域として機能するために何ら問題は生じなかった。
【0077】
その後、実施例1における不純物添加後の工程の如く処理をすれば、CMOSを成した回路を形成することができる。実施例2においては、実施例1に比べ、前記nチャネル型TFTへのレジスト形成と、pチャネル型TFTへのドーピング工程が増えることになる。
【0078】
[実施例3]
本実施例では、実施例1〜2で示したアクティブマトリクス基板のTFTの活性層を形成する結晶質半導体層の他の作製方法について示す。前記結晶質半導体層は特開平7−130652号公報で開示されている触媒元素を用いる結晶化法を適用することもできる。
【0079】
このとき、実施例1と同様にして、ガラス基板上に下地膜、非晶質構造を有する半導体層を25〜80nmの厚さで形成する。本実施例では、非晶質シリコン膜を55nmの厚さで形成する。そして、重量換算で10ppmの触媒元素を含む水溶液をスピナーで基板を回転させて塗布するスピンコート法で触媒元素を含有する層を形成する。本実施例では、触媒元素にはニッケル(Ni)を用いる。
【0080】
そして、結晶化の工程では、まず400〜500℃で1時間程度の熱処理を行い、非晶質シリコン膜の含有水素量を5atomic%以下にする。非晶質シリコン膜の含有水素量が成膜後において最初からこの値である場合にはこの熱処理は必ずしも必要でない。そして、ファーネスアニール炉を用い、窒素雰囲気中にいおいて550〜600℃で1〜8時間の熱アニールを行う。以上の工程により結晶質シリコン膜から成る結晶質半導体層を得ることができる。
【0081】
しかし、結晶化の工程においてシリコンの結晶化を助長する触媒元素を使用した場合、島状半導体層中には微量(1×1017〜1×1019atomic/cm3程度)の触媒元素が残留する。勿論、そのような状態でもTFTを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましかった。この触媒元素を除去する手段の一つにリン(P)によるゲッタリング作用を利用する手段がある。
【0082】
ソース、ドレイン領域として機能させるためにはP濃度が3×1019atomic/cm3程度あれば良いが、Pでゲッタリングを良好に行う為には1.5×1020atomic/cm3以上が好ましい。そこで実施例1、実施例2において第二の不純物領域に、この濃度以上でPを添加する。
【0083】
この目的におけるリン(P)によるゲッタリング処理は、実施例1で説明された活性化工程で同時に行うことができる。ゲッタリングに必要なリン(P)の濃度は高濃度n型不純物領域の不純物濃度と同程度でよく、活性化工程の熱アニールにより、nチャネル型TFTおよびpチャネル型TFTのチャネル形成領域から触媒元素をその濃度でリン(P)を含有する不純物領域へ偏析させることができる。その結果その不純物領域には1×1017〜1×1019atomic/cm3程度の触媒元素が偏析した。このようにして作製したTFTはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【0084】
[実施例4]
実施例1〜3で示したTFTを、大型化した液晶ディスプレイに適用した場合、基板面内のTaN及びゲート絶縁膜の膜厚及び膜質の均一性が低くなり、面内の表示にムラが出ることがある。このとき前記第一の不純物添加方法より、第一の不純物領域及び第二の不純物領域の不純物濃度を制御しやすい、前記第二の不純物添加方法で不純物を添加してもよい。
【0085】
この場合、ゲート電極が形成された後のP添加工程において、90kVの加速電圧、及び5×1013atomic/cm2のドーズ量でPを添加し、その後前記90kVの加速電圧より小さい60kVの加速電圧、及び3×1015atomic/cm2のドーズ量でPを添加する。この条件により第一の不純物領域には2.0×1018atomic/cm3の濃度でPが添加され、第二の不純物領域には1.2×1020atomic/cm3の濃度でPが添加される。
【0086】
前記90kVの加速電圧で加速され、適当なドーズ量において添加されたPは、より低い加速電圧において加速され、適当なドーズ量において添加されたPに比べ、不純物濃度の深さ方向に対する変化が緩やかになる。従って膜厚及び膜質の均一性が低くても比較的良好な不純物濃度が得られる。
【0087】
また、前記P添加工程においては、前記60kVの加速電圧の条件で添加した後に前記90kVの加速電圧の条件で添加しても同じ結果が得られることになる。
【0088】
なお、前記第一の不純物添加方法で、90kVのような高い加速電圧でPを添加した場合、第一の不純物領域の不純物濃度を適当にするドーズ量とすれば、実施例3で示すようなNiを例とする触媒元素をゲッタリングために充分な、ソース及びドレイン領域に添加されるPの量は得られない。
【0089】
[実施例5]
本実施例では実施例1〜4で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作成した例を示す。
【0090】
本実施例のアクティブマトリクス型液晶表示装置を図8に示す。これは一対のガラス基板を互いに対向配置させ、その隙間800に配向膜を形成し液晶層を封入した構成になっている。実施例1、もしくは実施例2で作成したTFT基板801上には、マトリクス状に配置された画像信号配線802と、走査信号配線803と、前記2つの配線の間に配置されたTFT804とが画素部として形成され、その周辺に駆動回路が形成されている。TFTは実施例1もしくは実施例2で作成されたものであり、画素信号を画素電極に書きこむためのスイッチング素子の働きをしている。
【0091】
また周辺駆動回路はTFTを組み合わせることで形成したMOSインバータで構成され、ドライバー回路として同一基板上に内蔵されている。画像信号駆動回路805は、シフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路から成り、走査信号駆動回路806は、シフトレジスタ回路、レベルシフタ回路、バッファ回路からなる。これらの回路を形成する際、nチャネル型TFTとpチャネル型TFTを組み合わせた、いわゆるCMOSを用いた場合、回路の面積を小さくし、且つ特性を向上させることが出来る。例えばサンプリング回路は、極性が交互に反転して駆動される上、オフ電流値を低減させる必要があるため、pチャネル型TFTとnチャネル型TFTとで形成することが望ましい。
【0092】
一方、対向基板となるガラス基板807には、液晶層側に対向電極及びカラーフィルター808が形成されており、カラーフィルターは各画素電極に対応した赤、緑、及び青のセグメントに分割されている。上記構成のアクティブマトリクス型液晶表示装置を二枚の偏向板809で挟み、光を入射させることで、画像表示を成すことができる。
【0093】
【発明の効果】
以上の説明で明らかな様に、本発明を用いることで、GOLD構造を成した半導体装置の製造において、その歩留まりを向上させ、工程を削減することができる。
【0094】
本発明は工程における基板の移動距離を短縮したものであり、上記の効果は特に大型基板において大きなものとなる。
【0095】
【図面の簡単な説明】
【図1】 TFTの作製工程を示す断面図。
【図2】 PをSiO2中に添加したときのPの濃度分布を示す図
【図3】 PをSiO2\TaN中に添加したときのPの濃度分布を示す図
【図4】 TFTの作製工程を示す断面図。
【図5】 TFTの作製工程を示す断面図。
【図6】 TFTの作製工程を示す断面図。
【図7】 TFTの作製工程を示す断面図。
【図8】 本発明のTFTをアクティブマトリクス型液晶ディスプレイに適用したことを示す断面図。
【図9】 PをSiO2\TaN中に添加したときのPの濃度分布を示す図。
Claims (7)
- 結晶性半導体層を形成し、
前記結晶性半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第一の導電層を形成し、前記第一の導電層上に第二の導電層を形成し、
前記第二の導電層上にマスクを形成し、
第1のエッチング処理により、端部がテーパー形状である第1の形状の第一の導電層および第二の導電層を形成し、
かつ、前記第1のエッチング処理は、前記ゲート絶縁膜上に残渣を残すことなくエッチングし、
第2のエッチング処理により、前記第1の形状の第二の導電層を異方性エッチングし、かつ、前記第二の導電層のエッチング速度より遅いエッチング速度で前記第1の形状の第一の導電層を異方性エッチングし、第2の形状の第一の導電層および第二の導電層を形成し、
かつ、前記第一の導電層で覆われていない領域の前記ゲート絶縁膜は、さらにエッチングされ膜厚が薄い領域が形成され、
前記第2の形状の第一の導電層および前記ゲート絶縁膜を通過させて前記結晶性半導体層に不純物を添加し、第一の不純物領域を形成すると同時に、前記ゲート絶縁膜の膜厚が薄い領域を通過させて前記結晶性半導体層に不純物を添加し、第二の不純物領域を形成することを特徴とする半導体装置の作製方法。 - 結晶性半導体層を形成し、
前記結晶性半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第一の導電層を形成し、前記第一の導電層上に第二の導電層を形成し、
前記第二の導電層上にマスクを形成し、
第1のエッチング処理により、端部がテーパー形状である第1の形状の第一の導電層および第二の導電層を形成し、
かつ、前記第1のエッチング処理は、前記ゲート絶縁膜上に残渣を残すことなくエッチングし、
第2のエッチング処理により、前記第1の形状の第二の導電層を異方性エッチングし、かつ、前記第二の導電層のエッチング速度より遅いエッチング速度で前記第1の形状の第一の導電層を異方性エッチングし、第2の形状の第一の導電層および第二の導電層を形成し、
かつ、前記第一の導電層で覆われていない領域の前記ゲート絶縁膜は、さらにエッチングされ膜厚が薄い領域が形成され、
前記第2の形状の第一の導電層および前記ゲート絶縁膜を通過させて前記結晶性半導体層に不純物を添加し、第一の不純物領域を形成し、前記ゲート絶縁膜の膜厚が薄い領域を通過させて前記結晶性半導体層に不純物を添加し、第二の不純物領域を形成し、前記第一の不純物領域の形成および前記第二の不純物領域の形成が連続して行われることを特徴とする半導体装置の作製方法。 - 請求項1または請求項2において、前記第2のエッチング処理により、前記ゲート絶縁膜は20〜50nmエッチングされることを特徴とする半導体装置の作製方法。
- 請求項1乃至請求項3のいずれか一項において、前記第1の形状の第一の導電層および第二の導電層の端部は、15〜45°の角度のテーパー形状を有することを特徴とする半導体装置の作製方法。
- 請求項1乃至請求項4のいずれか一項において、前記第1のエッチング処理は、エッチングガスにCF4とCl2の混合ガスを用い、前記第2のエッチング処理は、エッチングガスにCF4とCl2とO2の混合ガスを用いることを特徴とする半導体装置の作製方法。
- 請求項1乃至請求項5のいずれか一項において、前記第一の導電層はTaNであり、前記第二の導電層はWであることを特徴とする半導体装置の作製方法。
- 請求項1乃至請求項6のいずれか一項において、前記半導体装置は、液晶表示装置であることを特徴とする半導体装置の作製方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001031749A JP4127462B2 (ja) | 2001-02-08 | 2001-02-08 | 半導体装置の作製方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001031749A JP4127462B2 (ja) | 2001-02-08 | 2001-02-08 | 半導体装置の作製方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002237596A JP2002237596A (ja) | 2002-08-23 |
JP4127462B2 true JP4127462B2 (ja) | 2008-07-30 |
Family
ID=18895786
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001031749A Expired - Fee Related JP4127462B2 (ja) | 2001-02-08 | 2001-02-08 | 半導体装置の作製方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4127462B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101282397B1 (ko) | 2004-12-07 | 2013-07-04 | 삼성디스플레이 주식회사 | 표시 장치용 배선, 상기 배선을 포함하는 박막 트랜지스터표시판 및 그 제조 방법 |
US20170018726A1 (en) * | 2014-03-14 | 2017-01-19 | Sony Corporation | Electronic device and manufacturing method thereof |
-
2001
- 2001-02-08 JP JP2001031749A patent/JP4127462B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2002237596A (ja) | 2002-08-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3904512B2 (ja) | 半導体装置およびその製造方法、並びに半導体装置を備えた電子機器 | |
US7589383B2 (en) | Thin film semiconductor device and method of manufacturing the same | |
US8080850B2 (en) | Semiconductor device having semiconductor layer on insulating structure and method of manufacturing the same | |
US7618881B2 (en) | Thin-film transistor and manufacturing method thereof | |
US6713825B2 (en) | Poly-crystalline thin film transistor and fabrication method thereof | |
US7309625B2 (en) | Method for fabricating metal oxide semiconductor with lightly doped drain | |
US8058654B2 (en) | Display device and manufacturing method thereof | |
US6479867B2 (en) | Thin film transistor | |
KR101274697B1 (ko) | 실리콘 결정화 방법 및 이를 이용한 박막 트랜지스터제조방법 | |
US20130087802A1 (en) | Thin film transistor, fabrication method therefor, and display device | |
JP4127462B2 (ja) | 半導体装置の作製方法 | |
KR20020065484A (ko) | 박막트랜지스터 및 그 제조방법, 그것을 사용한 액정장치 | |
JP3281777B2 (ja) | 半導体素子の製造方法 | |
JP4256087B2 (ja) | 半導体装置の作製方法 | |
JP4100655B2 (ja) | 薄膜トランジスタの製造方法 | |
JPH09186337A (ja) | 薄膜トランジスタの製造方法並びにこの方法によって形成された電気光学表示装置 | |
KR101036726B1 (ko) | 금속유도결정화를 이용한 액정표시소자 제조방법 | |
JPH07142739A (ja) | 多結晶シリコン薄膜トランジスターの製造方法 | |
KR101035921B1 (ko) | 폴리실리콘 박막트랜지스터 어레이 기판의 제조방법 | |
JP2005243938A (ja) | 薄膜トランジスタおよびその製造方法 | |
JPH08186262A (ja) | 薄膜トランジスタの製造方法 | |
KR20060036005A (ko) | 액정 표시 장치용 박막 트랜지스터의 제조 방법 | |
JP2002353239A (ja) | 薄膜トランジスタの製造方法 | |
KR20060132415A (ko) | 박막 트랜지스터 및 액정표시소자의 제조방법 | |
JPH0828515B2 (ja) | 薄膜トランジスタ及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040406 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060118 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060124 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060324 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060919 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061114 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080318 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080402 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080507 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080508 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110523 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110523 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110523 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120523 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120523 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130523 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130523 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140523 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |