JPH098314A

JPH098314A - 薄膜トランジスタ

Info

Publication number: JPH098314A
Application number: JP7159696A
Authority: JP
Inventors: Yasumori Fukushima; 康守福島; Hideo Furumiya; 秀雄古宮
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1995-06-26
Filing date: 1995-06-26
Publication date: 1997-01-10

Abstract

(57)【要約】【目的】薄膜トランジスタ１０１において、チャネル
領域６及び低濃度不純物領域９及び９ｂでの、結晶粒界
に沿って流れるオフ電流を排除して、オフ電流値を低減
するとともに、確率的に生ずるオフ電流の増大を回避
し、オン／オフ電流比の向上及びそのばらつきの抑制を
図る。【構成】ＬＤＤ構造のＴＦＴ１０１を構成する半導体
層２のチャネル領域６及び低濃度不純物領域９，９ｂを
含む領域の幅を、多結晶シリコンの結晶粒径の１／２よ
りも狭くした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、薄膜トランジスタに関
し、特に液晶表示装置のスイッチング素子に用いられる
薄膜トランジスタ（以下、ＴＦＴという。）の構造に関
する。

【０００２】

【従来の技術】一般に、液晶表示装置のスイッチング素
子に用いられるＴＦＴに対しては、オン電流が大きく、
かつリーク電流（オフ電流）が小さいという特性、即
ち、オン／オフ電流比が高いことが要求される。その理
由は、例えば液晶表示装置の場合には、短時間に絵素電
極へ電荷を充電するために、高いＯＮ電流が必要であ
り、また、充電された電荷を１フレームの間保持するた
めに低いＯＦＦ電流が必要なためである。

【０００３】更に、表示むらや点欠陥絵素のない、表示
品位，表示品質の良好な液晶表示装置を実現するには、
各絵素ＴＦＴの電気的特性のばらつきを抑えることが必
要である。例えば、ＴＦＴのオフ電流値が大きな絵素Ｔ
ＦＴがあると、充電された電荷を１フレームの間保持す
ることができず、液晶に十分な電圧を印加できないた
め、その絵素で液晶の光透過率が正常なものとは異なる
こととなり、その結果として輝点等の点欠陥絵素あるい
は表示むらを発生し、表示品位、表示品質の劣化をもた
らすことになる。

【０００４】上述したオン／オフ電流比を高くする方法
として、従来、例えば、ポリシリコンＴＦＴの場合、結
晶粒径の拡大等により結晶性を改善することによってオ
ン電流の向上とオフ電流の低減する方法が報告されてい
る（例えば文献：ＩＤＲＣ’９４ＷＯＲＫＳＨＯＰ；Ａ
ＭＬＣＤｓ１．７ Lehighly unv.を参照）。

【０００５】

【発明が解決しようとする課題】以上のように、結晶粒
径を拡大することによってオン電流の向上及びオフ電流
の低減をでき、オン／オフ電流比を大きくできるが、他
方で、結晶粒界とチャネル部との位置関係から電気的特
性が極端に劣るＴＦＴが確率的に発生するという危険性
が生じてくる。

【０００６】即ち、例えばソース領域からドレイン領域
までつながるようにチャネル領域を縦断する形で結晶粒
界が存在するＴＦＴでは、結晶粒界に沿ってリーク電流
が流れやすくなるために、そのＴＦＴのオフ電流値が急
増する。

【０００７】従って、その絵素ＴＦＴに対応する液晶に
本来印加されるべき電圧が印加されず、液晶の光透過率
が正常なものからずれることとなり、その結果、表示む
らや点欠陥絵素を発生させることになる。このように、
電気的特性が極端に劣るＴＦＴは、液晶表示装置の表示
品位、表示品質を著しく劣化させることから、たとえ１
つでもこのようなＴＦＴがあると液晶表示装置にとって
致命的な欠陥であると考えられる。

【０００８】従来、液晶表示装置に用いられている絵素
ＴＦＴでは、結晶粒径と無関係にチャネル領域幅を決め
ていたため、オフ特性が極端に劣るＴＦＴの確率的な発
生によりオフ電流のばらつきが大きくなり、従来の液晶
表示装置では、表示むらや点欠陥を防止することが困難
であった。

【０００９】本発明はこのような問題点に鑑みてなされ
たものであり、オフ電流が低く、しかも、そのばらつき
が小さく、確率的に発生するリーク電流の増大を防止す
ることのできる薄膜トランジスタを得ることを目的とす
る。

【００１０】

【課題を解決するための手段】この発明（請求項１）に
係る薄膜トランジスタは、絶縁性基板上に形成された半
導体層と、該絶縁性基板上に該半導体層と絶縁膜を介し
て対向して位置するよう形成されたゲート電極と、該半
導体層のゲート電極と対向する部分に形成されたチャネ
ル領域と、該半導体層内に該チャネル領域の両側に位置
するよう形成された高濃度不純物領域とを備えている。
該半導体層は、そのチャネル領域を、該半導体層を構成
する多結晶シリコンの結晶粒界に沿って該両高濃度不純
物領域の一方からその他方に至る電流経路が存在しない
構造としたものである。そのことにより上記目的が達成
される。

【００１１】この発明（請求項２）に係る薄膜トランジ
スタは、絶縁性基板上に形成された半導体層と、該絶縁
性基板上に該半導体層と絶縁膜を介して対向して位置す
るよう形成されたゲート電極と、該半導体層のゲート電
極と対向する部分に形成されたチャネル領域と、該半導
体層内に該チャネル領域と隣接して位置するよう形成さ
れた高濃度不純物領域とを備えている。該半導体層のチ
ャネル領域となっている部分は、その動作電流が流れる
方向と垂直な方向の寸法が、該半導体層を構成する多結
晶シリコンの平均の結晶粒径の１／２よりも狭くなって
いる。そのことにより上記目的が達成される。

【００１２】この発明（請求項３）に係る薄膜トランジ
スタは、絶縁性基板上に形成された半導体層と、該絶縁
性基板上に該半導体層と絶縁膜を介して対向して位置す
るよう形成されたゲート電極と、該半導体層のゲート電
極と対向する部分に形成されたチャネル領域と、該半導
体層内に該チャネル領域の両側に位置するよう形成され
た高濃度不純物領域と、該半導体層内に、該チャネル領
域と該両高濃度不純物領域の少なくとも一方との間に位
置するよう形成された低濃度不純物領域とを備えてい
る。該半導体層は、そのチャネル領域と低濃度不純物領
域の両方、あるいはそのチャネル領域と低濃度不純物領
域のいずれか一方を、該半導体層を構成する多結晶シリ
コンの結晶粒界に沿って該両高濃度不純物領域の一方側
端からその他方側端に至る電流経路が存在しない構造と
したものである。そのことにより上記目的が達成され
る。

【００１３】この発明（請求項４）に係る薄膜トランジ
スタは、絶縁性基板上に形成された半導体層と、該絶縁
性基板上に該半導体層と絶縁膜を介して対向して位置す
るよう形成されたゲート電極と、該半導体層のゲート電
極と対向する部分に形成されたチャネル領域と、該半導
体層内に該チャネル領域の両側に位置するよう形成され
た高濃度不純物領域と、該半導体層内に、該チャネル領
域と該両高濃度不純物領域の少なくとも一方との間に位
置するよう形成された低濃度不純物領域とを備えてい
る。該半導体層における、該チャネル領域と低濃度不純
物領域の両方、あるいは該チャネル領域と低濃度不純物
領域のいずれか一方は、その動作電流が流れる方向と垂
直な方向の寸法が、該半導体層を構成する多結晶シリコ
ンの平均の結晶粒径の１／２よりも狭くなっている。そ
のことにより上記目的が達成される。

【００１４】この発明（請求項５）は、請求項１又は２
記載の薄膜トランジスタにおいて、前記チャネル領域
が、並列して複数設けられているものである。

【００１５】この発明（請求項６）は、請求項３又は４
記載の薄膜トランジスタにおいて、前記チャネル領域と
低濃度不純物領域の両方、あるいは前記チャネル領域と
低濃度不純物領域のいずれか一方が、並列して複数設け
られているものである。

【００１６】

【作用】この発明（請求項１）においては、薄膜トラン
ジスタを構成する半導体層のチャネル領域を、該半導体
層を構成する多結晶シリコンの結晶粒界に沿って、該チ
ャネル領域両側の高濃度不純物領域の一方からその他方
に至る電流経路が存在しない構造としたから、該チャネ
ル領域ではオフ電流が結晶粒界に沿って流れることはな
い。このためオフ電流値を低減できるとともに、確率的
に起こるオフ電流の増大も完全に除去でき、これにより
オン／オフ電流比の向上及びそのばらつきの抑制を図る
ことができる。

【００１７】この発明（請求項２）においては、薄膜ト
ランジスタを構成する半導体層のチャネル領域を、その
動作電流が流れる方向と垂直な方向の寸法が、該半導体
層を構成する多結晶シリコンの平均の結晶粒径の１／２
よりも狭い構造としたので、チャネル領域内をソース領
域からドレイン領域までつながった形で結晶粒界が形成
されることがない。このため、上記のようにオフ電流値
を低減し、確率的に起こるオフ電流の増大も完全に除去
して、オン／オフ電流比の向上及びそのばらつきの抑制
を図ることができる。

【００１８】この発明（請求項３）においては、ＬＤＤ
構造の薄膜トランジスタを構成する半導体層のチャネル
領域と低濃度不純物領域の両方、あるいはこれらのいず
れか一方を、該半導体層を構成する多結晶シリコンの結
晶粒界に沿って該両高濃度不純物領域の一方側端からそ
の他方側端に至る電流経路が存在しない構造としたの
で、チャネル領域あるいは低濃度不純物領域での、結晶
粒界に沿って流れるオフ電流を完全に除去でき、これに
よってオン／オフ電流比を向上し、しかもオン／オフ電
流比のばらつきを抑制することができる。

【００１９】この発明（請求項４）においては、ＬＤＤ
構造の薄膜トランジスタを構成する半導体層のチャネル
領域と低濃度不純物領域の両方、あるいはこれらのいず
れか一方を、その動作電流が流れる方向と垂直な方向の
寸法が、該半導体層を構成する多結晶シリコンの平均の
結晶粒径の１／２よりも狭い構造としたので、オン／オ
フ電流比を向上し、しかもオン／オフ電流比のばらつき
を抑制することができる。

【００２０】すなわち、半導体層の低濃度不純物領域及
びチャネル領域を含む領域の幅を結晶粒径の１／２以
下、即ち、１μｍ以下とした場合には、チャネル領域及
び低濃度不純物領域での、結晶粒界に沿って流れるオフ
電流を完全に除去できる。このため、オフ電流値を低減
するとともに、確率的に起こるオフ電流の増大も完全に
除去でき、オン／オフ電流比の向上及びそのばらつきの
抑制を図ることができる。

【００２１】また、半導体層の低濃度不純物領域を含む
領域の幅を結晶粒界よりも狭い、即ち、１μｍ以下とし
た場合には、低濃度不純物領域での、結晶粒界に沿って
流れるオフ電流を完全に除去することができ、オフ電流
値の低減及びばらつきを飛躍的に向上することが可能と
なると共に、チャネル領域の幅を狭くしていないため、
オン電流が低濃度不純物領域の抵抗値で制限されないバ
イアス状態、いわゆるサブスレッシュ領域でのオン電流
の立ち上がりを急峻にでき、スイッチング動作を高速化
できる利点がある。

【００２２】また、半導体層のチャネル領域を含む領域
の幅を結晶粒界よりも狭い、即ち、１μｍ以下とした場
合には、チャネル領域内をソース領域からドレイン領域
までつながった形で結晶粒界が形成されることがないた
め、オフ電流の急増を低減することができると共に、低
濃度不純物領域の幅を狭くしていないので低濃度不純物
領域の抵抗値が低く、大きなオン電流を得ることが可能
となり、オン／オフ電流比をさらに向上することが可能
である。

【００２３】この発明（請求項５）においては、請求項
１又は２記載の薄膜トランジスタにおいて、前記チャネ
ル領域が、並列して複数設けられているので、個々のチ
ャネル領域の幅を狭くしたことによるオン電流の低減を
回避することができる。

【００２４】この発明（請求項６）においては、請求項
３又は４記載の薄膜トランジスタにおいて、前記チャネ
ル領域と低濃度不純物領域の両方、あるいはこれらの領
域のいずれか一方が、並列して複数設けられているの
で、個々のチャネル領域あるいは低濃度不純物領域の幅
を狭くしたことによるオン電流の低減を回避することが
できる。

【００２５】

【実施例】まず、本発明の基本原理について説明する。

【００２６】一般に、多結晶シリコン薄膜は単結晶粒の
集合で構成されており、その結晶粒径は数ミクロン程度
であることが知られている。結晶粒と結晶粒の境界部分
には結晶粒界が存在し、この結晶粒界がＴＦＴの電気的
特性に悪影響を及ばず原因となっていると考えられてい
る。

【００２７】例えば液晶表示装置に用いられるＴＦＴの
場合には、オフ状態でのリーク電流を小さく抑えること
が重要である。

【００２８】図２に、ＬＤＤ（lightly doped drain）
構造の多結晶シリコンＴＦＴにおけるオフ電流のチャネ
ル幅依存性を示す。ここで、点線がオフ電流の各ゲート
幅でのデータの平均値を示している。

【００２９】一般に単結晶シリコンの場合、トランジス
タのオフ電流はチャネル幅に対して、線形に変化するこ
とが知られている。しかし、図に示すように、多結晶シ
リコンでは、チャネル幅に対してオフ電流は非線形の関
係にあり、特にチャネル幅が１μｍを越えるとオフ電流
値が極端に大きく、且つ、そのばらつきも増大している
ことが分かる。なお、この多結晶シリコンＴＦＴの結晶
粒径はおよそ２〜３μｍである。

【００３０】この現象を、チャネルと結晶粒界の位置関
係を考慮して、オフ電流を次の２つの要素の和により構
成されていると考えて説明することができる（図３、図
４参照）。

【００３１】構成要素Ａ：結晶粒界を縦断して流れるオ
フ電流構成要素Ｂ：結晶粒界に沿って流れるオフ電流チャネル幅が１μｍである場合は、チャネル幅が結晶粒
径の１／２以下であるため、ソース領域及びドレイン領
域間の距離が結晶粒径以上であれば、ソース領域からド
レイン領域までつながった形で結晶粒界が形成されるこ
とはない。従って、オフ電流は構成要素Ａのみで構成さ
れると考えられる。構成要素Ａは、結晶粒径とチャネル
領域の位置関係には特に依存しないと考えられる。以上
のことから、この場合は、オフ電流値およびそのばらつ
きが小さくなっていると考えられる。

【００３２】一方、チャネル幅が１．５μｍ、２μｍで
ある場合は、ソース領域及びドレイン領域間の距離が結
晶粒径以上であっても、チャネル領域と結晶粒界の位置
関係によっては、ソース領域からドレイン領域までつな
がった結晶粒界を持つ絵素ＴＦＴが確率的に発生するた
め、その絵素ＴＦＴでは、オフ電流が構成要素Ａと構成
要素Ｂの和で構成されることになり、オフ電流が急増す
ることになると考えられる。

【００３３】実際の個々の絵素ＴＦＴでは、オフ電流全
体を構成する構成要素Ａと構成要素Ｂの割合は、それぞ
れのＴＦＴでのチャネル領域と結晶粒界の位置関係に依
存し、構成比率も区々と考えられるが、図２の結果か
ら、チャネル幅２μｍにおいては、チャネル幅１μｍま
での結果から外挿すると、構成要素Ａが０．０４〜０．
１ｐＡであるのに対して、構成要素Ｂが０〜０．３ｐＡ
となり、構成要素Ｂでは、構成要素Ａの３倍程度のばら
つきを発生すると考えられる。

【００３４】従って、構成要素Ｂの寄与により、１つの
液晶表示装置に含まれる各絵素ＴＦＴ間のオフ電流のば
らつきも急増することになると考えられる。

【００３５】以上から、チャネル幅が結晶粒径よりも狭
く、つまり概ね結晶粒径の１／２以下であり、かつソー
ス・ドレイン間の距離が結晶粒径に比べて長い（少なく
とも結晶粒径と同等以上の）場合には、ソース領域から
ドレイン領域までつながった形で結晶粒界が形成される
ことはない。ここで図４は、結晶粒界のつながりとチャ
ネル幅との関係を模式的に示している。

【００３６】即ち、この場合には、先に示した構成要素
Ａのみのオフ電流成分によってオフ電流が構成されるこ
とになり、オフ電流を少なくでき、しかもオフ電流が増
大したＴＦＴが確率的に発生することを防止できると考
えられる。

【００３７】他方、チャネル幅が結晶粒径に比べて広い
場合、つまり、概ね結晶粒径と同等以上である場合、チ
ャネルの長さ、あるいは低濃度不純物領域の長さに関係
なく、ソースからドレイン間までつながる形で結晶粒界
が形成されることになる。

【００３８】即ち、この場合、先に示した構成要素Ａ，
Ｂの両方の電流成分によってオフ電流が構成されること
になり、オフ電流の値およびそのばらつきが大きくな
り、オフ電流が大きなＴＦＴが確率的に発生すると考え
られる。

【００３９】ＬＤＤ構造のＴＦＴの場合、オフ電流値は
主に低濃度不純物領域によるチャネル領域からドレイン
領域付近にわたる領域での高電界緩和によって低減され
ている。低濃度不純物領域でのリーク電流機構、つまり
リーク電流が、結晶粒界を横断して流れるオフ電流Ａと
結晶粒界に沿って流れるオフ電流Ｂとからなるという機
構が、ＬＤＤＴＦＴのオフ電流に大きな影響を及ぼすと
考えられる。従って、既に上記で述べたことを考慮する
と、低濃度不純物領域の幅を結晶粒界よりも狭く、概ね
結晶粒径の１／２以下とし、かつ、低濃度不純物領域の
長さを結晶粒径に比べて長く、少なくとも結晶粒径と同
等以上とすることにより、オフ電流の低減及びばらつき
低減が可能になると考えられる。

【００４０】また、この低濃度不純物領域だけでもオフ
電流の低減及びばらつき低減は可能であるが、チャネル
領域を縦断するように結晶粒界が形成される可能性が残
されており、確率的に起こるオフ電流の増大を完全に除
去することはできない。従って、低濃度不純物領域及び
チャネル領域の両方のゲート幅（電流経路の幅）を結晶
粒径の１／２以下とすると確率的に発生するオフ電流の
増大の危険性も完全に除去可能であると考えられる。

【００４１】また、チャネル領域の幅のみを結晶粒界よ
りも小さく、概ね結晶粒径の１／２以下とした場合で
も、チャネル領域を縦断する様に結晶粒界が形成される
ことがないため、確率的に起こるオフ電流の急増を低減
することができると考えられる。

【００４２】なお、上記説明では、ＴＦＴとしてＬＤＤ
構造のものを挙げているが、ＴＦＴとしては、上記ＬＤ
Ｄ構造のＴＦＴで低濃度不純物領域となっている部分
を、不純物を導入しない領域としたオフセット構造のも
のでもよい。

【００４３】このオフセット構造のＴＦＴは、不純物を
導入しない領域の抵抗値が高くなるので、高耐圧用のＴ
ＦＴとして使用できる。

【００４４】一方、オン電流のチャネル幅依存性は図５
に示すように、通常予想されるような線形の関係にあ
る。従って、オフ電流とチャネル幅の非線形関係を考慮
すれば、チャネル領域の幅を結晶位経の１／２以下にす
ることでオン／オフ比も向上させることができる。

【００４５】以下、本発明の実施例について説明する。

【００４６】（実施例１）図１は本発明の第１の実施例
による薄膜トランジスタを説明するための図であり、図
１（ａ）は該薄膜トランジスタの断面構造を模式的に示
す図、図１（ｂ）はその平面図、図１（ｃ）はチャネル
領域及びソース，ドレイン領域の平面形状を示す図であ
る。

【００４７】図において、１０１は本実施例のＬＤＤ構
造の薄膜トランジスタで、絶縁性基板１上に形成され
た、ポリシリコンよりなる半導体層２と、該半導体層２
上にゲート絶縁膜３を介して形成されたゲート電極４
と、該半導体層２のゲート電極４と対向する部分に形成
されたチャネル領域６と、該半導体層２内に該チャネル
領域６の両側にソース，ドレイン領域８ａ，８ｂとして
形成された高濃度不純物領域と、該半導体層２内に、該
チャネル領域６と該ソース，ドレイン領域８ａ，８ｂと
の間に位置するよう形成された低濃度不純物領域９ａ，
９ｂとを備えている。

【００４８】そして、この実施例では、上記半導体層２
のチャネル領域６及び低濃度不純物領域９ａ，９ｂを含
む領域は、その幅、つまりその動作電流が流れる方向と
垂直な方向の寸法を多結晶シリコンの結晶粒径の１／２
以下としている。なお、チャネル領域６及び低濃度不純
物領域９ａ，９ｂの長さは、結晶粒径以上となってい
る。

【００４９】ここで、上記半導体層２及び基板１上に
は、ゲート絶縁膜３及び層間絶縁膜１０が順次連続して
形成されており、これらの絶縁膜を貫通してソース領域
８ａ，及びドレイン領域８ｂに達するコンタクトホール
１１ａ，１１ｂが形成されている。このコンタクトホー
ル１１ａ，１１ｂには、それぞれ電極１２ａ，１２ｂが
形成されており、上記ゲー卜電極４はチャネル領域６直
上のゲート絶縁膜３上に配置されている。

【００５０】次に製造方法について説明する。図６及び
図７は本実施例の薄膜トランジスタの製造方法を工程順
に説明するための模式断面図である。

【００５１】まず、絶縁基板上１にポリシリコンからな
る半導体層２を形成する（図６（ａ））。この絶縁基板
１には、例えば石英等の絶縁性基板、もしくは、ＳｉＯ
₂，Ｓｉ₃Ｎ₄等の絶縁膜で覆われたＳｉ基板を用いる。
また、半導体層２は、原科ガスとしては、例えばＳｉ₂
Ｈ₆（ジシラン）にＮ₂あるいはＨｅを加えたものを用
い、４５０〜４７５℃、２５〜５０Ｐａの条件で減圧Ｃ
ＶＤ法により厚さ１０００〜１２００オングストローム
の非晶質シリコンを堆積した後、熱処理して多結晶化さ
せたものである。この熱処理は、６００℃、Ｎ₂雰囲気
の熱処理炉の中で１２〜２４時間アニールすることによ
り行う。以上の方法により結晶粒径が２〜３μｍの大粒
径多結晶シリコンを得ることができる。

【００５２】続いて、通常のフォトリソグラフィの技術
を用いて、この多結晶化した半導体層２をチャネル領域
及び低濃度不純物領域を含んだ領域の幅が結晶粒径の１
／２以下に、即ち、１μｍ以下となるよう島状にパター
ニングする（図６（ｂ））。多結晶シリコンの結晶粒径
については以下のような方法により制御することができ
る。例えば非晶質シリコンの堆積後にシリコンイオン注
入を行い、その後アニールを行う方法において、シリコ
ンイオン注入量を制御することにより、結晶粒径を０．
１６〜２．５μｍに制御することができる（JAPAN DISP
LAY’92 455-458）。また、多晶質シリコンの原科ガス
にＳｉＨ₄を用いた場合には、サブミクロン程度の結晶
粒径を得ることができる（SID 90 DIGEST 311-314）。

【００５３】なお、非晶質シリコンの形成には、上述し
た減圧ＣＶＤ法の他、プラズマＣＶＤやスパッタリング
法を使用してもよい。また、非晶質シリコンの多結晶化
にはレーザーアニール法を用いてもよい。

【００５４】次に、基板１及び半導体層２全面に、ＣＶ
Ｄ法によりゲート絶縁膜３を約８００オングストローム
の厚さに形成する（図６（ｃ））。

【００５５】次いで、上記半導体層２上のゲート酸化膜
３上に、リンをドープしたポリシリコンを、約４０００
オングストロームの厚さに形成し、続いて、このポリシ
リコン層をパターニングしてゲート電極４を、該半導体
層２の、チャネルとなるべき領域の直上に形成する。そ
して、該ゲート電極４をマスクとして半導体層２にＰ⁺
イオンを注入することにより、低濃度不純物領域５を形
成する。これにより上記半導体層２の、ゲート電極４直
下の部分はチャネル領域６となる。なお、このときのイ
オン注入のドーズ量は５×１０¹³ｃｍ^-2以下（５×１０
¹⁸ｃｍ^-3以下）とする（図６（ｄ））。なお、オフセッ
ト構造のＴＦＴの場合は、このイオン注入が不要とな
る。

【００５６】次に、レジスト膜７をゲート電極４及びそ
の近傍部分を覆うよう形成した後、該レジスト膜７をマ
スクとして、全面にＰ⁺イオンを注入して、ソース領域
８ａ、ドレイン領域８ｂを形成する。このとき、半導体
層２の、レジスト膜７下方のチャネル領域６を除く部分
には、低濃度不純物領域９ａ，９ｂが形成される。な
お、このときのイオン注入のドーズ量は３×１０¹⁵ｃｍ
^-2（４×１０²⁰ｃｍ^-3）とする（図７（ａ））。

【００５７】次いで、レジスト膜７を除去した後、基板
全面に層間絶縁膜１０を形成し、その後、９５０℃で３
０分間の熱処理を施すことにより、不純物を活性化する
（図７（ｂ））。

【００５８】その後、ソース領域８ａ、ドレイン領域８
ｂに達するように層間絶縁膜１０、ゲート絶縁膜３を選
択的に除去することにより、コンタクトホール１１ａ，
１１ｂを形成し、このコンタクトホール１１ａ，１１ｂ
にアルミニウム等の導電材料を一部充填して電極１２
ａ，１２ｂを形成して、薄膜トランジスタ１００を完成
する（図７（ｃ））。

【００５９】このように本実施例では、半導体層２の低
濃度不純物領域９ａ，９ｂ及びチャネル領域６を含む領
域の幅を結晶粒径の１／２以下、即ち、１μｍ以下とし
ているので、チャネル領域及び低濃度不純物領域でのオ
フ電流の構成要素Ｂ、つまり、結晶粒界に沿って流れる
オフ電流を完全に除去できる。これによりオフ電流値を
低減できるとともに、確率的に起こるオフ電流の増大も
完全に除去でき、オン／オフ電流比の向上及びそのばら
つきの抑制を図ることができる。

【００６０】この結果、例えば、ＴＦＴが液晶表示装置
に組み込まれた場合には、絵素電極へ電荷を短時間で充
電することができ、また、充電された電荷を１フレーム
の間十分に保持することができると共に、各絵素ＴＦＴ
の電気的特性のばらつきを抑えることによって、表示む
らや点欠陥絵素のない表示品位、表示品質の良好な液晶
表示装置を得ることができる。

【００６１】（実施例２）図８は本発明の第２の実施例
による薄膜トランジスタを説明するための図であり、図
８（ａ）は該薄膜トランジスタを構成する半導体層の形
状を示す平面図、図８（ｂ）は完成した薄膜トランジス
タを示す平面図である。

【００６２】図において、１０２は本実施例のＬＤＤ構
造の薄膜トランジスタで、これは、通常のフォトリソグ
ラフィの技術を用いて、多結晶化した半導体層の低濃度
不純物領域９ａ，９ｂを含む領域の幅を結晶粒界よりも
狭く、即ち、１μｍ以下としたもので、チャネル領域６
については、その幅を狭くしていない。つまり、上記第
１の実施例の薄膜トランジスタとは、チャネル領域６の
幅を狭くしていない点のみ異なっている。

【００６３】このような構成の第２の実施例では、半導
体層２の低濃度不純物領域９ａ，９ｂを含む領域の幅を
結晶粒界よりも狭い寸法（１μｍ）以下としているた
め、低濃度不純物領域での、結晶粒界に沿って流れるオ
フ電流を完全に除去することができ、オフ電流値の低減
及びばらつきを飛躍的に向上することが可能となる。ま
た、チャネル領域の幅を狭くしていないため、オン電流
が低濃度不純物領域の抵抗値で制限されないバイアス状
態、いわゆるサブスレッシュ領域でのオン電流の立ち上
がりを急峻にでき、スイッチング動作を高速化できる利
点がある。

【００６４】（実施例３）図９は本発明の第３の実施例
による薄膜トランジスタを説明するための図であり、図
９（ａ）は該薄膜トランジスタを構成する半導体層の形
状を示す平面図、図９（ｂ）は完成した薄膜トランジス
タを示す平面図である。

【００６５】図において、１０３は本実施例のＬＤＤ構
造の薄膜トランジスタで、これは、通常のフォトリソグ
ラフィの技術を用いて、多結晶化した半導体層のチャネ
ル領域６を含む領域の幅を結晶粒界よりも狭く、即ち、
１μｍ以下としたもので、低濃度不純物領域９ａ，９ｂ
については、その幅を狭くしていない。つまり、上記第
１の実施例の薄膜トランジスタとは、低濃度不純物領域
の幅を狭くしていない点のみ異なっている。

【００６６】このような構成の本実施例では、半導体層
２のチャネル領域６を含む領域の幅を結晶粒界よりも狭
く、即ち、１μｍ以下としているので、チャネル領域内
をソース領域からドレイン領域までつながった形で結晶
粒界が形成されることがないため、オフ電流の急増を低
減することができる。また低濃度不純物領域９ａ，９ｂ
の幅を狭くしていないので、該低濃度不純物領域の抵抗
値が低く、大きなオン電流を得ることが可能となり、オ
ン／オフ電流比をさらに向上することが可能である。

【００６７】（実施例４）図１０は本発明の第４の実施
例による薄膜トランジスタを説明するための図であり、
図１０（ａ）は該薄膜トランジスタの断面構造を模式的
に示す図、図１０（ｂ）はその平面図、図１０（ｃ）は
チャネル領域及びソース，ドレイン領域の平面形状を示
す図である。

【００６８】図において、１０４は本実施例の薄膜トラ
ンジスタで、絶縁性基板１上に形成された、ポリシリコ
ンよりなる半導体層２と、該半導体層２上にゲート絶縁
膜３を介して形成されたゲート電極４と、該半導体層２
のゲート電極４と対向する部分に形成されたチャネル領
域６と、該半導体層２内に該チャネル領域６の両側にソ
ース，ドレイン領域８ａ，８ｂとして形成された高濃度
不純物領域とを備えている。

【００６９】そして、この実施例では、上記半導体層２
のチャネル領域６を含む領域は、その幅、つまりその動
作電流が流れる方向と垂直な方向の寸法を結晶粒径の１
／２以下としている。なお、上記半導体層２の、幅が狭
くなっている部分の長さは、結晶粒径以上となってい
る。

【００７０】この実施例の薄膜トランジスタ１０４は、
上記第１の実施例の薄膜トランジスタとは、低濃度不純
物領域を有していない点のみ異なっており、このような
構成の本実施例の薄膜トランジスタにおいても、上記第
１の実施例と同様、オフ電流の低減及びそのばらつきの
抑制を図ることができる効果がある。

【００７１】（実施例５）図１１は本発明の第５の実施
例による薄膜トランジスタを説明するための図であり、
図１１（ａ）は該薄膜トランジスタの断面構造を模式的
に示す図、図１１（ｂ）はその平面図、図１１（ｃ）は
チャネル領域及びソース，ドレイン領域の平面形状を示
す図である。

【００７２】図において、１０５は本実施例のＬＤＤ構
造の薄膜トランジスタで、絶縁性基板１上に形成され
た、ポリシリコンよりなる半導体層２と、該半導体層２
上にゲート絶縁膜３を介して形成されたゲート電極４
と、該半導体層２のゲート電極４と対向する部分に形成
された複数のチャネル領域６と、該半導体層２内に該各
チャネル領域６の両側にソース，ドレイン領域８ａ，８
ｂとして形成された高濃度不純物領域と、該半導体層２
内に、該各チャネル領域６と該ソース，ドレイン領域８
ａ，８ｂとの間に位置するよう形成された複数の低濃度
不純物領域９ａ，９ｂとを備えている。

【００７３】本実施例の薄膜トランジスタ１０５は、ソ
ース，ドレイン領域８ａ，８ｂ間をつなぐ電流経路を複
数有しており、各電流経路は、チャネル領域６とその両
側の低濃度不純物領域９ａ，９ｂとを含んでおり、その
幅、つまりその動作電流が流れる方向と垂直な方向の寸
法は、結晶粒径の１／２以下となっている。なお、この
実施例では、ソース，ドレイン領域間の電流経路が複数
あるため、ソース，ドレイン領域は、第１実施例のもの
と比べて幅が広くなっており、ソース，ドレイン領域８
ａ，８ｂ上にはそれぞれ２つのコンタクトホールが形成
されている。その他の構成は、上記第１の実施例による
薄膜トランジスタと同一である。

【００７４】このような構成の本実施例では、上記第１
の実施例の効果に加えて、チャネル領域及び低濃度不純
物領域を含む電流経路を、ソース，ドレイン領域間に複
数本並列に設けているため、個々の電流経路の幅を狭く
したことによるオン電流の低減を回避することができる
効果がある。

【００７５】なお、上記第２，第３，及び第５の実施例
では、ＴＦＴとしてＬＤＤ構造のものを挙げているが、
ＴＦＴとしては、上記ＬＤＤ構造のＴＦＴの、低濃度不
純物領域となっている部分を、不純物を導入しない領域
としたオフセット構造のものでもよい。

【００７６】このオフセット構造のＴＦＴは、不純物を
導入しない領域の抵抗値が高くなるので、高耐圧用のＴ
ＦＴとして使用できる。

【００７７】

【発明の効果】以上のようにこの発明（請求項１）によ
れば、薄膜トランジスタを構成する半導体層のチャネル
領域を、該半導体層を構成する多結晶シリコンの結晶粒
界に沿って、該チャネル領域両側の高濃度不純物領域の
一方からその他方に至る電流経路が存在しない構造とし
たので、該チャネル領域ではオフ電流が結晶粒界に沿っ
て流れることはなくなり、オフ電流値の低減及び確率的
に生ずるオフ電流の増大の排除によりオン／オフ電流比
の向上及びそのばらつきの抑制を図ることができる効果
がある。

【００７８】この発明（請求項２）によれば、薄膜トラ
ンジスタを構成する半導体層のチャネル領域を、その動
作電流が流れる方向と垂直な方向の寸法が、該半導体層
を構成する多結晶シリコンの平均の結晶粒径の１／２よ
りも狭い構造としたので、チャネル領域内をソース領域
からドレイン領域までつながった形で結晶粒界が形成さ
れることがなくなり、これにより上記のようにオン／オ
フ電流比の向上及びそのばらつきの抑制を図ることがで
きる効果がある。

【００７９】この発明（請求項３）によれば、ＬＤＤ構
造の薄膜トランジスタを構成する半導体層のチャネル領
域及び低濃度不純物領域の両方、あるいはこれらのいず
れか一方を、該半導体層を構成する多結晶シリコンの結
晶粒界に沿って該両高濃度不純物領域の一方側端からそ
の他方側端に至る電流経路が存在しない構造としたの
で、チャネル領域あるいは低濃度不純物領域での、結晶
粒界に沿って流れるオフ電流を完全に除去でき、これに
よってオン／オフ電流比を向上し、しかもオン／オフ電
流比のばらつきを抑制することができる効果がある。

【００８０】この発明（請求項４）によれば、ＬＤＤ構
造の薄膜トランジスタを構成する半導体層のチャネル領
域及び低濃度不純物領域の両方、あるいはこれらのいず
れか一方を、その動作電流が流れる方向と垂直な方向の
寸法が、該半導体層を構成する多結晶シリコンの平均の
結晶粒径の１／２よりも狭い構造としたので、上記のよ
うにオン／オフ電流比を向上し、しかもオン／オフ電流
比のばらつきを抑制することができる効果がある。

【００８１】例えば、半導体層の低濃度不純物領域及び
チャネル領域を含んだ領域の幅を結晶粒径よりも狭くす
ることにより、これらの領域での結晶粒界に沿って流れ
るオフ電流を完全に除去でき、これによりオン／オフ電
流比の向上及びばらつき抑制を図ることができる。

【００８２】また、半導体層の低濃度不純物領域を含ん
だ領域の幅を結晶粒界よりも狭くすることにより、低濃
度不純物領域での結晶粒界に沿って流れるオフ電流の排
除により、オフ電流値の低減及びばらつきを飛躍的に向
上できるとともに、チャネル領域の幅を狭くしていない
ことから、オン電流が低濃度不純物領域の抵抗値で制限
されない領域即ち、いわゆるサブスレッシュ領域でのオ
ン電流の立ち上がりを急峻にでき、スイッチング動作を
高速化できる利点がある。

【００８３】また、半導体層のチャネル領域を含んだ領
域の幅を結晶粒界よりも狭くすることによりチャネル領
域を縦断する様に結晶粒界が形成されることがなくな
り、その結果、確率的に起こるオフ電流の急増を低減す
ることができる。加えて、低濃度不純物領域の幅を狭く
していないことから、低濃度不純物領域の抵抗値が低
く、大きなオン電流を得ることが可能となり、オン／オ
フ電流比もさらに向上させることが可能である。

【００８４】また、この発明（請求項５，６）によれ
ば、上記薄膜トランジスタにおいて、前記チャネル領域
あるいは低濃度不純物領域が、並列して複数設けられて
いるので、個々のチャネル領域あるいは低濃度不純物領
域の幅を狭くしたことによるオン電流の低減を回避する
ことができる。

【００８５】この結果、本発明のＴＦＴを液晶表示装置
に組み込んだ場合には、絵素電極へ電荷を短時間で充電
することができ、また、充電された電荷を１フレームの
間十分に保持することができると共に、各絵素ＴＦＴの
電気的特性のばらつきを抑えることによって、表示むら
や点欠陥絵素のない表示品位、表示品質の良好な液晶表
示装置を実現することが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例による薄膜トランジスタ
を説明するための図であり、図１（ａ）は該薄膜トラン
ジスタの断面構造を模式的に示す図、図１（ｂ）はその
平面図、図１（ｃ）はチャネル領域及びソース，ドレイ
ン領域の平面形状を示す図である。

【図２】オフ電流のチャネル幅依存性を示す図である。

【図３】オフ電流の発生機構を説明するための図であ
る。

【図４】チャネル幅とリーク電流経路の関係を示す図で
ある。

【図５】オン電流のチャネル幅依存性を示す図である。

【図６】上記第１実施例の薄膜トランジスタの製造方法
を工程順に説明するための模式断面図である。

【図７】上記第１実施例の薄膜トランジスタの製造方法
を工程順に説明するための模式断面図である。

【図８】本発明の第２の実施例による薄膜トランジスタ
を説明するための図であり、図８（ａ）は該薄膜トラン
ジスタのチャネル領域及びソース，ドレイン領域の平面
形状を示す図、図８（ｂ）は該薄膜トランジスタの構造
を模式的に示す平面図である。

【図９】本発明の第３の実施例による薄膜トランジスタ
を説明するための図であり、図９（ａ）は該薄膜トラン
ジスタのチャネル領域及びソース，ドレイン領域の平面
形状を示す図、図９（ｂ）は該薄膜トランジスタの構造
を模式的に示す平面図である。

【図１０】本発明の第４の実施例による薄膜トランジス
タを説明するための図であり、図１０（ａ）は該薄膜ト
ランジスタの断面構造を模式的に示す図、図１０（ｂ）
はその平面図、図１０（ｃ）はチャネル領域及びソー
ス，ドレイン領域の平面形状を示す図である。

【図１１】本発明の第５の実施例による薄膜トランジス
タを説明するための図であり、図１１（ａ）は該薄膜ト
ランジスタの断面構造を模式的に示す図、図１１（ｂ）
はその平面図、図１１（ｃ）はチャネル領域及びソー
ス，ドレイン領域の平面形状を示す図である。

【符号の説明】

１絶縁性基板２半導体層３ゲート絶縁膜４ゲート電極６チャネル領域８ａソース領域８ｂドレイン領域９ａ，９ｂ低濃度不純物領域１０層間絶縁膜１１ａ，１１ｂコンタクトボール１２ａ，１２ｂ電極１０１，１０２，１０３，１０４，１０５薄膜トラン
ジスタ

Claims

【特許請求の範囲】

【請求項１】絶縁性基板上に形成された半導体層と、該絶縁性基板上に該半導体層と絶縁膜を介して対向して
位置するよう形成されたゲート電極と、該半導体層のゲート電極と対向する部分に形成されたチ
ャネル領域と、該半導体層内に該チャネル領域の両側に位置するよう形
成された高濃度不純物領域とを備え、該半導体層は、そのチャネル領域を、該半導体層を構成
する多結晶シリコンの結晶粒界に沿って該両高濃度不純
物領域の一方からその他方に至る電流経路が存在しない
構造としたものである薄膜トランジスタ。
【請求項２】絶縁性基板上に形成された半導体層と、該絶縁性基板上に該半導体層と絶縁膜を介して対向して
位置するよう形成されたゲート電極と、該半導体層のゲート電極と対向する部分に形成されたチ
ャネル領域と、該半導体層内に該チャネル領域と隣接して位置するよう
形成された高濃度不純物領域とを備え、該半導体層のチャネル領域となっている部分は、その動
作電流が流れる方向と垂直な方向の寸法が、該半導体層
を構成する多結晶シリコンの平均の結晶粒径の１／２よ
りも狭くなっている薄膜トランジスタ。
【請求項３】絶縁性基板上に形成された半導体層と、該絶縁性基板上に該半導体層と絶縁膜を介して対向して
位置するよう形成されたゲート電極と、該半導体層のゲート電極と対向する部分に形成されたチ
ャネル領域と、該半導体層内に該チャネル領域の両側に位置するよう形
成された高濃度不純物領域と、該半導体層内に、該チャネル領域と該両高濃度不純物領
域の少なくとも一方との間に位置するよう形成された低
濃度不純物領域とを備え、該半導体層は、そのチャネル領域と低濃度不純物領域の
両方、あるいはそのチャネル領域と低濃度不純物領域の
いずれか一方を、該半導体層を構成する多結晶シリコン
の結晶粒界に沿って該両高濃度不純物領域の一方側端か
らその他方側端に至る電流経路が存在しない構造とした
ものである薄膜トランジスタ。
【請求項４】絶縁性基板上に形成された半導体層と、該絶縁性基板上に該半導体層と絶縁膜を介して対向して
位置するよう形成されたゲート電極と、該半導体層のゲート電極と対向する部分に形成されたチ
ャネル領域と、該半導体層内に該チャネル領域の両側に位置するよう形
成された高濃度不純物領域と、該半導体層内に、該チャネル領域と該両高濃度不純物領
域の少なくとも一方との間に位置するよう形成された低
濃度不純物領域とを備え、該半導体層における、該チャネル領域と低濃度不純物領
域の両方、あるいは該チャネル領域と低濃度不純物領域
のいずれか一方は、その動作電流が流れる方向と垂直な
方向の寸法が、該半導体層を構成する多結晶シリコンの
平均の結晶粒径の１／２よりも狭くなっている薄膜トラ
ンジスタ。
【請求項５】請求項１又は２記載の薄膜トランジスタ
において、前記チャネル領域は、並列して複数設けられている薄膜
トランジスタ。
【請求項６】請求項３又は４記載の薄膜トランジスタ
において、前記チャネル領域と低濃度不純物領域の両方、あるいは
前記チャネル領域と低濃度不純物領域のいずれか一方
は、並列して複数設けられている薄膜トランジスタ。