KR20050041089A

KR20050041089A - 강유전체메모리소자의 캐패시터 및 그 제조 방법

Info

Publication number: KR20050041089A
Application number: KR1020030076003A
Authority: KR
Inventors: 양영호; 오상현; 이계남; 홍석경
Original assignee: 주식회사 하이닉스반도체
Priority date: 2003-10-29
Filing date: 2003-10-29
Publication date: 2005-05-04

Abstract

본 발명은 상부전극을 식각할 때 발생하는 강유전체막의 플라즈마손상을 최소화시키는데 적합한 강유전체메모리소자의 캐패시터 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 강유전체메모리소자의 캐패시터의 제조 방법은 반도체기판 상부에 층간절연막을 형성하는 단계, 상기 층간절연막 상에 하부전극을 형성하는 단계, 상기 하부전극을 포함한 전면에 분리절연막을 형성하는 단계, 상기 하부전극의 표면이 드러날때까지 상기 분리절연막을 평탄화시키는 단계, 상기 하부전극 및 평탄화된 분리절연막 상에 강유전체막과 버퍼막을 적층 형성하는 단계, 상기 버퍼막을 선택적으로 식각하여 상부전극이 형성될 홈을 형성하는 단계, 상기 홈을 포함한 전면에 상부전극을 형성하기 위한 금속막을 형성하는 단계, 및 상기 금속막을 패터닝하여 상부전극을 형성하는 단계를 포함하고, 이로써 본 발명은 상부전극 아래에 버퍼막을 도입하여 강유전체메모리소자의 캐패시터 제조를 위한 식각공정중에 발생하는 강유전체막의 플라즈마손상을 방지할 수 있는 효과가 있다.

Description

강유전체메모리소자의 캐패시터 및 그 제조 방법{CAPACITOR FOR FERAM AND METHOD FOR FABRICATION OF THE SAME}

본 발명은 반도체 제조 기술에 관한 것으로, 특히 강유전체 메모리 소자의 캐패시터 제조 방법에 관한 것이다.

일반적으로, 반도체 메모리 소자에서 강유전체(Ferroelectric) 박막을 강유전체 캐패시터에 사용함으로써 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. 이러한 강유전체 박막을 이용하는 강유전체 메모리 소자(Ferroelectric Random Access Memory; 이하 'FeRAM'이라 약칭함) 소자는 비휘발성 메모리 소자(Nonvolatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.

강유전체메모리소자 중에서 MFM(Metal-Ferroelectric-Metal) 캐패시터는 하부전극과 상부전극으로 백금(Pt), 이리듐(Ir), 루테늄(Ru), 이리듐산화막(IrO₂), 루테늄산화막(RuO₂), 백금합금(Pt-alloy) 등의 귀금속(Noble metal)을 이용한다.

도 1a 내지 도 1c는 종래 기술에 따른 MFM 캐패시터를 구비한 강유전체메모리소자의 제조 방법을 도시한 공정 단면도이다.

도 1a에 도시된 바와 같이, 반도체기판(11)에 활성영역을 정의하는 소자분리막(12)을 형성하고, 반도체기판(11) 상부에 게이트산화막(13)과 워드라인(14)을 형성한다. 다음으로, 워드라인(14) 양측의 반도체 기판(11)에 이온주입을 진행하여 트랜지스터의 소스/드레인영역(15)을 형성한다.

다음으로, 워드라인(14)을 포함한 반도체 기판(11) 상부에 제1층간절연막(16)을 형성한 후, 제1층간절연막(16)을 관통하여 소스/드레인영역(15)의 일부에 연결되는 비트라인콘택(17)과 비트라인콘택(17)에 연결되는 비트라인(18)을 형성한다.

이어서, 비트라인(18)을 포함한 전면에 제2층간절연막(19)을 형성한 후, 제2층간절연막(19)과 제1층간절연막(16)을 동시에 관통하여 반도체 기판(11)의 나머지 소스/드레인영역(15)에 연결되는 스토리지노드콘택(20)을 형성한다.

그리고 나서, 스토리지노드콘택(20) 상에 접착층(21)을 형성한 후, 스토리지노드콘택(20) 오픈을 위한 접착층(21) 식각 공정을 진행한다.

다음으로, 오픈된 스토리지노드콘택(20)을 포함한 전면에 하부전극을 이룰 금속막을 증착한 후 식각을 통해 하부전극(22)을 형성한 후, 하부전극(22)을 포함한 전면에 하부전극간 분리(Isolation)를 위한 제3층간절연막(23)을 형성한다.

다음으로, 하부전극(22)의 표면이 드러날때까지 화학적기계적연마 또는 에치백을 이용하여 제3층간절연막(23)을 평탄화시킨다.

도 1b에 도시된 바와 같이, 평탄화된 제3층간절연막(23) 및 하부전극(22) 상에 강유전체막(24)을 형성한 후, 강유전체막(24) 상에 상부전극을 이룰 금속막(25)을 형성한다.

도 1c에 도시된 바와 같이, 상부전극(25a)을 형성하기 위해 마스크공정과 플라즈마식각 공정을 진행하여 상부전극(25a)을 형성하고, 이때 발생한 플라즈마손상을 제거하기 위하여 추가적으로 산소(O₂) 열처리를 실시한다.

종래기술은 캐패시터를 형성하는 공정, 특히 상부전극을 형성하기 위한 플라즈마식각동안 강유전체막(24)의 손상이 발생하게 된다. 따라서 후속 공정중에 열처리를 실시하여 강유전체막(24)에 대한 회복공정을 실시하고 있지만, 완전한 회복 공정이 어렵게 된다. 특히, 캐패시터의 에지패턴부분(X)에서 열화가 심각하다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 상부전극을 식각할 때 발생하는 강유전체막의 플라즈마손상을 최소화시키는데 적합한 강유전체메모리소자의 캐패시터 및 그 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 강유전체 메모리 소자는 반도체 기판, 상기 반도체 기판 상부의 다층 층간절연막, 상기 다층 층간절연막을 관통하여 상기 반도체 기판에 연결되는 스토리지노드콘택, 상기 스토리지노드콘택에 연결되는 상기 다층 층간절연막 상의 하부전극, 상기 하부전극 표면을 노출시키면서 상기 하부전극을 에워싸는 상기 다층 층간절연막 상의 분리절연막, 상기 하부전극과 상기 분리절연막 상의 강유전체막, 상기 강유전체막의 일부 표면을 노출시킨 홈을 갖는 상기 강유전체막 상의 버퍼막, 및 상기 버퍼막의 홈을 포함한 상기 버퍼막 상에 소정 패턴으로 형성된 상부전극을 포함하는 것을 특징으로 한다.

그리고, 본 발명의 강유전체메모리소자의 캐패시터의 제조 방법은 반도체기판 상부에 층간절연막을 형성하는 단계, 상기 층간절연막 상에 하부전극을 형성하는 단계, 상기 하부전극을 포함한 전면에 분리절연막을 형성하는 단계, 상기 하부전극의 표면이 드러날때까지 상기 분리절연막을 평탄화시키는 단계, 상기 하부전극 및 평탄화된 분리절연막 상에 강유전체막과 버퍼막을 적층 형성하는 단계, 상기 버퍼막을 선택적으로 식각하여 상부전극이 형성될 홈을 형성하는 단계, 상기 홈을 포함한 전면에 상부전극을 형성하기 위한 금속막을 형성하는 단계, 및 상기 금속막을 패터닝하여 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 버퍼막은 상기 버퍼막을 습식식각하는 것을 특징으로 하고, 상기 홈을 형성하기 위해 상기 버퍼막은 불산과 증류수의 혼합액, BOE와 증류수의 혼합액 또는 황산과 과수의 혼합액을 이용하여 습식식각하는 것을 특징으로 하며, 상기 버퍼막은 Ti, TiO, TiN, SiO₂, Al₂O₃, HfO₂또는 질화막으로 형성하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2는 본 발명의 실시예에 따른 강유전체메모리소자의 구조를 도시한 도면이다.

도 2에 도시된 바와 같이, 필드산화막(32)과 트랜지스터의 소스/드레인영역(35)이 형성된 반도체 기판(31) 상부에 제1층간절연막(36)이 형성되고, 제1층간절연막(36)을 관통하여 일부 소스/드레인영역(35)에 연결되는 비트라인콘택(37)과 비트라인(38)이 형성된다.

그리고, 비트라인(38)을 포함한 전면에 제2층간절연막(39)이 형성되고, 제2층간절연막(39)과 제1층간절연막(36)을 동시에 관통하여 나머지 소스/드레인영역(35)에 연결되는 스토리지노드콘택(40)이 형성된다.

그리고, 스토리지노드콘택(40)에 연결되는 하부전극(42)이 제2층간절연막(39) 상부에 형성되는데, 여기서, 하부전극(42)과 제2층간절연막(39)간 접착성 향상을 위해 하부전극(42) 아래에 접착층(41)이 삽입된다.

그리고, 하부전극(42) 표면을 노출시키면서 하부전극(42)을 에워싸는 분리절연막(43)이 형성되고, 하부전극(42)과 분리절연막(43) 상부에 셀영역을 덮는 강유전체막(44)이 형성된다.

그리고, 강유전체막(44) 상에 강유전체막(44)의 일부 표면을 노출시킨 홈-상부전극이 형성될 영역-을 갖는 버퍼막(45)이 형성되고, 버퍼막(45)의 홈을 통해 강유전체막(44) 상에 소정 패턴으로 패터닝된 상부전극(48a)이 형성된다.

도 2에서, 제조방법에서 자세히 설명하겠지만, 버퍼막(45)은 상부전극(48a) 패터닝시에 강유전체막(44)이 플라즈마손상받는 것을 방지하기 위해 도입한 것으로, SiO₂, Al₂O₃, HfO₂또는 질화막으로 형성하고, 그 두께는 10Å∼1000Å이 적당하다.

도 3a 내지 도 3d는 본 발명의 실시예에 따른 강유전체메모리소자의 캐패시터 제조 방법을 도시한 공정 단면도이다.

도 3a에 도시된 바와 같이, 반도체기판(31)에 활성영역을 정의하는 소자분리막(32)을 형성하고, 반도체기판(31) 상부에 게이트산화막(33)과 워드라인(34)을 형성한다. 다음으로, 워드라인(34) 양측의 반도체 기판(31)에 이온주입을 진행하여 트랜지스터의 소스/드레인영역(35)을 형성한다.

다음으로, 워드라인(34)을 포함한 반도체 기판(31) 상부에 제1층간절연막(36)을 형성한 후, 제1층간절연막(36)을 관통하여 소스/드레인영역(35)의 일부에 연결되는 비트라인콘택(37)과 비트라인콘택(37)에 연결되는 비트라인(38)을 형성한다.

이어서, 비트라인(38)을 포함한 전면에 제2층간절연막(39)을 형성한 후, 제2층간절연막(39)과 제1층간절연막(36)을 동시에 관통하여 반도체 기판(31)의 나머지 소스/드레인영역(35)에 연결되는 스토리지노드콘택(40)을 형성한다. 여기서, 스토리지노드콘택(40)은 잘 알려진 바와 같이, 폴리실리콘플러그와 배리어메탈의 적층 구조일 수 있고, 또한 텅스텐플러그와 배리어메탈의 적층구조일 수 있으며, 이때 배리어메탈은 TiN/Ti 적층막을 이용할 수 있다.

그리고 나서, 스토리지노드콘택(40) 상에 접착층(41)을 50Å∼100Å 두께로 형성한 후, 스토리지노드콘택(40) 오픈을 위한 접착층(41) 식각 공정을 진행한다. 여기서, 접착층(41)은 Al₂O₃ 또는 TiO₂를 이용한다.

다음으로, 오픈된 스토리지노드콘택(40)을 포함한 전면에 하부전극을 이룰 금속막을 증착한 후 식각을 통해 하부전극(42)을 형성한다. 여기서, 하부전극(42)은 백금(Pt), 이리듐(Ir), 루테늄(Ru)과 같은 귀금속막을 이용하거나, 이들 귀금속막의 산화막, 예를 들면 이리듐산화막(IrO₂), 루테늄산화막(RuO₂)을 이용하며, 귀금속막과 귀금속산화막의 적층막을 이용할 수도 있다.

다음으로, 하부전극(42)을 포함한 전면에 하부전극간 분리(Isolation)를 위한 분리절연막(43)을 형성한 후, 하부전극(42)의 표면이 드러날때까지 화학적기계적연마 또는 에치백을 이용하여 분리절연막(43)을 평탄화시킨다. 여기서, 분리절연막(43)은 HDP(High Density Plasma) 산화막, BPSG, SOG 또는 PSG로 형성하며, 1000Å∼10000Å의 두께로 형성한다.

한편, 분리절연막(43)의 평탄화공정시 하부전극(42) 표면이 손상되는 것을 방지하기 위해 하부전극(42) 패터닝시에 TiN과 같은 하드마스크(Hardmask)를 적용할 수 있으며, 이 하드마스크가 평탄화공정시 하부전극(42) 표면을 보호하는 역할을 하고, 후속 공정을 통해 하드마스크를 제거할 수 있다.

도 3b에 도시된 바와 같이, 평탄화된 분리절연막(43) 및 하부전극(42) 상에 강유전체막(44)을 형성한다. 여기서, 강유전체막(44)으로는 SBT[SrBi₂Ta₂O₉], SBTN[SrBi₂(Ta_1-x, Nb_x)₂O₉], BTO(Bi₄Ti₃O₁₂), BLT[Bi_1-x, La_x)Ti₃O₁₂] 또는 PZT[(Pb, Zr)TiO₃]중에서 선택된 하나이거나 이들의 조합막이며, 강유전체막(44)은 스핀코팅(Spin coating)법 또는 LSMCD(Liquid Source Mixed Chemical Deposition)법을 이용하여 50Å∼3000Å의 두께로 형성된다.

상기한 강유전체막(44) 증착후에는 결정화를 위해 퍼니스(Furnace) 또는 RTP(Rapid Thermal Process) 방법을 이용하여 400℃∼1000℃ 온도의 산소(O₂) 분위기에서 어닐링할 수 있다.

다음으로, 강유전체막(44) 상에 플라즈마손상을 방지하기위한 버퍼막(45)을 증착한다. 여기서, 버퍼막(45)은 후속 상부전극 패터닝시에 강유전체막(44)이 손상되는 것을 방지하기 위해 도입한 것으로, 주로 귀금속막으로 형성한 상부전극과의 접합성이 좋아야 하며, 플라즈마식각 또는 습식식각을 통해 제거하기가 용이해야 한다. 따라서, 버퍼막(45)은 SiO₂, Al₂O₃, HfO₂또는 질화막으로 형성하고, 그 두께는 10Å∼1000Å이 적당하다.

다음으로, 버퍼막(45) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 상부전극이 형성될 부분을 노출시키는 감광막패턴(46)을 형성한다.

이어서, 감광막패턴(46)을 식각마스크로 하여 버퍼막(45)을 식각하여 강유전체막(44) 표면을 노출시키는 홈(47)을 형성한다. 이때, 버퍼막(45)의 식각 공정은 강유전체막(44)에 미치는 플라즈마손상을 방지하기 위해 습식식각을 이용한다.

상기한 버퍼막(45)의 습식식각을 위한 소스로는 버퍼막(45)의 종류에 따라 다르지만 바람직하게는 불산과 증류수의 혼합액(HF:DI), BOE(Buffered Oxide Etchant)와 증류수의 혼합액(NH₄OH:H₂O₂:DI) 또는 황산과 과수의 혼합액(H ₂SO₄:H₂O₂)과 같은 케미컬을 사용한다.

도 3c에 도시된 바와 같이, 감광막패턴(46)을 제거한 후, 전면에 상부전극으로 이용되는 금속막(48)을 증착한 후, 금속막(48) 상에 상부전극을 패터닝하기 위한 마스크층(49)을 형성한다.

여기서, 금속막(48)은 화학기상증착법(CVD), 물리기상증착법(PVD), 원자층증착법(Atomic Layer Deposition; ALD) 및 플라즈마원자층증착법(Plasma Enhanced ALD; PEALD) 중에서 선택된 하나의 증착법을 이용하여 증착되며, 백금(Pt), 이리듐(Ir), 루테늄(Ru), 텅스텐(W), 이리듐산화막, 루테늄산화막, 텅스텐나이트라이드막 또는 티타늄나이트라이드막 중에서 선택된 하나이거나 이들의 복합구조물을 이용한다.

도 3d에 도시된 바와 같이, 마스크층(49)을 식각마스크로 하여 금속막(48)을 식각하여 상부전극(48a)을 형성한다. 이때, 상부전극(48a)을 형성하기 위한 식각 공정은 플라즈마건식식각 공정을 이용한다. 바람직하게는 스퍼터식각(sputter etch), 이온밀링(ion milling) 및 자기정렬콘택식각(Self Aligned Contact; SAC) 방식을 적용한다.

위와 같은 상부전극(48a)을 형성하기 위한 식각공정시 하부의 버퍼막(45)이 식각도중에 발생할 수 있는 강유전체막(44)의 플라즈마손상을 방지한다.

또한, 버퍼막(45)으로 이용된 SiO₂, Al₂O₃ 또는 HfO₂와 같은 절연성 산화물들은 산소분위기의 회복열처리시 분위기중의 산소가 확산하여 스토리지노드콘택(40)을 산화시키는 것을 방지할 수 있다.

한편, 상부전극(48a) 형성후에 버퍼막(45)은 플라즈마손상방지는 물론 산소확산방지라는 부가적인 효과를 갖고 있으나, 필요에 따라서 습식식각을 통해 제거할 수 있다.

도시되지 않았지만, 후속 공정인 금속배선 공정을 위해 상부전극(48a)을 포함한 전면에 접착층 및 층간절연막을 차례로 형성한 후, 비아(via) 및 금속배선 공정을 진행한다. 여기서, 접착층은 층간절연막과 상부전극간 접착성을 좋게 하기 위해 도입한 것이다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 상부전극 아래에 버퍼막을 도입하므로써 강유전체메모리소자의 캐패시터 제조를 위한 식각공정중에 발생하는 강유전체막의 플라즈마손상을 방지할 수 있으며, 더불어 캐패시터의 에지패턴 부근에서 발생되는 플라즈마손상을 최소화할 수 있는 효과가 있다.

또한, 본 발명은 강유전체막의 플라즈마손상을 방지하므로서 MFM 캐패시터의 캐패시턴스와 분극효과를 극대화할 수 있는 효과가 있다.

또한, 본 발명은 버퍼막을 도입하므로써 회복어닐링의 분위기중의 산소가스가 스토리지노드콘택으로 확산하는 것을 방지하여 캐패시터의 전기적특성을 향상시킬 수 있는 효과가 있다.

도 1a 내지 도 1c는 종래 기술에 따른 MFM 캐패시터를 구비한 강유전체메모리소자의 제조 방법을 도시한 공정 단면도,

도 2는 본 발명의 실시예에 따른 강유전체메모리소자의 구조를 도시한 도면,

도 3a 내지 도 3d는 본 발명의 실시예에 따른 MFM 캐패시터를 구비한 강유전체메모리소자의 제조 방법을 도시한 공정 단면도.

* 도면의 주요 부분에 대한 부호의 설명

31 : 반도체 기판 32 : 필드산화막

33 : 게이트산화막 34 : 워드라인

35 : 소스/드레인영역 36 : 제1층간절연막

37 : 비트라인콘택 38 : 비트라인

39 : 제2층간절연막 40 : 스토리지노드콘택

41 : 접착층 42 : 하부전극

43 : 제3층간절연막 44 : 강유전체막

45 : 버퍼막 48a : 상부전극

Claims

반도체기판 상부에 층간절연막을 형성하는 단계;

상기 층간절연막 상에 하부전극을 형성하는 단계;

상기 하부전극을 포함한 전면에 분리절연막을 형성하는 단계;

상기 하부전극의 표면이 드러날때까지 상기 분리절연막을 평탄화시키는 단계;

상기 하부전극 및 평탄화된 분리절연막 상에 강유전체막과 버퍼막을 적층 형성하는 단계;

상기 버퍼막을 선택적으로 식각하여 상부전극이 형성될 홈을 형성하는 단계;

상기 홈을 포함한 전면에 상부전극을 형성하기 위한 금속막을 형성하는 단계; 및

상기 금속막을 패터닝하여 상부전극을 형성하는 단계

를 포함하는 강유전체 메모리소자의 캐패시터 제조 방법.
제1항에 있어서,

상기 상부전극이 형성될 홈을 형성하는 단계는,

상기 버퍼막을 습식식각하는 것을 특징으로 하는 강유전체메모리소자의 캐패시터 제조 방법.
제2항에 있어서,

상기 버퍼막은,

불산과 증류수의 혼합액, BOE와 증류수의 혼합액 또는 황산과 과수의 혼합액을 이용하여 습식식각하는 것을 특징으로 하는 강유전체메모리소자의 캐패시터 제조 방법.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 버퍼막은

SiO₂, Al₂O₃, HfO₂또는 질화막으로 형성하는 것을 특징으로 하는 강유전체메모리소자의 캐패시터 제조 방법.
제4항에 있어서,

상기 버퍼막은 10Å∼1000Å 두께로 형성하는 것을 특징으로 하는 강유전체메모리소자의 캐패시터 제조 방법.
반도체 기판;

상기 반도체 기판 상부의 다층 층간절연막;

상기 다층 층간절연막을 관통하여 상기 반도체 기판에 연결되는 스토리지노드콘택;

상기 스토리지노드콘택에 연결되는 상기 다층 층간절연막 상의 하부전극;

상기 하부전극 표면을 노출시키면서 상기 하부전극을 에워싸는 상기 다층 층간절연막 상의 분리절연막;

상기 하부전극을 포함한 상기 분리절연막을 덮는 강유전체막;

상기 강유전체막의 일부 표면을 노출시킨 홈을 갖는 상기 강유전체막 상의 버퍼막; 및

상기 버퍼막의 홈을 포함한 상기 버퍼막 상에 소정 패턴으로 형성된 상부전극

을 포함하는 강유전체메모리소자의 캐패시터.
제6항에 있어서,

상기 버퍼막은,

SiO₂, Al₂O₃, HfO₂또는 질화막을 포함하는 것을 특징으로 하는 강유전체메모리소자의 캐패시터.
제6항에 있어서,

상기 버퍼막은,

10Å∼1000Å 두께인 것을 특징으로 하는 강유전체메모리소자의 캐패시터.