KR20020017425A - 플래쉬 이이피롬 셀 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 부유 게이트의 접합을 용이하게 하고 접합 면적을 증가시키도록 한 플래쉬 이이피롬 셀 및 그의 제조방법에 관한 것으로서, 실리콘 기판상의 일정영역에 터널링 산화막을 개재하여 일정한 간격을 갖고 형성되는 복수개의 제 1 부유 게이트와, 상기 제 1 부유 게이트의 양측면에 형성되는 절연막 측벽과, 상기 실리콘 기판의 표면에 형성되는 BN+영역 및 열산화막과, 상기 제 1 부유 게이트의 표면이 소정부분 노출되도록 콘택홀을 갖고 형성되는 HLD막과, 상기 HLD막의 측면에 형성되는 폴리 실리콘 측벽과, 상기 제 1 부유 게이트 및 폴리 실리콘 측벽과 전기적으로 연결되면서 콘택홀 및 그에 인접한 HLD막상에 형성되는 제 2 부유 게이트와, 상기 제 2 부유 게이트의 표면에 형성되는 인터 폴리 산화막과, 상기 인터 폴리 산화막상에 형성되는 제어 게이트를 포함하여 구성됨을 특징으로 한다.
Description
본 발명은 플래쉬 이이피롬(Flash EEPROM) 셀에 관한 것으로, 특히 부유 게이트와 부유 게이트의 접합을 용이하게 하는데 적당한 플래쉬 이이피롬 셀 및 그의 제조방법에 관한 것이다.
일반적으로 메모리 소자는 롬(ROM : Read Only Memory)과 램(RAM : Random Access Memory)으로 구분된다.
먼저, 롬(ROM)은 제조 공정중에서 확산층, 이온주입 및 콘택홀(Contact Hole)용 마스크(Mask)에 미리 프로그램 데이터(Program Data)를 입력하여 프로그램하는 마스크롬과, 칩(Chip)을 제조하여 실장한 다음 전기적으로 프로그램하는 피롬(PROM : Programmable ROM)이 있다.
상기 PROM은 다시 자외선을 이용하여 입력 데이터를 소거할 수 있는 이피롬(EPROM : Erasable PROM)과 전기적으로 입력 데이터를 소거할 수 있는 이이피롬(EEPROM : Electrically Erasable PROM)으로 구분된다.
일반적인 플래쉬 메모리의 프로그램/소거는 플로팅 게이트에 전하를 주입 또는 방출로 행한다.
상기 전자의 주입 방출법에는 여러 가지가 있는데, 열전자(Hot Electron) 주입법, 터널링 산화막에 고전계(8MV/cm이상)를 인가해서 F-N(Fowler-Nordheim) 터널 주입, 방출중에서도 터널 산화막 전면으로 F-N전류를 흐르게 하는 것, 소오스/드레인 확산층 위의 산화막으로 흘리는 것이 있다.
이들의 전자 주입, 방출 동작중 메모리 셀의 신뢰성을 결정하고 있는 것은 F-N 터널 전류를 흐르게 할 때에 생기는 터널링 산화막의 열화 현상이다.
그리고 실리콘 산화막에 고전계를 인가해서 F-N 터널 전류를 흐르게 하면, 막 안에 정공 트랩, 전자 트랩이 발생하고, 얇은 산화막(10㎚이하)인 경우 저전계에서의 누설 전류 발생도 관측된다.
플래쉬 메모리는 전기적으로 고쳐쓰기가 가능한 불휘발성 메모리로서 메모리셀에 데이터를 프로그램 하는 원리는 다음과 같다.
프로그램시에는 종래 자외선 소거형 EPROM과 같은 열전자를 주입하는 방식을 이용한다.
즉, 메모리셀의 드레인 부근에서 발생한 전자를 부유 게이트에 주입시키기 위해서는 제어 게이트에 고전압을 인가한다. 따라서, 부유 게이트에 일정량 이상의 전자가 주입되면 메모리셀 트랜지스터의 문턱전압(Threshold Voltage)이 상승한다.
그리고 전자가 주입되고 있지 않는 메모리셀의 트랜지스터의 문턱전압과 차이로서 정보량 0 또는 1을 구별한다.
한편, 정보의 고쳐쓰기는 플래쉬 메모리 고유의 소거 게이트를 이용하여 플로팅 게이트로 주입되고 있는 전자를 파울러 노드하임(F-N : Fowler Nordheim)형 터널전류를 이용하여 메모리 셀 트랜지스터의 문턱 전압을 초기치로 되돌린다.
이하, 첨부된 도면을 참조하여 종래의 플래쉬 이이피롬 셀의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래의 플래쉬 이이피롬 셀의 채널 길이 방향에 따른 제조방법을 나타낸 공정단면도이고, 도 2a 내지 도 2e는 종래의 플래쉬 이이피롬 셀의 채널 폭 방향에 따른 제조방법을 나타낸 공정단면도이다.
도 1a 및 도 2a에 도시된 바와 같이, 실리콘 기판(11)상에 터널링 산화막(12)을 형성하고, 상기 터널링 산화막(12)상에 부유 게이트(Floating Gate)용 제 1 폴리 실리콘과 질화막(14)을 차례로 형성한다.
이어, 포토 및 식각공정을 통해 상기 질화막(14), 제 1 폴리 실리콘, 터널링 산화막(12)을 선택적으로 제거하여 제 1 부유 게이트 라인(13)을 형성한다.
그리고 상기 제 1 부유 게이트 라인(13)을 포함한 실리콘 기판(11)의 전면에 절연막을 형성한 후, 전면에 에치백 공정을 실시하여 제 1 부유 게이트 라인(13)의 양측면에 절연막 측벽(15)을 형성한다.
이어, 상기 질화막(14) 및 절연막 측벽(15)을 마스크로 이용하여 노출된 실리콘 기판(11), 즉 소오스/드레인이 형성될 부분에 BN+(Buried N+)불순물 이온을 주입하여 BN+영역(16)을 형성한다.
도 1b 및 도 2b에 도시한 바와 같이, 상기 실리콘 기판(11)에 열산화공정을 실시하여 상기 BN+영역(16)이 형성된 실리콘 기판(11)의 표면에 열산화막(17)을 형성한다.
이어, 상기 질화막(14)을 제거하고, 포토 및 식각공정을 통해 상기 제 1 부유 게이트 라인(13)을 채널 폭 방향으로 디파인(Define)하여 제 1 부유 게이트(13a)를 형성한다.
도 1c 및 도 2c에 도시한 바와 같이, 상기 제 1 부유 게이트(13a)를 포함한 실리콘 기판(11)의 전면에 셀의 폭 방향으로의 격리를 위해 HLD(High temperature Low Deposition)막(18)을 형성한다.
이어, 포토 및 식각공정을 통해 상기 제 1 부유 게이트(13a)의 표면이 소정부분 노출되도록 상기 HLD막(18)을 선택적으로 제거하여 콘택홀(19)을 형성한다.
도 1d 및 도 2d에 도시한 바와 같이, 상기 콘택홀(19)을 포함한 실리콘 기판(11)의 전면에 부유 게이트용 제 2 폴리 실리콘을 형성하고, 포토 및 식각공정을 통해 상기 BN+영역(16)의 수평한 방향으로 제 2 폴리 실리콘을 선택적으로 제거하여 제 2 부유 게이트 라인(20)을 형성한다.
이어, 상기 제 2 부유 게이트 라인(20)을 포함한 실리콘 기판(11)의 전면에 인터 폴리 산화막(21)을 형성한다.
도 1e 및 도 2e에 도시한 바와 같이, 상기 인터 폴리 산화막(21)상에 제어게이트용 제 3 폴리 실리콘 및 캡 HLD막(23)을 차례로 형성하고, 포토 및 식각공정을 통해 상기 캡 HLD막(23) 및 제 3 폴리 실리콘을 선택적으로 제거하여 제어 게이트(22)를 형성한다.
이어, 상기 캡 HLD막(23)을 마스크로 이용하여 상기 제 2 부유 게이트 라인(20)을 선택적으로 제거하여 제 2 부유 게이트(20a)를 형성한다.
여기서 미설명한 번호 24는 이후 콘택 및 배선 공정에서 제어 게이트(22) 및 제 2 부유 게이트(20a)를 절연시키기 위한 절연막 측벽이다.
그러나 상기와 같은 종래의 플래쉬 이이피롬 셀의 제조방법에 있어서 다음과 같은 문제점이 있었다.
즉, 제 1 부유 게이트와 제 2 부유 게이트의 접합으로 형성되는 부유 게이트의 접합이 불안하다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 부유 게이트의 접합을 용이하게 하고 접합 면적을 증가시키도록 한 플래쉬 이이피롬 셀 및 그의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 플래쉬 이이피롬 셀의 채널 길이 방향에 따른 제조방법을 나타낸 공정단면도
도 2a 내지 도 2d는 종래의 플래쉬 이이피롬 셀의 채널 폭 방향에 따른 제조방법을 나타낸 공정단면도
도 3a는 본 발명에 의한 플래쉬 이이피롬 셀을 채널 길이 방향에 따른 단면도
도 3b는 본 발명에 의한 플래쉬 이이피롬 셀을 채널 폭 방향에 따른 단면도
도 4a 및 도 4e는 본 발명에 의한 플래쉬 이이피롬 셀의 채널 길이 방향에 따른 제조방법을 나타낸 공정단면도
도 5a 및 도 5e는 본 발명에 의한 플래쉬 이이피롬 셀의 채널 폭 방향에 따른 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
31 : 실리콘 기판 32 : 터널링 산화막
33a : 제 1 부유 게이트 34 : 질화막
35 : 절연막 측벽 36 : BN+영역
37 : 열산화막 38 : HLD막
39 : 콘택홀 40 : 제 2 폴리 실리콘 측벽
41a : 제 2 부유 게이트 42 : 인터 폴리 산화막
43 : 제어 게이트 44 : 캡 HLD막
상기와 같은 목적을 달성하기 위한 본 발명에 의한 플래쉬 이이피롬 셀은 실리콘 기판상의 일정영역에 터널링 산화막을 개재하여 일정한 간격을 갖고 형성되는 복수개의 제 1 부유 게이트와, 상기 제 1 부유 게이트의 양측면에 형성되는 절연막측벽과, 상기 실리콘 기판의 표면에 형성되는 BN+영역 및 열산화막과, 상기 제 1 부유 게이트의 표면이 소정부분 노출되도록 콘택홀을 갖고 형성되는 HLD막과, 상기 HLD막의 측면에 형성되는 폴리 실리콘 측벽과, 상기 제 1 부유 게이트 및 폴리 실리콘 측벽과 전기적으로 연결되면서 콘택홀 및 그에 인접한 HLD막상에 형성되는 제 2 부유 게이트와, 상기 제 2 부유 게이트의 표면에 형성되는 인터 폴리 산화막과, 상기 인터 폴리 산화막상에 형성되는 제어 게이트를 포함하여 구성됨을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 의한 플래쉬 이이피롬 셀의 제조방법은 실리콘 기판상의 일정영역에 터널링 산화막을 개재하여 일정한 간격을 갖는 복수개의 제 1 부유 게이트를 형성하는 단계와, 상기 제 1 부유 게이트의 양측면에 절연막 측벽을 형성하는 단계와, 상기 실리콘 기판의 표면에 BN+영역을 형성하는 단계와, 상기 BN+영역이 형성된 실리콘 기판의 표면에 열산화막을 형성하는 단계와, 상기 제 1 부유 게이트를 포함한 전면에 HLD막을 형성하는 단계와, 상기 제 1 부유 게이트의 표면이 소정부분 노출되도록 상기 HLD막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 HLD막의 측면에 폴리 실리콘 측벽을 형성하는 단계와, 상기 콘택홀 및 그에 인접한 HLD막상에 제 2 부유 게이트를 형성하는 단계와, 상기 제 2 부유 게이트의 표면에 인터 폴리 산화막을 형성하는 단계와, 상기 인터 폴리 산화막상에 제어 게이트를 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 플래쉬 이이피롬 셀 및 그의 제조방법을 상세히 설명하면 다음과 같다.
도 3a는 본 발명에 의한 플래쉬 이이피롬 셀을 채널 길이 방향에 따른 단면도이고, 도 3b는 본 발명에 의한 플래쉬 이이피롬 셀을 채널 폭 방향에 따른 단면도이다.
도 3a 및 도 3b에 도시한 바와 같이, 실리콘 기판(31)상의 일정영역에 터널링 산화막(32)을 개재하여 일정한 간격을 갖고 형성되는 복수개의 제 1 부유 게이트(33a)와, 상기 제 1 부유 게이트(33a)의 양측면에 형성되는 절연막 측벽(35)과, 상기 실리콘 기판(31)의 표면에 형성되는 BN+영역(36) 및 열산화막(37)과, 상기 제 1 부유 게이트(33a)의 표면이 소정부분 노출되도록 콘택홀을 갖고 형성되는 HLD막(38)과, 상기 HLD막(38)의 측면에 형성되는 제 2 폴리 실리콘 측벽(40)과, 상기 제 1 부유 게이트(33a) 및 제 2 폴리 실리콘 측벽(40)과 전기적으로 연결되면서 콘택홀 및 그에 인접한 HLD막(38)상에 형성되는 제 2 부유 게이트(41a)와, 상기 제 2 부유 게이트(41a)의 표면에 형성되는 인터 폴리 산화막(42)과, 상기 인터 폴리 산화막(42)상에 형성되는 제어 게이트(43) 및 캡 HLD막(44)을 포함하여 구성된다.
도 4a 및 도 4e는 본 발명에 의한 플래쉬 이이피롬 셀의 채널 길이 방향에 따른 제조방법을 나타낸 공정단면도이고, 도 5a 및 도 5e는 본 발명에 의한 플래쉬 이이피롬 셀의 채널 폭 방향에 따른 제조방법을 나타낸 공정단면도이다.
도 4a 및 도 5a에 도시된 바와 같이, 실리콘 기판(31)상에 터널링산화막(Tunneling Oxide)(32)을 형성하고, 상기 터널링 산화막(32)상에 부유 게이트(Floating Gate)용 제 1 폴리 실리콘과 질화막(34)을 차례로 형성한다.
이어, 포토 및 식각공정을 통해 상기 질화막(34), 제 1 폴리 실리콘, 터널링 산화막(32)을 선택적으로 제거하여 제 1 부유 게이트 라인(33)을 형성한다.
그리고 상기 제 1 부유 게이트 라인(33)을 포함한 실리콘 기판(31)의 전면에 절연막을 형성한 후, 전면에 에치백 공정을 실시하여 제 1 부유 게이트 라인(33)의 양측면에 절연막 측벽(35)을 형성한다.
이어, 상기 질화막(34) 및 절연막 측벽(35)을 마스크로 이용하여 노출된 실리콘 기판(31), 즉 소오스/드레인이 형성될 부분에 BN+(Buried N+)불순물 이온을 주입하여 BN+영역(36)을 형성한다.
도 4b 및 도 5b에 도시한 바와 같이, 상기 실리콘 기판(31)에 열산화공정을 실시하여 상기 BN+영역(36)이 형성된 실리콘 기판(31)의 표면에 열산화막(37)을 형성한다.
이어, 상기 질화막(34)을 제거하고, 포토 및 식각공정을 통해 상기 제 1 부유 게이트 라인(33)을 채널 폭 방향으로 디파인(Define)하여 제 1 부유 게이트(33a)를 형성한다.
도 4c 및 도 5c에 도시한 바와 같이, 상기 제 1 부유 게이트(33a)를 포함한 실리콘 기판(31)의 전면에 셀의 폭 방향으로의 격리를 위해 HLD(High temperature Low Deposition)막(38)을 형성한다.
이어, 포토 및 식각공정을 통해 상기 제 1 부유 게이트(33a)의 표면이 소정부분 노출되도록 상기 HLD막(38)을 선택적으로 제거하여 콘택홀(39)을 형성한다.
그리고 상기 콘택홀(39)을 포함한 실리콘 기판(31)의 전면에 제 2 폴리 실리콘을 형성한 후, 전면에 에치백 공정을 실시하여 상기 콘택홀(39)의 측면에 제 2 폴리 실리콘 측벽(40)을 형성한다.
도 4d 및 도 5d에 도시한 바와 같이, 상기 제 2 폴리 실리콘 측벽(40)을 포함한 실리콘 기판(31)의 전면에 제 3 폴리 실리콘을 형성하고, 포토 및 식각공정을 통해 상기 BN+영역(36)의 수평한 방향으로 제 2 폴리 실리콘을 선택적으로 제거하여 제 2 부유 게이트 라인(41)을 형성한다.
이어, 상기 제 2 부유 게이트 라인(41)을 포함한 실리콘 기판(31)의 전면에 인터 폴리 산화막(42)을 형성한다.
한편, 상기 인터 폴리 산화막(42)은 제 2 부유 게이트 라인(41)의 표면에만 형성할 수도 있다.
도 4e 및 도 5e에 도시한 바와 같이, 상기 인터 폴리 산화막(42)상에 제어 게이트용 제 4 폴리 실리콘 및 캡 HLD막(44)을 차례로 형성하고, 포토 및 식각공정을 통해 상기 캡 HLD막(44) 및 제 4 폴리 실리콘을 선택적으로 제거하여 제어 게이트(43)를 형성한다.
이어, 상기 캡 HLD막(44)을 마스크로 이용하여 상기 제 2 부유 게이트 라인(41)을 선택적으로 제거하여 제 2 부유 게이트(41a)를 형성한다.
여기서 미설명한 번호 45는 이후 콘택 및 배선 공정에서 제어 게이트(43) 및 제 2 부유 게이트(41a)를 절연시키기 위한 절연막 측벽이다.
이후 공정은 도면에 도시되지 않았지만 통상적인 공정 등에 의해 콘택 및 배선 공정을 실시하여 플래쉬 이이피롬 셀을 형성한다.
이상에서 설명한 바와 같이 본 발명에 의한 플래쉬 이이피롬 셀의 제조방법을 다음과 같은 효과가 있다.
즉, 콘택홀이 형성된 HLD막의 측면에 폴리 실리콘으로 이루어진 측벽을 형성함으로서 제 1 부유 게이트와 제 2 부유 게이트의 접합으로 형성되는 부유 게이트 형성시 접합을 용이하게 함과 동시에 접합 면적을 측벽의 길이로 조절함으로서 공정 마진을 향상할 수 있다.
Claims (2)
- 실리콘 기판상의 일정영역에 터널링 산화막을 개재하여 일정한 간격을 갖고 형성되는 복수개의 제 1 부유 게이트와,상기 제 1 부유 게이트의 양측면에 형성되는 절연막 측벽과,상기 실리콘 기판의 표면에 형성되는 BN+영역 및 열산화막과,상기 제 1 부유 게이트의 표면이 소정부분 노출되도록 콘택홀을 갖고 형성되는 HLD막과,상기 HLD막의 측면에 형성되는 폴리 실리콘 측벽과,상기 제 1 부유 게이트 및 폴리 실리콘 측벽과 전기적으로 연결되면서 콘택홀 및 그에 인접한 HLD막상에 형성되는 제 2 부유 게이트와,상기 제 2 부유 게이트의 표면에 형성되는 인터 폴리 산화막과,상기 인터 폴리 산화막상에 형성되는 제어 게이트를 포함하여 구성됨을 특징으로 하는 플래쉬 이이피롬 셀.
- 실리콘 기판상의 일정영역에 터널링 산화막을 개재하여 일정한 간격을 갖는 복수개의 제 1 부유 게이트를 형성하는 단계;상기 제 1 부유 게이트의 양측면에 절연막 측벽을 형성하는 단계;상기 실리콘 기판의 표면에 BN+영역을 형성하는 단계;상기 BN+영역이 형성된 실리콘 기판의 표면에 열산화막을 형성하는 단계;상기 제 1 부유 게이트를 포함한 전면에 HLD막을 형성하는 단계;상기 제 1 부유 게이트의 표면이 소정부분 노출되도록 상기 HLD막을 선택적으로 제거하여 콘택홀을 형성하는 단계;상기 HLD막의 측면에 폴리 실리콘 측벽을 형성하는 단계;상기 콘택홀 및 그에 인접한 HLD막상에 제 2 부유 게이트를 형성하는 단계;상기 제 2 부유 게이트의 표면에 인터 폴리 산화막을 형성하는 단계;상기 인터 폴리 산화막상에 제어 게이트를 형성하는 단계를 포함하여 형성함을 특징으로 하는 플래쉬 이이피롬 셀의 제조방법.
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2000
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