KR20020002699A - Method for manufacturing transistor - Google Patents
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Abstract
Description
본 발명은 트랜지스터 및 그의 제조 방법에 관한 것으로, 특히 다결정 실리콘층, 베리어(Barrier)층인 WN층 및 텅스텐(W)층을 적층한 상태에서 NH3의 어닐(Annealing) 공정을 한 후 게이트 전극을 형성하여 소자의 수율 및 신뢰성을 향상시키는 트랜지스터 및 그의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transistor and a method of manufacturing the same. In particular, a gate electrode is formed after annealing of NH 3 in a state in which a polycrystalline silicon layer, a WN layer as a barrier layer, and a tungsten (W) layer are stacked. The present invention relates to a transistor for improving the yield and reliability of a device and a method of manufacturing the same.
도 1a 내지 도 1c는 종래의 트랜지스터의 제조 방법 중 스택(Stack) 구조의 게이트 전극 형성 방법을 나타낸 공정 단면도이고, 도 2a와 도 2b는 선택 산화 공정에 따른 문턱 전압을 나타낸 도면이다.1A to 1C are cross-sectional views illustrating a method of forming a gate electrode having a stack structure in a conventional transistor manufacturing method, and FIGS. 2A and 2B illustrate threshold voltages according to a selective oxidation process.
종래의 트랜지스터의 제조 방법 중 스택 구조의 게이트 전극 형성 방법은 도 1a에서와 같이, 반도체 기판(11)상에 열산화 공정으로 게이트 산화막(12)을 성장시킨 다음, 상기 게이트 산화막(12)상에 다결정 실리콘층(13), 베리어층인 WN층(14) 및 텅스텐층(15)을 순차적으로 형성한다.In the conventional method of manufacturing a transistor, a method of forming a gate electrode having a stack structure, as shown in FIG. 1A, grows a gate oxide film 12 on a semiconductor substrate 11 by a thermal oxidation process, and then, on the gate oxide film 12. The polycrystalline silicon layer 13, the barrier layer WN layer 14 and the tungsten layer 15 are sequentially formed.
도 1b에서와 같이, 상기 텅스텐층(15)상에 하드 마스크(Hard mask)층(16)과 감광막(17)을 순차적으로 형성하고, 상기 감광막(17)을 게이트 전극이 형성될 부위에서만 남도록 선택적으로 노광 및 현상한다.As shown in FIG. 1B, a hard mask layer 16 and a photoresist layer 17 are sequentially formed on the tungsten layer 15, and the photoresist layer 17 is selectively left only at a portion where a gate electrode is to be formed. Exposure and development.
도 1c에서와 같이, 상기 선택적으로 노광 및 현상된 감광막(17)을 마스크로 상기 하드 마스크층(16), 텅스텐층(15), WN층(14) 및 다결정 실리콘층(13)을 선택 식각하여 게이트 전극(18)을 형성한 후, 상기 감광막(17)을 제거한다.As shown in FIG. 1C, the hard mask layer 16, the tungsten layer 15, the WN layer 14, and the polycrystalline silicon layer 13 are selectively etched using the selectively exposed and developed photosensitive film 17 as a mask. After the gate electrode 18 is formed, the photosensitive film 17 is removed.
그리고, 상기 게이트 전극(18)을 선택 산화한다.Then, the gate electrode 18 is selectively oxidized.
이때, 상기 선택 산화 공정으로 도 2a와 도 2b에서와 같이, 문턱 전압을 증가시킨다.At this time, the selective oxidation process increases the threshold voltage as shown in FIGS. 2A and 2B.
여기서, 상기 선택 산화 공정은 상기 게이트 전극(18) 형성 시 상기 게이트 산화막(12)과 다결정 실리콘층(13)의 계면에 발생되는 데미지(Damage)를 완화시키기 위한 공정으로써 상기 텅스텐층(15)을 산화시키지 않고 상기 다결정 실리콘층(13)을 산화시킨다.Here, the selective oxidation process is a process for alleviating damage generated at the interface between the gate oxide film 12 and the polycrystalline silicon layer 13 when the gate electrode 18 is formed. The polycrystalline silicon layer 13 is oxidized without oxidation.
도 3a 내지 도 3c는 종래의 트랜지스터의 제조 방법 중 디뉴데이션(Denudation) 구조의 게이트 전극 형성 방법을 나타낸 공정 단면도이다.3A to 3C are cross-sectional views illustrating a method of forming a gate electrode having a denudation structure in a conventional transistor manufacturing method.
종래의 트랜지스터의 제조 방법 중 디뉴데이션 구조의 게이트 전극 형성 방법은 도 3a에서와 같이, 반도체 기판(11)상에 열산화 공정으로 게이트 산화막(12)을 성장시킨 다음, 상기 게이트 산화막(12)상에 다결정 실리콘층(13)과 WN층(14)을 순차적으로 형성한다.In the conventional method of manufacturing a transistor, a gate electrode forming method having a denuclearization structure is formed by growing a gate oxide film 12 on a semiconductor substrate 11 by a thermal oxidation process, as shown in FIG. 3A, and then on the gate oxide film 12. The polycrystalline silicon layer 13 and the WN layer 14 are formed in this order.
여기서, 상기 WN층(14)을 스택구조의 게이트 전극의 WN층의 두께보다 두껍게 형성한다.Here, the WN layer 14 is formed thicker than the thickness of the WN layer of the gate electrode of the stacked structure.
도 3b에서와 같이, 전면을 800 ∼ 1000℃ 온도에서 4 ∼ 6분 동안 어닐(Anneal) 공정을 하여 상기 다결정 실리콘층(13)과 WN층(14)의 적층 구조가 다결정 실리콘층(13), WN층(14) 및 텅스텐(W)층(15)의 적층 구조로 변화시킨다.As shown in FIG. 3B, an annealing process is performed on the entire surface at a temperature of 800 to 1000 ° C. for 4 to 6 minutes to form a multilayer structure of the polycrystalline silicon layer 13 and the WN layer 14. The layered structure of the WN layer 14 and the tungsten (W) layer 15 is changed.
그리고, 상기 텅스텐층(15)상에 하드 마스크층(16)과 감광막(17)을 순차적으로 형성하고, 상기 감광막(17)을 게이트 전극이 형성될 부위에서만 남도록 선택적으로 노광 및 현상한다.The hard mask layer 16 and the photoresist layer 17 are sequentially formed on the tungsten layer 15, and the photoresist layer 17 is selectively exposed and developed so that only the portion where the gate electrode is to be formed remains.
도 3c에서와 같이, 상기 선택적으로 노광 및 현상된 감광막(17)을 마스크로 상기 하드 마스크층(16), 텅스텐층(15), WN층(14) 및 다결정 실리콘층(13)을 선택 식각하여 게이트 전극(18)을 형성한 후, 상기 감광막(17)을 제거한다.As shown in FIG. 3C, the hard mask layer 16, the tungsten layer 15, the WN layer 14, and the polycrystalline silicon layer 13 are selectively etched using the selectively exposed and developed photosensitive film 17 as a mask. After the gate electrode 18 is formed, the photosensitive film 17 is removed.
도 4a 내지 도 4c는 종래의 트랜지스터의 제조 방법 중 NH3의 어닐 공정에 의한 게이트 전극 형성 방법을 나타낸 공정 단면도이다.4A to 4C are cross-sectional views illustrating a method of forming a gate electrode by an annealing process of NH 3 in a conventional transistor manufacturing method.
종래의 트랜지스터의 제조 방법 중 NH3의 어닐 공정에 의한 게이트 전극 형성 방법은 도 4a에서와 같이, 반도체 기판(11)상에 열산화 공정으로 게이트 산화막(12)을 성장시킨 다음, 상기 게이트 산화막(12)상에 다결정 실리콘층(13)과 텅스텐층(15)을 순차적으로 형성한다.In a method of forming a gate electrode by an annealing process of NH 3 in a conventional method of manufacturing a transistor, as shown in FIG. 12, a polycrystalline silicon layer 13 and a tungsten layer 15 are sequentially formed.
도 4b에서와 같이, 전면을 700 ∼ 900℃ 온도의 NH3분위기에서 20 ∼ 40초 동안 어닐 공정을 하여 상기 다결정 실리콘층(13)과 W층(15)의 적층 구조가 다결정 실리콘층(13), 베리어층인 WN층(14) 및 텅스텐층(15)의 적층 구조로 변화시킨다.As shown in FIG. 4B, the entire structure is annealed for 20 to 40 seconds in an NH 3 atmosphere having a temperature of 700 to 900 ° C., whereby the laminated structure of the polycrystalline silicon layer 13 and the W layer 15 is a polycrystalline silicon layer 13. The structure is changed to the laminated structure of the barrier layer WN layer 14 and the tungsten layer 15.
그리고, 상기 텅스텐층(15)상에 하드 마스크층(16)과 감광막(17)을 순차적으로 형성하고, 상기 감광막(17)을 게이트 전극이 형성될 부위에서만 남도록 선택적으로 노광 및 현상한다.The hard mask layer 16 and the photoresist layer 17 are sequentially formed on the tungsten layer 15, and the photoresist layer 17 is selectively exposed and developed so that only the portion where the gate electrode is to be formed remains.
여기서, 상기 WN층(14)이 도 5에서와 같이 불완전하게 형성하여 텅스텐 실리사이드(Silicide)가 발생(A)된다.Here, the WN layer 14 is incompletely formed as shown in FIG. 5 to generate tungsten silicide (A).
도 4c에서와 같이, 상기 선택적으로 노광 및 현상된 감광막(17)을 마스크로 상기 하드 마스크층(16), 텅스텐층(15), WN층(14) 및 다결정 실리콘층(13)을 선택 식각하여 게이트 전극(18)을 형성한 후, 상기 감광막(17)을 제거한다.As shown in FIG. 4C, the hard mask layer 16, the tungsten layer 15, the WN layer 14, and the polycrystalline silicon layer 13 are selectively etched using the selectively exposed and developed photosensitive film 17 as a mask. After the gate electrode 18 is formed, the photosensitive film 17 is removed.
그러나 종래의 트랜지스터 및 그의 제조 방법은 다음과 같은 이유에 의해 소자의 수율 및 신뢰성을 저하시키는 문제점이 있었다.However, the conventional transistor and its manufacturing method have a problem of lowering the yield and reliability of the device for the following reason.
첫째, 스택 구조의 게이트 전극 형성 방법은 게이트 전극을 형성한 후 상기 게이트 전극의 다결정 실리콘층과 게이트 산화막과의 계면에 발생된 데미지를 제거하기 위한 선택 산화 공정 시 채널(Channel) 영역의 붕소(B) 이온이 분리 또는 확산되어 숏(Short) 채널 효과가 증가하게 된다.First, a method of forming a gate electrode having a stacked structure includes boron (B) in a channel region during a selective oxidation process for removing damage generated at an interface between a polycrystalline silicon layer and a gate oxide layer of the gate electrode after forming the gate electrode. ) Ions are separated or diffused to increase the short channel effect.
둘째, 디뉴데이션 구조의 게이트 전극 형성 방법은 고온의 열처리로 핀-홀(Pin-Hole)이 발생하는 등 소자의 특성이 변화된다.Second, in the method of forming a gate electrode having a denuclearization structure, characteristics of the device are changed such as pin-holes are generated by high temperature heat treatment.
셋째, NH3의 어닐 공정에 의한 게이트 전극 형성 방법은 베리어층인 WN층이 불완전하게 형성하여 텅스텐 실리사이드가 발생된다.Third, in the gate electrode formation method by an annealing process of NH 3 , tungsten silicide is generated by incomplete formation of the WN layer as a barrier layer.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 다결정 실리콘층, 베리어층인 WN층 및 텅스텐층을 적층한 상태에서 NH3의 어닐 공정을 한 후 게이트 전극을 형성하므로 소자의 수율 및 신뢰성을 향상시키는 트랜지스터의 제조 방법을제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and the gate electrode is formed after the annealing process of NH 3 in a state in which a polycrystalline silicon layer, a WN layer, which is a barrier layer, and a tungsten layer are laminated, thereby improving the yield and reliability of the device. It is an object of the present invention to provide a method for manufacturing a transistor.
도 1a 내지 도 1c는 종래의 트랜지스터의 제조 방법 중 스택 구조의 게이트 전극 형성 방법을 나타낸 공정 단면도1A to 1C are cross-sectional views illustrating a method of forming a gate electrode having a stacked structure in a method of manufacturing a conventional transistor.
도 2a와 도 2b는 선택 산화 공정에 따른 문턱 전압을 나타낸 도면2A and 2B illustrate threshold voltages according to a selective oxidation process.
도 3a 내지 도 3c는 종래의 트랜지스터의 제조 방법 중 디뉴데이션 구조의 게이트 전극 형성 방법을 나타낸 공정 단면도3A to 3C are cross-sectional views illustrating a method of forming a gate electrode having a discontinued structure in a method of manufacturing a conventional transistor.
도 4a 내지 도 4c는 종래의 트랜지스터의 제조 방법 중 NH3의 어닐 공정에 의한 게이트 전극 형성 방법을 나타낸 공정 단면도4A to 4C are cross-sectional views illustrating a method of forming a gate electrode by an annealing process of NH 3 in a method of manufacturing a conventional transistor.
도 5는 종래의 트랜지스터의 제조 방법 중 NH3의 어닐 공정에 의한 게이트 전극 형성 방법에 있어서 텅스텐 실리사이드가 발생된 것을 나타낸 사진도FIG. 5 is a photograph showing that tungsten silicide is generated in a method of forming a gate electrode by an annealing step of NH 3 in a conventional method of manufacturing a transistor; FIG.
도 6a 내지 도 6d는 본 발명의 실시 예에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도6A through 6D are cross-sectional views illustrating a method of manufacturing a transistor according to an embodiment of the present invention.
< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>
31: 반도체 기판 32: 게이트 산화막31 semiconductor substrate 32 gate oxide film
33: 다결정 실리콘층 34: WN층33: polycrystalline silicon layer 34: WN layer
35: 텅스텐층 36: NH3분위기35: tungsten layer 36: NH 3 atmosphere
37: 하드 마스크층 38: 감광막37: hard mask layer 38: photosensitive film
39: 게이트 전극39: gate electrode
본 발명의 트랜지스터의 제조 방법은 한다.The manufacturing method of the transistor of this invention is performed.
상기와 같은 본 발명에 따른 트랜지스터의 제조 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.When described in detail with reference to the accompanying drawings a preferred embodiment of the method for manufacturing a transistor according to the present invention as follows.
도 6a 내지 도 6d는 본 발명의 실시 예에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도이다.6A through 6D are cross-sectional views illustrating a method of manufacturing a transistor according to an embodiment of the present invention.
본 발명의 실시 예에 따른 트랜지스터의 제조 방법은 도 6a에서와 같이, 반도체 기판(31)상에 열산화 공정으로 게이트 산화막(32)을 성장시킨 다음, 상기 게이트 산화막(32)상에 다결정 실리콘층(33), WN층(34) 및 텅스텐(W)층(35)을 순차적으로 형성한다.In the method of manufacturing a transistor according to an embodiment of the present invention, as shown in FIG. 6A, a gate oxide film 32 is grown on a semiconductor substrate 31 by a thermal oxidation process, and then a polycrystalline silicon layer is formed on the gate oxide film 32. (33), the WN layer 34 and the tungsten (W) layer 35 are sequentially formed.
도 6b에서와 같이, 전면을 700 ∼ 900℃ 온도의 NH3분위기(36)에서 20 ∼ 40초 동안 어닐(Anneal) 공정을 한다.As shown in FIG. 6B, the entire surface is subjected to an annealing process for 20 to 40 seconds in an NH 3 atmosphere 36 at a temperature of 700 to 900 ° C.
여기서, 상기 텅스텐층(35)을 Ti층, Pt층 및 Ni층 중 하나의 층으로 형성할 수 있다.The tungsten layer 35 may be formed of one of a Ti layer, a Pt layer, and a Ni layer.
도 6c에서와 같이, 상기 텅스텐층(35)상에 하드 마스크층(37)과 감광막(38)을 순차적으로 형성하고, 상기 감광막(38)을 게이트 전극이 형성될 부위에서만 남도록 선택적으로 노광 및 현상한다.As shown in FIG. 6C, the hard mask layer 37 and the photoresist layer 38 are sequentially formed on the tungsten layer 35, and the photoresist layer 38 is selectively exposed and developed so that only the portion where the gate electrode is to be formed remains. do.
도 6d에서와 같이, 상기 선택적으로 노광 및 현상된 감광막(38)을 마스크로상기 하드 마스크층(37), 텅스텐층(35), WN층(34) 및 다결정 실리콘층(33)을 선택 식각하여 게이트 전극(39)을 형성한 후, 상기 감광막(38)을 제거한다.As shown in FIG. 6D, the hard mask layer 37, the tungsten layer 35, the WN layer 34 and the polycrystalline silicon layer 33 are selectively etched using the selectively exposed and developed photosensitive film 38 as a mask. After the gate electrode 39 is formed, the photosensitive film 38 is removed.
그리고, 상기 게이트 전극(39)을 선택 산화한다.The gate electrode 39 is selectively oxidized.
후속 공정에서 상기 게이트 전극(39)을 포함한 전면에 상기 텅스텐층(35)의 산화를 방지하기 위한 20 ∼ 150Å 두께의 질화막을 형성한다.In a subsequent step, a nitride film having a thickness of 20 to 150 Å is formed on the entire surface including the gate electrode 39 to prevent oxidation of the tungsten layer 35.
본 발명의 트랜지스터의 제조 방법은 다결정 실리콘층, 베리어층인 WN층 및 텅스텐층을 적층한 상태에서 NH3의 어닐 공정을 한 후 게이트 전극을 형성하므로 다음과 같은 이유에 의해 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.In the method of manufacturing a transistor of the present invention, a gate electrode is formed after annealing of NH 3 in a state in which a polycrystalline silicon layer, a WN layer, which is a barrier layer, and a tungsten layer are stacked, and thus the yield and reliability of the device are improved for the following reasons. It is effective to improve.
첫째, 상기 NH3의 어닐 공정에 의해 스택 구조의 게이트 전극 형성 방법에서 선택 산화 공정 시 채널 영역의 붕소 이온이 분리 또는 확산되어 발생된 숏 채널 효과를 방지한다.First, in the gate electrode formation method of the stack structure by the annealing process of NH 3 to prevent the short channel effect caused by the separation or diffusion of boron ions in the channel region during the selective oxidation process.
둘째, 디뉴데이션 구조의 게이트 전극 형성 방법보다 낮은 온도의 열처리 공정을 사용하므로 핀-홀의 발생을 방지한다.Second, since the heat treatment process at a lower temperature than the gate electrode forming method of the denuclearization structure is used, pin-holes are prevented.
셋째, 상기 베리어층인 WN층을 형성한 상태에서 NH3의 어닐 공정을 하므로 NH3의 어닐 공정에 의한 게이트 전극 형성 방법에서 상기 WN층의 불완전한 형성으로 인한 텅스텐 실리사이드의 발생을 방지한다.Third, the annealing process of NH 3 is performed while the barrier layer is formed of the WN layer, thereby preventing tungsten silicide generation due to incomplete formation of the WN layer in the gate electrode forming method of the NH 3 annealing process.
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Citations (6)
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2000
- 2000-06-30 KR KR1020000036951A patent/KR20020002699A/en not_active Application Discontinuation
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