JP2000068502A - Semiconductor device and its manufacture - Google Patents
Semiconductor device and its manufactureInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、耐熱性が高く、且つ抵抗の低いゲー
ト電極を有する半導体装置およびその製造方法に関す
る。The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a semiconductor device having a gate electrode having high heat resistance and low resistance, and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】ＬＳＩ特に、ＤＲＡＭにおいては、その
メモリセルトランジスタのゲート抵抗の低減の要求が高
い。なぜなら、ロジック系ＬＳＩに比べ、セルトランジ
スタのゲート電極は、長い距離を信号線としてレイアウ
トされているからである。2. Description of the Related Art In LSIs, especially DRAMs, there is a high demand for reducing the gate resistance of memory cell transistors. This is because the gate electrode of the cell transistor is laid out over a longer distance as a signal line than a logic LSI.
【０００３】そのゲート抵抗を低減する方法の例とし
て、特公平６−８７５０１号公報に、Ｗと多結晶シリコ
ン積層構造において耐熱性を向上させる方法が示されて
いる。As an example of a method for reducing the gate resistance, Japanese Patent Publication No. 6-87501 discloses a method for improving the heat resistance of W and a polycrystalline silicon laminated structure.
【０００４】前記公報に記載された技術について以下簡
単に説明する。従来より、Ｗ／ｎ＋−ポリＳｉ構造で高
温熱処理を行った場合のシリサイド反応（ＷＳｉｘ）に
よる高抵抗化を防止するためのバリアメタルとして、Ｗ
とポリＳｉとの間にＴｉＮ膜を形成することが知られて
いる。その場合、ポリＳｉ膜上にＴｉを形成し、Ｎ２ま
たはＮＨ３雰囲気下で加熱すると、ＴｉＮ膜が形成され
ると同時にその下層としてＴｉＳｉｘ膜が形成され、そ
の後にＷを堆積した後の高温熱処理において、ＴｉＳｉ
ｘ膜が凝縮分解し、その結果ＴｉＮ膜中にピンホールが
形成されて、ＷとポリＳｉとの反応（ＷＳｉｘ）が起こ
ることが指摘されている。[0004] The technology described in the above publication will be briefly described below. Conventionally, W / n + - as a barrier metal for preventing the resistance increase due to a silicide reaction in the case of performing high-temperature heat treatment with poly Si structure (WSi x), W
It is known that a TiN film is formed between the silicon and poly-Si. In this case, when Ti is formed on the poly-Si film and heated in an atmosphere of N 2 or NH 3 , a TiN film is formed, and at the same time, a TiSi x film is formed as a lower layer thereof. In high temperature heat treatment, TiSi
x film condenses decomposed, resulting in pin holes are formed in the TiN film, reaction between W and poly Si (WSi x) that occurs has been pointed out.
【０００５】そこで、ＴｉＳｉｘ膜の凝縮分解の影響を
少なくするために、ＴｉＳｉｘの膜厚を薄くすべく、Ｔ
ｉ膜を８ｎｍまで薄くすると、上記耐熱性の問題は解消
する。しかしながら、その場合に８ｎｍのＴｉ膜を安定
的に形成することが困難であることを課題として前記公
報では次の技術が提供されている。[0005] Therefore, in order to reduce the influence of condensation decomposition of TiSi x film, in order to reduce the thickness of the TiSi x, T
When the i-film is thinned to 8 nm, the above-mentioned problem of heat resistance is solved. However, in this case, the following technique is provided in the above-mentioned publication with the problem that it is difficult to stably form an 8 nm Ti film.
【０００６】すなわち、前記公報には、図１８に示すよ
うに、シリコン酸化膜上に形成された、不純物が導入さ
れた多結晶シリコン上に、前記Ｔｉ膜に代えてＴｉＷ膜
を膜厚８〜３０ｎｍになるように堆積し、図１９に示す
ように、このＴｉＷ膜をＮＨ ３でアニールして、ＴｉＮ
およびＷＮ膜を生成し、このＴｉＮおよびＷＮ膜上にＷ
膜を形成する，半導体装置のゲート電極の製造方法が記
載されている。[0006] That is, FIG.
As shown, impurities formed on the silicon oxide film
A TiW film instead of the Ti film on the polycrystalline silicon
Is deposited to a film thickness of 8 to 30 nm, as shown in FIG.
As shown in FIG. 3Anneal with TiN
And WN films are formed, and W is formed on the TiN and WN films.
Describes the method of manufacturing a gate electrode of a semiconductor device that forms a film.
It is listed.
【０００７】[0007]
【発明が解決しようとする課題】この方法によれば、Ｗ
の下地には、ＷＮまたはＴｉＮが形成される。Ｗは、Ｔ
ｉＮ上に成膜された場合、ＷＮ上に成膜された場合より
も、その抵抗が高い。つまり、Ｗの下地としてＴｉＮに
接している領域があると、その領域のＷの抵抗が増大
し、ゲート電極全体の抵抗増大につながる。According to this method, W
WN or TiN is formed on the underlayer. W is T
When the film is formed on iN, the resistance is higher than when the film is formed on WN. That is, if there is a region in contact with TiN as a base of W, the resistance of W in that region increases, which leads to an increase in the resistance of the entire gate electrode.
【０００８】本発明は、上記の事情に鑑みてなされたも
ので、耐熱性が良く、且つ抵抗の低いゲート電極を有す
る半導体装置の製造方法および半導体装置を提供するこ
とを目的としている。The present invention has been made in view of the above circumstances, and has as its object to provide a method of manufacturing a semiconductor device having a gate electrode having good heat resistance and low resistance.
【０００９】[0009]
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上にゲート絶縁膜を形成するステ
ップと、前記半導体基板上に前記ゲート絶縁膜を介して
ゲート電極を形成するステップとを備え、前記ゲート電
極を形成するステップは、多結晶シリコン膜を形成する
ステップと、前記多結晶シリコン膜の上にＴｉＮ膜を形
成するステップと、前記ＴｉＮ膜の上にＷＮ膜を形成す
るステップと、前記ＷＮ膜の上にＷ膜を形成するステッ
プとを備えている。According to a method of manufacturing a semiconductor device of the present invention, a step of forming a gate insulating film on a semiconductor substrate and a step of forming a gate electrode on the semiconductor substrate via the gate insulating film are provided. Forming the gate electrode, forming a polycrystalline silicon film, forming a TiN film on the polycrystalline silicon film, and forming a WN film on the TiN film And a step of forming a W film on the WN film.
【００１０】本発明の半導体装置の製造方法において、
前記ＴｉＮ膜を形成するステップは、反応性スパッタリ
ング法により行う。In the method for manufacturing a semiconductor device according to the present invention,
The step of forming the TiN film is performed by a reactive sputtering method.
【００１１】本発明のの半導体装置の製造方法におい
て、前記ＴｉＮ膜を形成するステップでは、前記ＴｉＮ
膜の膜厚を５〜２０ｎｍに形成する。In the method of manufacturing a semiconductor device according to the present invention, the step of forming the TiN film includes the step of forming the TiN film.
The film is formed to a thickness of 5 to 20 nm.
【００１２】本発明の半導体装置の製造方法において、
前記ＷＮ膜を形成するステップでは、前記ＷＮ膜の膜厚
を５〜２０ｎｍに形成する。In the method for manufacturing a semiconductor device according to the present invention,
In the step of forming the WN film, the WN film is formed to a thickness of 5 to 20 nm.
【００１３】本発明の半導体装置の製造方法において、
前記ＷＮ膜を形成するステップは、フッ素とタングステ
ンとの化合物を原料ガスとして用いたＣＶＤ法で行い、
前記ＣＶＤ法により前記ＷＮ膜を形成した後に、前記Ｗ
Ｎ膜に含まれるフッ素を除去するステップを備えてい
る。In the method of manufacturing a semiconductor device according to the present invention,
The step of forming the WN film is performed by a CVD method using a compound of fluorine and tungsten as a source gas,
After forming the WN film by the CVD method,
The method includes a step of removing fluorine contained in the N film.
【００１４】本発明の半導体装置の製造方法において、
前記ＷＮ膜に含まれるフッ素を除去するステップは、窒
素雰囲気中での低温加熱処理により行うものである。In the method for manufacturing a semiconductor device according to the present invention,
The step of removing fluorine contained in the WN film is performed by a low-temperature heat treatment in a nitrogen atmosphere.
【００１５】本発明の半導体装置の製造方法において、
前記Ｗ膜を形成するステップでは、前記Ｗ膜の膜厚を２
０〜５００ｎｍに形成する。In the method for manufacturing a semiconductor device according to the present invention,
In the step of forming the W film, the thickness of the W film is set to 2
It is formed to a thickness of 0 to 500 nm.
【００１６】本発明の半導体装置の製造方法において、
前記Ｗ膜を形成するステップは、スパッタリング法で形
成するものである。In the method for manufacturing a semiconductor device according to the present invention,
The step of forming the W film is performed by a sputtering method.
【００１７】本発明の半導体装置の製造方法において、
前記Ｗ膜を形成するステップは、フッ素とタングステン
との化合物を原料ガスとして用いたＣＶＤ法により行
い、前記ＣＶＤ法により前記Ｗ膜を形成した後に、５０
０〜７００℃で、窒素雰囲気または不活性ガス中で熱処
理を施すステップを備えている。In the method for manufacturing a semiconductor device according to the present invention,
The step of forming the W film is performed by a CVD method using a compound of fluorine and tungsten as a source gas, and after forming the W film by the CVD method,
Performing a heat treatment at 0 to 700 ° C. in a nitrogen atmosphere or an inert gas.
【００１８】本発明の半導体装置の製造方法は、半導体
基板上にゲート絶縁膜を形成するステップと、前記ゲー
ト絶縁膜の上に多結晶シリコン膜を形成するステップ
と、前記多結晶シリコン膜の上にシリサイド層を形成す
るステップと、前記シリサイド層を形成した後に、前記
シリサイド層の上にバリアメタル層を形成するステップ
と、前記バリアメタル層の上に高融点金属層を形成する
ステップとを備えている。According to the method of manufacturing a semiconductor device of the present invention, a step of forming a gate insulating film on a semiconductor substrate; a step of forming a polycrystalline silicon film on the gate insulating film; Forming a silicide layer, forming a silicide layer, forming a barrier metal layer on the silicide layer, and forming a refractory metal layer on the barrier metal layer. ing.
【００１９】本発明の製造方法において、前記シリサイ
ド層を形成するステップでは、ＴｉＳｉｘ膜を形成す
る。[0019] In the production method of the present invention, in the step of forming said silicide layer to form a TiSi x film.
【００２０】本発明の半導体装置の製造方法において、
前記バリアメタル層を形成するステップでは、ＴｉＮ膜
を形成する。In the method of manufacturing a semiconductor device according to the present invention,
In the step of forming the barrier metal layer, a TiN film is formed.
【００２１】本発明の半導体装置の製造方法において、
前記高融点金属層を形成するステップは、タングステン
膜、モリブデン膜およびイリジウム膜のうちのいずれか
を形成する。In the method of manufacturing a semiconductor device according to the present invention,
The step of forming the high melting point metal layer includes forming any one of a tungsten film, a molybdenum film, and an iridium film.
【００２２】本発明の半導体装置の製造方法は、半導体
基板上にゲート絶縁膜を形成するステップと、前記ゲー
ト絶縁膜の上に多結晶シリコン膜を形成するステップ
と、前記多結晶シリコン膜の上にＴｉ膜を形成するステ
ップと、前記Ｔｉ膜に熱処理を施してＴｉＳｉｘ膜を形
成するステップと、前記ＴｉＳｉｘ膜の上にＴｉＮ膜を
形成するステップと、前記ＴｉＮ膜の上にＷ膜を形成す
るステップとを備えている。According to the method of manufacturing a semiconductor device of the present invention, a step of forming a gate insulating film on a semiconductor substrate; a step of forming a polycrystalline silicon film on the gate insulating film; Forming a Ti film, performing a heat treatment on the Ti film to form a TiSi x film, forming a TiN film on the TiSi x film, and forming a W film on the TiN film. Forming.
【００２３】本発明の半導体装置の製造方法において、
前記Ｔｉ膜を形成するステップでは、スパッタリング法
またはＣＶＤ法により前記Ｔｉ膜の膜厚を５〜５０ｎｍ
に形成する。In the method of manufacturing a semiconductor device according to the present invention,
In the step of forming the Ti film, the thickness of the Ti film is set to 5 to 50 nm by a sputtering method or a CVD method.
Formed.
【００２４】本発明の半導体装置の製造方法において、
前記Ｔｉ膜に熱処理を施すステップは、真空中またはＡ
ｒ雰囲気中で行う。In the method for manufacturing a semiconductor device according to the present invention,
The step of subjecting the Ti film to a heat treatment may be performed in a vacuum or A
r is performed in an atmosphere.
【００２５】本発明の半導体装置の製造方法において、
前記Ｔｉ膜を形成するステップは、前記Ｔｉ膜の膜厚を
３０〜５０ｎｍに形成し、前記Ｔｉ膜に熱処理を施すス
テップは、前記ＴｉＳｉｘ膜の膜厚が３０〜４０ｎｍと
なるように熱処理する。In the method of manufacturing a semiconductor device according to the present invention,
The step of forming the Ti film includes forming the Ti film to have a thickness of 30 to 50 nm, and the step of performing a heat treatment to the Ti film includes performing a heat treatment so that the TiSi x film has a thickness of 30 to 40 nm. .
【００２６】本発明の半導体装置の製造方法において、
前記Ｔｉ膜に熱処理を施すステップでは、６５０℃の熱
処理を行う。In the method of manufacturing a semiconductor device according to the present invention,
In the step of performing a heat treatment on the Ti film, a heat treatment at 650 ° C. is performed.
【００２７】本発明の半導体装置の製造方法において、
前記ＴｉＮ膜を形成するステップでは、前記ＴｉＮ膜の
膜厚を５〜２０ｎｍに形成する。In the method of manufacturing a semiconductor device according to the present invention,
In the step of forming the TiN film, the TiN film is formed to a thickness of 5 to 20 nm.
【００２８】本発明の半導体装置の製造方法は、半導体
基板上にゲート絶縁膜を形成するステップと、前記ゲー
ト絶縁膜の上に多結晶シリコン膜を形成するステップ
と、前記多結晶シリコン膜の上にＴｉ膜を形成するステ
ップと、前記Ｔｉ膜に窒素雰囲気中で熱処理を施して第
１のＴｉＮ膜およびＴｉＳｉ２膜を形成するステップ
と、前記第１のＴｉＮ膜を選択的に除去するステップ
と、前記第１のＴｉＮ膜を選択的に除去した後に前記Ｔ
ｉＳｉ２膜の上に第２のＴｉＮ膜を形成するステップ
と、前記第２のＴｉＮ膜の上にＷ膜を形成するステップ
とを備えている。According to the method of manufacturing a semiconductor device of the present invention, a step of forming a gate insulating film on a semiconductor substrate; a step of forming a polycrystalline silicon film on the gate insulating film; Forming a first TiN film and a TiSi 2 film by subjecting the Ti film to a heat treatment in a nitrogen atmosphere; and selectively removing the first TiN film. After selectively removing the first TiN film, the T
forming a second TiN film on the iSi 2 film; and forming a W film on the second TiN film.
【００２９】本発明の半導体装置の製造方法において、
前記Ｔｉ膜に窒素雰囲気中で熱処理を施すステップで
は、前記Ｔｉ膜に６００〜７５０℃の加熱処理を施す。In the method of manufacturing a semiconductor device according to the present invention,
In the step of performing a heat treatment on the Ti film in a nitrogen atmosphere, the Ti film is subjected to a heat treatment at 600 to 750 ° C.
【００３０】本発明の半導体装置の製造方法において、
前記第１のＴｉＮ膜を選択的に除去するステップでは、
アンモニアと過酸化水素水との水溶液を用いる。In the method of manufacturing a semiconductor device according to the present invention,
In the step of selectively removing the first TiN film,
An aqueous solution of ammonia and aqueous hydrogen peroxide is used.
【００３１】本発明の半導体装置の製造方法は、半導体
基板上にゲート絶縁膜を形成するステップと、前記ゲー
ト酸化膜の上に多結晶シリコン膜を形成するステップ
と、前記多結晶シリコン膜の上にＴｉ膜を形成するステ
ップと、前記Ｔｉ膜に酸素が混入した窒素雰囲気中で熱
処理を施して酸化または窒化されたチタン膜、ＴｉＳｉ
２膜を形成するステップと、前記酸化または窒化された
チタン膜を選択的に除去するステップと、前記酸化また
は窒化されたチタン膜を選択的に除去した後に前記Ｔｉ
Ｓｉ２膜の上にＴｉＮ膜を形成するステップと、前記Ｔ
ｉＮ膜の上にＷ膜を形成するステップとを備えている。The method of manufacturing a semiconductor device according to the present invention
Forming a gate insulating film on a substrate;
Forming a polycrystalline silicon film on the oxide film
Forming a Ti film on the polycrystalline silicon film.
Heat in a nitrogen atmosphere where oxygen is mixed in the Ti film.
Treated and oxidized or nitrided titanium film, TiSi
2Forming a film, said oxidized or nitrided
Selectively removing the titanium film;
After selectively removing the nitrided titanium film,
Si2Forming a TiN film on the film;
forming a W film on the iN film.
【００３２】本発明の半導体装置の製造方法において、
前記Ｔｉ膜に酸素が混入した窒素雰囲気中で熱処理を施
すステップでは、前記Ｔｉ膜に、６００〜７５０℃の加
熱処理を施す。In the method for manufacturing a semiconductor device according to the present invention,
In the step of performing a heat treatment in a nitrogen atmosphere in which oxygen is mixed in the Ti film, the Ti film is subjected to a heat treatment at 600 to 750 ° C.
【００３３】本発明の半導体装置の製造方法において、
前記第酸化または窒化されたチタン膜を選択的に除去す
るステップでは、アンモニアと過酸化水素水との水溶液
を用いる。In the method of manufacturing a semiconductor device according to the present invention,
In the step of selectively removing the oxidized or nitrided titanium film, an aqueous solution of ammonia and hydrogen peroxide is used.
【００３４】本発明の半導体装置は、半導体基板に形成
されたソース／ドレイン領域と、前記半導体基板上にゲ
ート絶縁膜を介して設けられたゲート電極とを備え、前
記ゲート電極は、多結晶シリコン膜と、前記多結晶シリ
コン膜の上に形成されたＴｉＮ膜と、前記ＴｉＮ膜の上
に形成されたＷＮ膜と、前記ＷＮ膜の上に形成されたＷ
膜とを備えている。A semiconductor device according to the present invention comprises a source / drain region formed on a semiconductor substrate, and a gate electrode provided on the semiconductor substrate via a gate insulating film, wherein the gate electrode is formed of polycrystalline silicon. A TiN film formed on the polycrystalline silicon film, a WN film formed on the TiN film, and a WN film formed on the WN film.
And a membrane.
【００３５】本発明の半導体装置において、前記Ｗ膜の
結晶粒径は、前記Ｗ膜の下地が前記ＴｉＮ膜である場合
の該Ｗ膜の結晶粒径に比べて、大きい。In the semiconductor device of the present invention, the crystal grain size of the W film is larger than the crystal grain size of the W film when the underlayer of the W film is the TiN film.
【００３６】[0036]
【発明の実施の形態】添付図面を参照して、本発明によ
る半導体装置の製造方法の一実施形態を以下に説明す
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a method for manufacturing a semiconductor device according to the present invention will be described below with reference to the accompanying drawings.
【００３７】図１から図１１を参照して、第１の実施形
態について説明する。第１の実施形態は、シリコン半導
体基板上のｎチャネルＭＯＳに、本発明のゲート構造を
用いたものである。The first embodiment will be described with reference to FIGS. In the first embodiment, the gate structure of the present invention is used for an n-channel MOS on a silicon semiconductor substrate.
【００３８】図１に示すように、Ｐ型シリコン基板１１
の表面領域に半導体集積回路を構成するために従来採用
されている方法で素子分離領域を形成する。例えば、Ｌ
ＯＣＯＳ法（改良ＬＯＣＯＳ法）や、溝分離法がある。
ここでは、溝分離法により絶縁膜１２を形成する。しき
い値電圧制御の為に素子領域表面の不純物濃度を適当な
ものにする。例えば、ボロンをイオン注入する。As shown in FIG. 1, a P-type silicon substrate 11
An element isolation region is formed in a surface region of the semiconductor device by a method conventionally used for forming a semiconductor integrated circuit. For example, L
There are an OCOS method (improved LOCOS method) and a groove separation method.
Here, the insulating film 12 is formed by a groove separation method. For controlling the threshold voltage, the impurity concentration on the surface of the element region is made appropriate. For example, boron is ion-implanted.
【００３９】次いで、図２に示すように、ゲート酸化膜
１３を形成する。膜厚は、１〜１０ｎｍ程度とする。例
えば、３ｎｍとする。この膜厚は、求められる素子特性
によるが、ゲート長（チャネル長）の減少に伴いしきい
値電圧を制御しつつ、高い電流駆動能力を得るために
は、薄くする必要がある。形成方法は、熱酸化がよい。
また、ＣＶＤ法によることも可能である。Next, as shown in FIG. 2, a gate oxide film 13 is formed. The thickness is about 1 to 10 nm. For example, it is set to 3 nm. Although this film thickness depends on the required element characteristics, it is necessary to reduce the film thickness in order to obtain a high current driving capability while controlling the threshold voltage as the gate length (channel length) decreases. The formation method is preferably thermal oxidation.
Further, it is also possible to use a CVD method.
【００４０】次に、図３に示すように、多結晶シリコン
膜１４を形成する。膜厚は、２０〜１００ｎｍとする。
例えば、５０ｎｍ。形成方法は、ＣＶＤ法がよい。Next, as shown in FIG. 3, a polycrystalline silicon film 14 is formed. The thickness is set to 20 to 100 nm.
For example, 50 nm. The formation method is preferably a CVD method.
【００４１】この多結晶シリコン膜をｎ型にするには、
（１）ＣＶＤ法での多結晶シリコン膜の成膜時に、原料
ガスにリンまたは砒素を含むガスを混入させて、成膜と
同時にｎ型にする方法と、（２）成膜後に、イオン注入
または熱拡散によりｎ型不純物を導入する方法がある。To make this polycrystalline silicon film n-type,
(1) a method in which a gas containing phosphorus or arsenic is mixed into a source gas when forming a polycrystalline silicon film by a CVD method to make the film n-type simultaneously with the film formation; and (2) ion implantation after film formation. Alternatively, there is a method of introducing an n-type impurity by thermal diffusion.
【００４２】いずれの場合にも、その時の多結晶シリコ
ン膜中のｎ型不純物濃度は、高い方が望ましく、例えば
１×１０１９ｃｍ−３以上がよい。In any case, it is desirable that the n-type impurity concentration in the polycrystalline silicon film at that time is high, for example, 1 × 10 19 cm −3 or more.
【００４３】同じ基板上に表面チャネル型ｐチャネルＭ
ＯＳＦＥＴを形成する場合には、次の２種類の方法で、
多結晶シリコンの伝導型を制御する。Surface channel type p-channel M on the same substrate
When an OSFET is formed, the following two methods are used.
Control the conduction type of polycrystalline silicon.
【００４４】（１）この多結晶シリコン成膜時に、ｎ型
半導体にするための不純物を導入し、多結晶シリコン膜
をｎ型にする。この時、その濃度は前記の場合より小さ
くする。レジストマスクを用いて、ｐチャネルＭＯＳを
形成する領域にボロン等のｐ型不純物をイオン注入す
る。(1) At the time of this polycrystalline silicon film formation, an impurity for forming an n-type semiconductor is introduced to make the polycrystalline silicon film n-type. At this time, the concentration is made smaller than the above case. Using a resist mask, a p-type impurity such as boron is ion-implanted into a region where a p-channel MOS is to be formed.
【００４５】（２）まず、レジストマスクにより、ｎチ
ャネルＭＯＳＦＥＴを形成する領域にｎ型不純物をイオ
ン注入で導入する。そのレジストマスクを除去後、別の
レジストマスクを用いてｐチャネルＭＯＳＦＥＴを形成
する領域にｐ型不純物をイオン注入により導入する。そ
れぞれ、不純物濃度が高い方が望ましく、例えば、１×
１０１９ｃｍ−３以上になるようにする。(2) First, an n-type impurity is ion-implanted into a region for forming an n-channel MOSFET using a resist mask. After removing the resist mask, a p-type impurity is introduced by ion implantation into a region where a p-channel MOSFET is to be formed using another resist mask. It is desirable that the impurity concentration is high, for example, 1 ×
It is set to be 10 19 cm −3 or more.
【００４６】次に、図４に示すように、ＴｉＮ１５をス
パッタ法またはＣＶＤ法で、多結晶シリコン膜上に成膜
する。特に、反応性スパッタを用いるとよい。膜厚は、
５〜２０ｎｍがよい。例えば、１０ｎｍとする。Next, as shown in FIG. 4, TiN15 is formed on the polycrystalline silicon film by sputtering or CVD. In particular, reactive sputtering is preferably used. The film thickness is
5-20 nm is preferred. For example, it is set to 10 nm.
【００４７】次いで、図５に示すように、ＷＮ膜１６を
スパッタ法またはＣＶＤ法で成膜する。膜厚は、５〜２
０ｎｍがよい。例えば、１０ｎｍとする。ＷＮ膜１６を
ＣＶＤ法で成膜した場合、成膜後、ファーネスまたはＲ
ＴＡ（ランプアニール）で熱処理するのもよい。Next, as shown in FIG. 5, a WN film 16 is formed by sputtering or CVD. The film thickness is 5-2
0 nm is good. For example, it is set to 10 nm. When the WN film 16 is formed by the CVD method, the furnace or R
The heat treatment may be performed by TA (lamp annealing).
【００４８】ここで、上記ＣＶＤ法では、フッ素とタン
グステンとの化合物を原料ガスに使用する場合が多い。
その場合、成膜後膜中にフッ素が残留することがある。
そのフッ素は、後の工程で熱処理があると、外方拡散
し、ＷＮ膜１６上の膜剥離の原因となることがある。そ
のため、ＷＮ膜１６の成膜直後に熱処理でそのフッ素を
予め除去するのがよい。この熱処理は、窒素雰囲気で、
５００℃程度の低温で、例えば３０分間行うのがよい。Here, in the above-mentioned CVD method, a compound of fluorine and tungsten is often used as a source gas.
In that case, fluorine may remain in the film after film formation.
If there is a heat treatment in a later step, the fluorine may diffuse outward and cause film peeling on the WN film 16. Therefore, it is preferable to remove the fluorine by heat treatment immediately after the formation of the WN film 16. This heat treatment is performed in a nitrogen atmosphere.
It is preferable to perform the process at a low temperature of about 500 ° C., for example, for 30 minutes.
【００４９】次に、図６に示すように、Ｗ膜１７をスパ
ッタ法またはＣＶＤ法で成膜する。膜厚は、５０〜２０
０ｎｍがよい。ここでも、Ｗ膜１７をＣＶＤ法で成膜し
た場合、残留するフッ素を除去するために熱処理するこ
ともよい。この熱処理は、窒素雰囲気、または不活性ガ
ス中で、５００〜７００℃の温度で、３０〜１０分行う
のがよい。Next, as shown in FIG. 6, a W film 17 is formed by sputtering or CVD. The film thickness is 50-20
0 nm is good. Also here, when the W film 17 is formed by the CVD method, a heat treatment may be performed to remove the remaining fluorine. This heat treatment is preferably performed in a nitrogen atmosphere or an inert gas at a temperature of 500 to 700 ° C. for 30 to 10 minutes.
【００５０】次いで、図７に示すように、レジストマス
クまたは、シリコン酸化膜、シリコン窒化膜などを材料
としたマスクで、上記のＷ／ＷＮ／ＴｉＮ／多結晶シリ
コン多層膜をエッチングして、素子領域上に選択的に残
して、ゲート電極配線１８とする。Next, as shown in FIG. 7, the W / WN / TiN / polycrystalline silicon multilayer film is etched with a resist mask or a mask using a silicon oxide film, a silicon nitride film or the like as a material. The gate electrode wiring 18 is left selectively over the region.
【００５１】次に、リンまたは砒素をイオン注入し、Ｌ
ＤＤまたは拡張ソース・ドレイン領域１９を形成する。Next, phosphorus or arsenic is ion-implanted,
DD or extended source / drain regions 19 are formed.
【００５２】その後、シリコン酸化膜またはシリコン窒
化膜を２０〜２００ｎｍ成膜する。例えば、１００ｎｍ
である。そして、異方性エッチングにより、シリコン酸
化膜またはシリコン窒化膜をエッチバックし、ゲート電
極配線の側面に側壁膜（サイドウォール）２０を形成す
る（図８）。After that, a silicon oxide film or a silicon nitride film is formed to a thickness of 20 to 200 nm. For example, 100 nm
It is. Then, the silicon oxide film or the silicon nitride film is etched back by anisotropic etching to form a side wall film (side wall) 20 on the side surface of the gate electrode wiring (FIG. 8).
【００５３】次いで、図９に示すように、ソース・ドレ
インとなる高濃度ｎ型不純物領域２１を形成する。この
ときの不純物はイオン注入により導入し、窒素雰囲気で
の熱処理により活性化するのがよい。この熱処理は、次
に述べる層間絶縁膜２２の形成後でもよい。注入条件
は、その基板の濃度が１×１０１９〜２０ｃｍ−３にな
るようにする。熱処理温度は、５００〜９５０℃がよ
い。Next, as shown in FIG. 9, a high concentration n-type impurity region 21 serving as a source / drain is formed. The impurities at this time are preferably introduced by ion implantation and activated by heat treatment in a nitrogen atmosphere. This heat treatment may be performed after the formation of the interlayer insulating film 22 described below. The implantation conditions are such that the concentration of the substrate is 1 × 10 19 to 20 cm −3 . The heat treatment temperature is preferably 500 to 950 ° C.
【００５４】次に、図１０に示すように、層間絶縁膜２
２を形成する。材料は、ＢＰＳＧ等のシリコン酸化膜が
よい。膜厚は、３００〜７００ｎｍ。例えば、５００ｎ
ｍとする。成膜法は、ＣＶＤ法がよい。Next, as shown in FIG.
Form 2 The material is preferably a silicon oxide film such as BPSG. The film thickness is 300 to 700 nm. For example, 500n
m. The film forming method is preferably a CVD method.
【００５５】上記工程の以降は、従来用いられている方
法で、配線形成をする（図１１）。その一例として、Ｄ
ＲＡＭに本実施形態を適用した場合について述べる。After the above steps, wiring is formed by a conventionally used method (FIG. 11). As an example, D
A case where this embodiment is applied to a RAM will be described.
【００５６】前記層間絶縁膜２２の所定位置に、レジス
トマスクおよびドライエッチング技術を用いて層間膜材
料を除去してコンタクト孔を開口する。多結晶シリコン
２３またはＷ／ＴｉＮ／Ｔｉを成膜エッチバックしてコ
ンタクト孔に埋め込む。At a predetermined position of the interlayer insulating film 22, a contact hole is opened by removing the interlayer film material using a resist mask and a dry etching technique. Polycrystalline silicon 23 or W / TiN / Ti is etched back to fill the contact holes.
【００５７】多結晶シリコン、多結晶シリコンとＷＳｉ
２との積層膜またはＷＳｉ２、Ｗ単層膜等２４を成膜
し、レジストマスクおよびドライエッチングにより所望
の配線レイアウトに加工する。この場合、例えば、メモ
リセル領域のビット線とセルトランジスタとの接続、容
量素子との接続には、多結晶シリコンを用いるとよい。
ＤＲＡＭの周辺回路部のトランジスタとの接続には、Ｗ
積層構造がよい。Polycrystalline silicon, polycrystalline silicon and WSi
2 or a WSi 2 or W single layer film 24 is formed, and processed into a desired wiring layout by a resist mask and dry etching. In this case, for example, polycrystalline silicon may be used for connection between the bit line and the cell transistor in the memory cell region and connection between the capacitor and the capacitor.
The connection with the transistor in the peripheral circuit of the DRAM is
A laminated structure is good.
【００５８】また、他の例として、ロジックＬＳＩの配
線としては、この層の配線をＷや多結晶シリコンで形成
し、その上層配線をＡｌ、ＡｌＣｕ合金やＣｕにより構
成するとよい。As another example, as the wiring of the logic LSI, the wiring of this layer may be formed of W or polycrystalline silicon, and the upper wiring may be formed of Al, AlCu alloy or Cu.
【００５９】第１の実施形態によれば、ゲート電極がＷ
／ＴｉＮ／多結晶シリコン積層構造に比べて、抵抗の低
減化が実現できる。すなわち、上記のように、ＷＮ１６
とＴｉＮ１５とを独立した工程でそれぞれに成膜するこ
とで、Ｗ１７の下地はＷＮ１６になる。この場合、Ｗ１
７の結晶粒径は、ＴｉＮ１５が下地である場合に比べ大
きくなり、その結果、抵抗が低減される。According to the first embodiment, the gate electrode is made of W
The resistance can be reduced as compared with the / TiN / polycrystalline silicon laminated structure. That is, as described above, WN16
And TiN15 are formed separately in independent steps, so that the underlayer of W17 becomes WN16. In this case, W1
The crystal grain size of No. 7 is larger than that in the case where TiN 15 is the base, and as a result, the resistance is reduced.
【００６０】次に、図１２から図１７を参照して、第２
の実施形態について説明する。Next, referring to FIG. 12 to FIG.
An embodiment will be described.
【００６１】第２の実施形態もまた、シリコン半導体基
板上のｎチャネルＭＯＳを対象とする。The second embodiment is also directed to an n-channel MOS on a silicon semiconductor substrate.
【００６２】多結晶シリコン膜３１を成膜し、それに不
純物を導入するまでは、前記第１の実施形態と同様に構
成する（図１〜３）。The structure up to the formation of the polycrystalline silicon film 31 and the introduction of impurities therein are the same as in the first embodiment (FIGS. 1 to 3).
【００６３】図１２に示すように、Ｔｉ３２をスパッタ
法またはＣＶＤ法で成膜する。膜厚は、５〜５０ｎｍ程
度とする。例えば、３０〜５０ｎｍがよく、ここでは３
０ｎｍとする。As shown in FIG. 12, Ti32 is formed by sputtering or CVD. The film thickness is about 5 to 50 nm. For example, 30 to 50 nm is good, and here, 3 nm
It is set to 0 nm.
【００６４】ＲＴＡなどの方法で窒素雰囲気で熱処理す
る。例えば３０秒、６００〜７５０℃の温度で行うのが
よい。例えば、６５０℃がよい。Heat treatment is performed in a nitrogen atmosphere by a method such as RTA. For example, the heat treatment is preferably performed at a temperature of 600 to 750 ° C. for 30 seconds. For example, 650 ° C. is preferable.
【００６５】この熱処理工程を真空中で行ってもよい。
また、雰囲気をＡｒにしてもよい。真空またはＡｒ雰囲
気中で熱処理する場合、例えば３０秒、６５０℃で行う
のがよい。This heat treatment step may be performed in a vacuum.
Further, the atmosphere may be Ar. When the heat treatment is performed in a vacuum or Ar atmosphere, the heat treatment is preferably performed at 650 ° C. for 30 seconds, for example.
【００６６】図１３に示すように、窒素雰囲気で熱処理
した場合、多結晶シリコン３１上に成膜されたＴｉ３２
は、その表面の一部が窒素と化合して窒化チタン３３に
なり、他の一部はシリコンと化合してＴｉＳｉ２３４に
なる。ここでの熱処理は、ＴｉＳｉ２３４の膜厚が３０
〜４０ｎｍとなるように熱処理するのが好ましい。ま
た、窒素雰囲気中に酸素が混入していた場合には、一部
が酸化チタン（ＴｉＯ）になり、窒化チタン（ＴｉＮ）
と混ざり合ってＴｉＯＮ膜（酸化または窒化されたチタ
ン膜、酸化窒化チタン）が形成される。As shown in FIG. 13, when heat treatment is performed in a nitrogen atmosphere,
A part of its surface is combined with nitrogen to form titanium nitride 33, and the other part is combined with silicon to form TiSi 2 34. In this heat treatment, the film thickness of TiSi 2 34 is 30.
It is preferable to perform heat treatment so as to have a thickness of about 40 nm. Further, when oxygen is mixed in the nitrogen atmosphere, a part becomes titanium oxide (TiO) and titanium nitride (TiN)
And a TiON film (a titanium film oxidized or nitrided, titanium oxynitride) is formed.
【００６７】図１４に示すように、上記の窒化チタン３
３、酸化窒化チタン（酸化または窒化されたチタン膜、
ＴｉＯＮ）は、アンモニアと過酸化水素水との水溶液を
用いて選択的に除去する。As shown in FIG. 14, the above titanium nitride 3
3. Titanium oxynitride (oxidized or nitrided titanium film,
TiON) is selectively removed using an aqueous solution of ammonia and hydrogen peroxide.
【００６８】真空中または、Ａｒ雰囲気中で熱処理を行
った場合には、窒化チタン３３、酸化窒化チタン（酸化
または窒化されたチタン膜、ＴｉＯＮ）は、形成されな
いか、ほとんど形成されない。その場合、形成されるＴ
ｉＳｉ２３４の膜厚は、窒素雰囲気中で熱処理する場合
に比べて、厚くなる。When the heat treatment is performed in a vacuum or in an Ar atmosphere, the titanium nitride 33 and titanium oxynitride (oxidized or nitrided titanium film, TiON) are not formed or hardly formed. In that case, the T
The film thickness of iSi 2 34 is larger than that when heat treatment is performed in a nitrogen atmosphere.
【００６９】次に、図１５に示すように、前記第１の実
施形態と同様に、ＴｉＮ３５を成膜する。引き続き、図
１６に示すように、Ｗ膜３６をその上に成膜する。条件
は、前記第１の実施形態と同様である。Next, as shown in FIG. 15, a TiN film is formed as in the first embodiment. Subsequently, as shown in FIG. 16, a W film 36 is formed thereon. The conditions are the same as in the first embodiment.
【００７０】これ以降、前記第１の実施形態と同じ工程
で、１層目の配線工程まで形成する（図１７）。この１
層目の配線工程以降、前記第１の実施形態と同様に、適
用するＬＳＩに応じて配線、容量素子などを組み合わせ
る。Thereafter, the same steps as those in the first embodiment are performed up to the first-layer wiring step (FIG. 17). This one
After the wiring step for the layer, as in the first embodiment, wirings, capacitors, and the like are combined according to the LSI to be applied.
【００７１】この第２の実施形態によれば、Ｔｉ３２の
熱処理によって生成されるＴｉＳｉ ２膜３４の膜厚は、
３０〜４０ｎｍであり、十分な厚さの膜厚であることか
ら、耐熱性が高い。According to the second embodiment, Ti32
TiSi produced by heat treatment 2The thickness of the film 34 is
30 to 40 nm, a sufficient thickness
High heat resistance.
【００７２】また、従来例（特公平６−８７５０１号公
報）に述べられるように、アンモニア（ＮＨ３）雰囲気
でＴｉを熱処理して、形成されるＴｉＳｉ２とＴｉＮと
の膜厚制御は困難であるが、上記第２の実施形態のよう
にＴｉＮ３３を一度選択的に除去し、改めてＴｉＮ３５
を成膜することで、多結晶シリコン膜３１に対する拡散
防止膜であるＴｉＮ３５の厚みが十分なものを選択でき
るようになる。Further, as described in the conventional example (Japanese Patent Publication No. 6-87501), it is difficult to control the film thickness of TiSi 2 and TiN by heat-treating Ti in an ammonia (NH 3 ) atmosphere. However, as in the second embodiment, the TiN 33 is selectively removed once, and the TiN 35 is renewed.
Is formed, it is possible to select a film having sufficient thickness of TiN 35 which is a diffusion prevention film for the polycrystalline silicon film 31.
【００７３】すなわち、多結晶シリコン（Ｓｉ）３１膜
上のＴｉ膜３２を窒素またはアンモニア雰囲気で熱処理
して、ＴｉとＳｉおよびＮとを反応させてＴｉＮ３３／
ＴｉＳｉｘ３４構造を形成する場合、表面からの窒化反
応と下地とのシリサイド化反応との競合で、それぞれの
厚みが決定する。つまり、その熱処理条件である温度、
時間によって決定する。That is, the Ti film 32 on the polycrystalline silicon (Si) 31 film is heat-treated in a nitrogen or ammonia atmosphere so that Ti reacts with Si and N to form TiN 33 /.
In the case of forming a TiSi x 34 structure, each thickness is determined by competition between a nitriding reaction from the surface and a silicidation reaction with the base. In other words, the temperature, which is the heat treatment condition,
Determined by time.
【００７４】上記の特公平６−８７５０１号公報では、
薄いＴｉＳｉ２膜を形成する方法として、薄いＴｉ膜を
予め成膜して、熱処理する方法が述べられている。この
方法によれば、Ｔｉ膜厚が薄くなるに従い、熱処理時間
を短く、温度を下げる方向に条件を設定する必要があ
る。しかしながら、それでは、十分な制御性を確保する
ことができないという問題がある。これに対して、第２
の実施形態によれば、ＴｉＮ３３を一度除去して再度成
膜するため、ＴｉＳｉ２３４とＴｉＮ３５のそれぞれの
膜厚を自由に設定できる、という利点がある。In the above Japanese Patent Publication No. 6-87501,
As a method of forming a thin TiSi 2 film, a method of forming a thin Ti film in advance and performing a heat treatment is described. According to this method, as the Ti film thickness becomes thinner, it is necessary to set conditions such that the heat treatment time is shortened and the temperature is lowered. However, then, there is a problem that sufficient controllability cannot be ensured. In contrast, the second
According to the embodiment, since the TiN 33 is removed once and the film is formed again, there is an advantage that the respective film thicknesses of the TiSi 2 34 and the TiN 35 can be freely set.
【００７５】例えば、上記公報では、Ｓｉ上のＴｉ膜を
窒素またはアンモニア雰囲気で熱処理してＴｉＮ／Ｔｉ
Ｓｉｘの２層膜を形成した後、Ｗの堆積時に９５０〜１
０００℃の熱処理を行うと、下層のＴｉＳｉｘ膜の凝縮
分解を招きＴｉＮ膜中にピンホールが形成されることが
指摘されているが、第２の実施形態によれば、一度除去
してから再度ＴｉＮ３５を成膜するときにピンホールが
形成されない程度の膜厚のＴｉＮ３５を自由に選択する
ことが可能である。For example, in the above-mentioned publication, a Ti film on Si is heat-treated in a nitrogen or ammonia atmosphere to form TiN / Ti.
After forming the two-layered film of Si x, when W deposition 950-1
It has been pointed out that heat treatment at 000 ° C. causes condensation and decomposition of the underlying TiSi x film to form pinholes in the TiN film. However, according to the second embodiment, once the pinhole is removed, It is possible to freely select TiN 35 having such a thickness that a pinhole is not formed when TiN 35 is formed again.
【００７６】また、Ｓｉ膜３１上のＴｉ膜３２をＡｒ雰
囲気で（窒素またはアンモニア雰囲気中ではなく）熱処
理してシリサイド化させた場合、ＴｉＳｉｘ３４の厚み
はシリサイド反応のみで決まる。このことから、考慮す
べき要因が少なくなる点で、ＴｉＳｉｘ３４の膜厚の制
御を行い易いといえる。When the Ti film 32 on the Si film 31 is silicided by heat treatment in an Ar atmosphere (not in a nitrogen or ammonia atmosphere), the thickness of TiSi x 34 is determined only by the silicide reaction. From this, it can be said that it is easy to control the film thickness of TiSi x 34 because there are fewer factors to consider.
【００７７】[0077]
【発明の効果】本発明の半導体装置の製造方法によれ
ば、半導体基板上にゲート絶縁膜を形成するステップ
と、前記半導体基板上に前記ゲート絶縁膜を介してゲー
ト電極を形成するステップとを備え、前記ゲート電極を
形成するステップは、多結晶シリコン膜を形成するステ
ップと、前記多結晶シリコン膜の上にＴｉＮ膜を形成す
るステップと、前記ＴｉＮ膜の上にＷＮ膜を形成するス
テップと、前記ＷＮ膜の上にＷ膜を形成するステップと
を備えているため、耐熱性が良く、且つ抵抗の低いゲー
ト電極を有する半導体装置を得ることができる。According to the method of manufacturing a semiconductor device of the present invention, the steps of forming a gate insulating film on a semiconductor substrate and forming a gate electrode on the semiconductor substrate via the gate insulating film are performed. Forming the gate electrode, forming a polycrystalline silicon film, forming a TiN film on the polycrystalline silicon film, and forming a WN film on the TiN film; Forming a W film on the WN film, a semiconductor device having a gate electrode with good heat resistance and low resistance can be obtained.
【図１】本発明の半導体装置の製造方法の第１の実施の
形態の一工程を示す側断面図である。FIG. 1 is a side sectional view showing one step of a first embodiment of a method of manufacturing a semiconductor device of the present invention.
【図２】第１の実施の形態の他の工程を示す側断面図で
ある。FIG. 2 is a side sectional view showing another step of the first embodiment.
【図３】第１の実施の形態のさらに他の工程を示す側断
面図である。FIG. 3 is a side sectional view showing still another step of the first embodiment.
【図４】第１の実施の形態のさらに他の工程を示す側断
面図である。FIG. 4 is a side sectional view showing still another step of the first embodiment.
【図５】第１の実施の形態のさらに他の工程を示す側断
面図である。FIG. 5 is a side sectional view showing still another step of the first embodiment.
【図６】第１の実施の形態のさらに他の工程を示す側断
面図である。FIG. 6 is a side sectional view showing still another step of the first embodiment.
【図７】第１の実施の形態のさらに他の工程を示す側断
面図である。FIG. 7 is a side sectional view showing still another step of the first embodiment.
【図８】第１の実施の形態のさらに他の工程を示す側断
面図である。FIG. 8 is a side sectional view showing still another step of the first embodiment.
【図９】第１の実施の形態のさらに他の工程を示す側断
面図である。FIG. 9 is a side sectional view showing still another step of the first embodiment.
【図１０】第１の実施の形態のさらに他の工程を示す側
断面図である。FIG. 10 is a side sectional view showing still another step of the first embodiment.
【図１１】第１の実施の形態のさらに他の工程を示す側
断面図である。FIG. 11 is a side sectional view showing still another step of the first embodiment.
【図１２】本発明の半導体装置の製造方法の第２の実施
の形態の一工程を示す側断面図である。FIG. 12 is a side sectional view showing one step of a second embodiment of the method of manufacturing a semiconductor device of the present invention.
【図１３】第２の実施の形態の他の工程を示す側断面図
である。FIG. 13 is a side sectional view showing another step of the second embodiment.
【図１４】第２の実施の形態のさらに他の工程を示す側
断面図である。FIG. 14 is a side sectional view showing still another step of the second embodiment.
【図１５】第２の実施の形態のさらに他の工程を示す側
断面図である。FIG. 15 is a side sectional view showing still another step of the second embodiment.
【図１６】第２の実施の形態のさらに他の工程を示す側
断面図である。FIG. 16 is a side sectional view showing still another step of the second embodiment.
【図１７】本発明の半導体装置の製造方法の第１の実施
の形態の一工程を示す側断面図である。FIG. 17 is a side sectional view showing one step of the first embodiment of the method of manufacturing the semiconductor device of the present invention.
【図１８】従来の半導体装置の製造方法の一工程を示す
側断面図である。FIG. 18 is a side sectional view showing one step of a conventional semiconductor device manufacturing method.
【図１９】従来の半導体装置の製造方法の他の工程を示
す側断面図である。FIG. 19 is a side sectional view showing another step of the conventional method of manufacturing a semiconductor device.
１１ シリコン基板 １２ 溝分離絶縁膜 １３ ゲート絶縁膜 １４ 多結晶シリコン膜 １５ ＴｉＮ １６ ＷＮ １７ Ｗ １８ ゲート電極 １９ ＬＤＤ ２０ 側壁膜 ２１ 高濃度不純物領域 ２２ 層間絶縁膜 ２３ 多結晶シリコン ２４ 配線 ３１ 多結晶シリコン膜 ３２ Ｔｉ ３３ ＴｉＮ（第１のＴｉＮ膜） ３４ ＴｉＳｉ２ ３５ ＴｉＮ（第２のＴｉＮ膜） ３６ Ｗ Reference Signs List 11 silicon substrate 12 trench isolation insulating film 13 gate insulating film 14 polycrystalline silicon film 15 TiN 16 WN 17 W 18 gate electrode 19 LDD 20 sidewall film 21 high-concentration impurity region 22 interlayer insulating film 23 polycrystalline silicon 24 wiring 31 polycrystalline silicon Film 32 Ti 33 TiN (first TiN film) 34 TiSi2 35 TiN (second TiN film) 36 W
Claims (27)
ステップと、 前記半導体基板上に前記ゲート絶縁膜を介してゲート電
極を形成するステップとを備え、 前記ゲート電極を形成するステップは、 多結晶シリコン膜を形成するステップと、 前記多結晶シリコン膜の上にＴｉＮ膜を形成するステッ
プと、 前記ＴｉＮ膜の上にＷＮ膜を形成するステップと、 前記ＷＮ膜の上にＷ膜を形成するステップとを備えてな
る半導体装置の製造方法。A step of forming a gate insulating film on a semiconductor substrate; and a step of forming a gate electrode on the semiconductor substrate with the gate insulating film interposed therebetween. Forming a crystalline silicon film; forming a TiN film on the polycrystalline silicon film; forming a WN film on the TiN film; forming a W film on the WN film And a method for manufacturing a semiconductor device.
おいて、 前記ＴｉＮ膜を形成するステップは、 反応性スパッタリング法により行う半導体装置の製造方
法。2. The method for manufacturing a semiconductor device according to claim 1, wherein the step of forming the TiN film is performed by a reactive sputtering method.
製造方法において、 前記ＴｉＮ膜を形成するステップは、 前記ＴｉＮ膜の膜厚を５〜２０ｎｍに形成する半導体装
置の製造方法。3. The method of manufacturing a semiconductor device according to claim 1, wherein the step of forming the TiN film includes forming the TiN film to a thickness of 5 to 20 nm.
体装置の製造方法において、 前記ＷＮ膜を形成するステップは、 前記ＷＮ膜の膜厚を５〜２０ｎｍに形成する半導体装置
の製造方法。4. The method of manufacturing a semiconductor device according to claim 1, wherein the step of forming the WN film comprises: forming the WN film to a thickness of 5 to 20 nm. .
体装置の製造方法において、 前記ＷＮ膜を形成するステップは、 フッ素とタングステンとの化合物を原料ガスとして用い
たＣＶＤ法で行い、前記ＣＶＤ法により前記ＷＮ膜を形
成した後に、前記ＷＮ膜に含まれるフッ素を除去するス
テップを備えた半導体装置の製造方法。5. The method of manufacturing a semiconductor device according to claim 1, wherein the step of forming the WN film is performed by a CVD method using a compound of fluorine and tungsten as a source gas. A method for manufacturing a semiconductor device, comprising a step of removing fluorine contained in the WN film after forming the WN film by a CVD method.
おいて、 前記ＷＮ膜に含まれるフッ素を除去するステップは、窒
素雰囲気中での低温加熱処理により行う半導体装置の製
造方法。6. The method of manufacturing a semiconductor device according to claim 5, wherein the step of removing fluorine contained in the WN film is performed by a low-temperature heat treatment in a nitrogen atmosphere.
体装置の製造方法において、 前記Ｗ膜を形成するステップは、 前記Ｗ膜の膜厚を２０〜５００ｎｍに形成する半導体装
置の製造方法。7. The method of manufacturing a semiconductor device according to claim 1, wherein the step of forming the W film comprises: forming the W film to have a thickness of 20 to 500 nm. .
装置の製造方法において、 前記Ｗ膜を形成するステップは、 スパッタリング法で形成する半導体装置の製造方法。8. The method of manufacturing a semiconductor device according to claim 1, wherein the step of forming the W film is performed by a sputtering method.
体装置の製造方法において、 前記Ｗ膜を形成するステップは、 フッ素とタングステンとの化合物を原料ガスとして用い
たＣＶＤ法により行い、前記ＣＶＤ法により前記Ｗ膜を
形成した後に、５００〜７００℃で、窒素雰囲気または
不活性ガス中で熱処理を施すステップを備えた半導体装
置の製造方法。9. The method for manufacturing a semiconductor device according to claim 1, wherein the step of forming the W film is performed by a CVD method using a compound of fluorine and tungsten as a source gas. A method for manufacturing a semiconductor device, comprising: performing a heat treatment in a nitrogen atmosphere or an inert gas at 500 to 700 ° C. after forming the W film by a CVD method.
るステップと、 前記ゲート絶縁膜の上に多結晶シリコン膜を形成するス
テップと、 前記多結晶シリコン膜の上にシリサイド層を形成するス
テップと、 前記シリサイド層を形成した後に、前記シリサイド層の
上にバリアメタル層を形成するステップと、 前記バリアメタル層の上に高融点金属層を形成するステ
ップとを備えた半導体装置の製造方法。10. A step of forming a gate insulating film on a semiconductor substrate, a step of forming a polycrystalline silicon film on the gate insulating film, and a step of forming a silicide layer on the polycrystalline silicon film A method of manufacturing a semiconductor device, comprising: after forming the silicide layer, forming a barrier metal layer on the silicide layer; and forming a refractory metal layer on the barrier metal layer.
法において、 前記シリサイド層を形成するステップは、 ＴｉＳｉｘ膜を形成する半導体装置の製造方法。11. The method according to claim 10, wherein the step of forming said silicide layer, a method of manufacturing a semiconductor device for forming a TiSi x film.
装置の製造方法において、 前記バリアメタル層を形成するステップは、 ＴｉＮ膜を形成する半導体装置の製造方法。12. The method of manufacturing a semiconductor device according to claim 10, wherein the step of forming the barrier metal layer comprises forming a TiN film.
の半導体装置の製造方法において、 前記高融点金属層を形成するステップは、 タングステン膜、モリブデン膜およびイリジウム膜のう
ちのいずれかを形成する半導体装置の製造方法。13. The method for manufacturing a semiconductor device according to claim 10, wherein the step of forming the refractory metal layer comprises forming one of a tungsten film, a molybdenum film, and an iridium film. A method for manufacturing a semiconductor device.
るステップと、 前記ゲート絶縁膜の上に多結晶シリコン膜を形成するス
テップと、 前記多結晶シリコン膜の上にＴｉ膜を形成するステップ
と、 前記Ｔｉ膜に熱処理を施してＴｉＳｉｘ膜を形成するス
テップと、 前記ＴｉＳｉｘ膜の上にＴｉＮ膜を形成するステップ
と、 前記ＴｉＮ膜の上にＷ膜を形成するステップとを備えた
半導体装置の製造方法。14. A step of forming a gate insulating film on a semiconductor substrate; a step of forming a polycrystalline silicon film on the gate insulating film; and a step of forming a Ti film on the polycrystalline silicon film. Forming a TiSi x film by performing a heat treatment on the Ti film; forming a TiN film on the TiSi x film; and forming a W film on the TiN film Device manufacturing method.
法において、 前記Ｔｉ膜を形成するステップは、 スパッタリング法またはＣＶＤ法により前記Ｔｉ膜の膜
厚を５〜５０ｎｍに形成する半導体装置の製造方法。15. The method of manufacturing a semiconductor device according to claim 14, wherein the step of forming the Ti film includes forming the Ti film to a thickness of 5 to 50 nm by a sputtering method or a CVD method. .
装置の製造方法において、 前記Ｔｉ膜に熱処理を施すステップは、 真空中またはＡｒ雰囲気中で行う半導体装置の製造方
法。16. The method of manufacturing a semiconductor device according to claim 14, wherein the step of heat-treating the Ti film is performed in a vacuum or an Ar atmosphere.
装置の製造方法において、 前記Ｔｉ膜を形成するステップは、前記Ｔｉ膜の膜厚を
３０〜５０ｎｍに形成し、 前記Ｔｉ膜に熱処理を施すステップは、前記ＴｉＳｉｘ
膜の膜厚が３０〜４０ｎｍとなるように熱処理する半導
体装置の製造方法。17. The method for manufacturing a semiconductor device according to claim 14, wherein the step of forming the Ti film includes forming the Ti film to a thickness of 30 to 50 nm, and performing a heat treatment on the Ti film. In the step, the TiSi x
A method for manufacturing a semiconductor device in which a heat treatment is performed so that a film thickness becomes 30 to 40 nm.
法において、 前記Ｔｉ膜に熱処理を施すステップは、 ６５０℃の熱処理を行う半導体装置の製造方法。18. The method of manufacturing a semiconductor device according to claim 16, wherein the step of performing a heat treatment on the Ti film includes performing a heat treatment at 650 ° C.
の半導体装置の製造方法において、 前記ＴｉＮ膜を形成するステップは、 前記ＴｉＮ膜の膜厚を５〜２０ｎｍに形成する半導体装
置の製造方法。19. The method of manufacturing a semiconductor device according to claim 14, wherein the step of forming the TiN film comprises: forming the TiN film to a thickness of 5 to 20 nm. .
るステップと、 前記ゲート絶縁膜の上に多結晶シリコン膜を形成するス
テップと、 前記多結晶シリコン膜の上にＴｉ膜を形成するステップ
と、 前記Ｔｉ膜に窒素雰囲気中で熱処理を施して第１のＴｉ
Ｎ膜およびＴｉＳｉ２膜を形成するステップと、 前記第１のＴｉＮ膜を選択的に除去するステップと、 前記第１のＴｉＮ膜を選択的に除去した後に前記ＴｉＳ
ｉ２膜の上に第２のＴｉＮ膜を形成するステップと、 前記第２のＴｉＮ膜の上にＷ膜を形成するステップとを
備えた半導体装置の製造方法。20. A step of forming a gate insulating film on a semiconductor substrate; a step of forming a polycrystalline silicon film on the gate insulating film; and a step of forming a Ti film on the polycrystalline silicon film. Heat treating the Ti film in a nitrogen atmosphere to form a first Ti
Forming an N film and a TiSi 2 film; selectively removing the first TiN film; and selectively removing the first TiN film after removing the TiS film.
Step a method of manufacturing a semiconductor device comprising the steps of forming a W film on the second TiN film forming the i 2 film second TiN film on the.
法において、 前記Ｔｉ膜に窒素雰囲気中で熱処理を施すステップは、 前記Ｔｉ膜に６００〜７５０℃の加熱処理を施す半導体
装置の製造方法。21. The method of manufacturing a semiconductor device according to claim 20, wherein the step of performing a heat treatment on the Ti film in a nitrogen atmosphere comprises: performing a heat treatment at 600 to 750 ° C. on the Ti film.
装置の製造方法において、 前記第１のＴｉＮ膜を選択的に除去するステップは、 アンモニアと過酸化水素水との水溶液を用いる半導体装
置の製造方法。22. The method of manufacturing a semiconductor device according to claim 20, wherein the step of selectively removing the first TiN film comprises: using an aqueous solution of ammonia and a hydrogen peroxide solution. Method.
るステップと、 前記ゲート酸化膜の上に多結晶シリコン膜を形成するス
テップと、 前記多結晶シリコン膜の上にＴｉ膜を形成するステップ
と、 前記Ｔｉ膜に酸素が混入した窒素雰囲気中で熱処理を施
して酸化または窒化されたチタン膜、ＴｉＳｉ２膜を形
成するステップと、 前記酸化または窒化されたチタン膜を選択的に除去する
ステップと、 前記酸化または窒化されたチタン膜を選択的に除去した
後に前記ＴｉＳｉ２膜の上にＴｉＮ膜を形成するステッ
プと、 前記ＴｉＮ膜の上にＷ膜を形成するステップとを備えた
半導体装置の製造方法。23. A step of forming a gate insulating film on a semiconductor substrate; a step of forming a polycrystalline silicon film on the gate oxide film; and a step of forming a Ti film on the polycrystalline silicon film. Forming a oxidized or nitrided titanium film or a TiSi 2 film by performing a heat treatment in a nitrogen atmosphere in which oxygen is mixed into the Ti film; and selectively removing the oxidized or nitrided titanium film. Forming a TiN film on the TiSi 2 film after selectively removing the oxidized or nitrided titanium film; and forming a W film on the TiN film. Production method.
法において、 前記Ｔｉ膜に酸素が混入した窒素雰囲気中で熱処理を施
すステップは、 前記Ｔｉ膜に、６００〜７５０℃の加熱処理を施す半導
体装置の製造方法。24. The method of manufacturing a semiconductor device according to claim 23, wherein the step of performing a heat treatment in a nitrogen atmosphere in which oxygen is mixed into the Ti film includes: performing a heat treatment at 600 to 750 ° C. on the Ti film. Device manufacturing method.
装置の製造方法において、 前記酸化または窒化されたチタン膜を選択的に除去する
ステップは、 アンモニアと過酸化水素水との水溶液を用いる半導体装
置の製造方法。25. The method of manufacturing a semiconductor device according to claim 23, wherein the step of selectively removing the oxidized or nitrided titanium film comprises using an aqueous solution of ammonia and a hydrogen peroxide solution. Manufacturing method.
イン領域と、 前記半導体基板上にゲート絶縁膜を介して設けられたゲ
ート電極とを備え、 前記ゲート電極は、 多結晶シリコン膜と、 前記多結晶シリコン膜の上に形成されたＴｉＮ膜と、 前記ＴｉＮ膜の上に形成されたＷＮ膜と、 前記ＷＮ膜の上に形成されたＷ膜とを備えてなる半導体
装置。26. A semiconductor device comprising: a source / drain region formed on a semiconductor substrate; and a gate electrode provided on the semiconductor substrate with a gate insulating film interposed therebetween, wherein the gate electrode comprises: a polycrystalline silicon film; A semiconductor device comprising: a TiN film formed on a crystalline silicon film; a WN film formed on the TiN film; and a W film formed on the WN film.
て、 前記Ｗ膜の結晶粒径は、前記Ｗ膜の下地が前記ＴｉＮ膜
である場合の該Ｗ膜の結晶粒径に比べて、大きい半導体
装置。27. The semiconductor device according to claim 26, wherein a crystal grain size of the W film is larger than a crystal grain size of the W film when the underlayer of the W film is the TiN film. .
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Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020002699A (en) * | 2000-06-30 | 2002-01-10 | 박종섭 | Method for manufacturing transistor |
| JP2002100760A (en) * | 2000-07-21 | 2002-04-05 | Mitsubishi Electric Corp | Semiconductor device, manufacturing method thereof, and cmos transistor |
| JP2003037265A (en) * | 2001-07-24 | 2003-02-07 | Asahi Kasei Microsystems Kk | Semiconductor device and manufacturing method for the semiconductor device |
| US6593219B2 (en) | 2000-08-02 | 2003-07-15 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating electrode structure and method for fabricating semiconductor device |
| US6989560B2 (en) | 2001-03-23 | 2006-01-24 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
| JP2006522481A (en) * | 2003-03-28 | 2006-09-28 | サイプレス セミコンダクター コーポレイション | Gate electrode for MOS transistor |
| JP2006310842A (en) * | 2005-04-27 | 2006-11-09 | Samsung Electronics Co Ltd | Semiconductor device having polymetal gate electrode and manufacturing method therefor |
| US7300833B2 (en) | 2001-03-12 | 2007-11-27 | Renesas Technology Corp. | Process for producing semiconductor integrated circuit device |
| US7375013B2 (en) | 2001-03-12 | 2008-05-20 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for manufacturing the same |
| JP2008166770A (en) * | 2006-12-27 | 2008-07-17 | Hynix Semiconductor Inc | Semiconductor element having multiple diffusion prevention film |
-
1998
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Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020002699A (en) * | 2000-06-30 | 2002-01-10 | 박종섭 | Method for manufacturing transistor |
| JP2002100760A (en) * | 2000-07-21 | 2002-04-05 | Mitsubishi Electric Corp | Semiconductor device, manufacturing method thereof, and cmos transistor |
| JP4651848B2 (en) * | 2000-07-21 | 2011-03-16 | ルネサスエレクトロニクス株式会社 | Semiconductor device, manufacturing method thereof, and CMOS transistor |
| US6593219B2 (en) | 2000-08-02 | 2003-07-15 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating electrode structure and method for fabricating semiconductor device |
| US7632744B2 (en) | 2001-03-12 | 2009-12-15 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for manufacturing the same |
| US7300833B2 (en) | 2001-03-12 | 2007-11-27 | Renesas Technology Corp. | Process for producing semiconductor integrated circuit device |
| US7375013B2 (en) | 2001-03-12 | 2008-05-20 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for manufacturing the same |
| US6989560B2 (en) | 2001-03-23 | 2006-01-24 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
| JP2003037265A (en) * | 2001-07-24 | 2003-02-07 | Asahi Kasei Microsystems Kk | Semiconductor device and manufacturing method for the semiconductor device |
| JP2006522481A (en) * | 2003-03-28 | 2006-09-28 | サイプレス セミコンダクター コーポレイション | Gate electrode for MOS transistor |
| JP2006310842A (en) * | 2005-04-27 | 2006-11-09 | Samsung Electronics Co Ltd | Semiconductor device having polymetal gate electrode and manufacturing method therefor |
| JP2013102219A (en) * | 2005-04-27 | 2013-05-23 | Samsung Electronics Co Ltd | Manufacturing method for semiconductor device having polymetal gate electrode |
| JP2008166770A (en) * | 2006-12-27 | 2008-07-17 | Hynix Semiconductor Inc | Semiconductor element having multiple diffusion prevention film |
| US8441079B2 (en) | 2006-12-27 | 2013-05-14 | Hynix Semiconductor Inc. | Semiconductor device with gate stack structure |
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