KR20020002699A - 트랜지스터의 제조 방법 - Google Patents
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Abstract
본 발명은 다결정 실리콘층, 베리어(Barrier)층인 WN층 및 텅스텐(W)층을 적층한 상태에서 NH3의 어닐(Annealing) 공정을 한 후 게이트 전극을 형성하므로 소자의 수율 및 신뢰성을 향상시키기 위한 트랜지스터의 제조 방법에 관한 것이다.
본 발명의 트랜지스터의 제조 방법은 다결정 실리콘층, 베리어층인 WN층 및 텅스텐층을 적층한 상태에서 NH3의 어닐 공정을 한 후 게이트 전극을 형성하므로, 상기 NH3의 어닐 공정에 의해 스택 구조의 게이트 전극 형성 방법에서 선택 산화 공정 시 채널 영역의 붕소 이온이 분리 또는 확산되어 발생된 숏 채널 효과를 방지하고, 디뉴데이션 구조의 게이트 전극 형성 방법보다 낮은 온도의 열처리 공정을 사용하므로 핀-홀의 발생을 방지하며, 상기 베리어층인 WN층을 형성한 상태에서 NH3의 어닐 공정을 하므로 NH3의 어닐 공정에 의한 게이트 전극 형성 방법에서 상기 WN층의 불완전한 형성으로 인한 텅스텐 실리사이드의 발생을 방지하여 소자의 수율 및 신뢰성을 향상시키는 특징이 있다.
Description
본 발명은 트랜지스터 및 그의 제조 방법에 관한 것으로, 특히 다결정 실리콘층, 베리어(Barrier)층인 WN층 및 텅스텐(W)층을 적층한 상태에서 NH3의 어닐(Annealing) 공정을 한 후 게이트 전극을 형성하여 소자의 수율 및 신뢰성을 향상시키는 트랜지스터 및 그의 제조 방법에 관한 것이다.
도 1a 내지 도 1c는 종래의 트랜지스터의 제조 방법 중 스택(Stack) 구조의 게이트 전극 형성 방법을 나타낸 공정 단면도이고, 도 2a와 도 2b는 선택 산화 공정에 따른 문턱 전압을 나타낸 도면이다.
종래의 트랜지스터의 제조 방법 중 스택 구조의 게이트 전극 형성 방법은 도 1a에서와 같이, 반도체 기판(11)상에 열산화 공정으로 게이트 산화막(12)을 성장시킨 다음, 상기 게이트 산화막(12)상에 다결정 실리콘층(13), 베리어층인 WN층(14) 및 텅스텐층(15)을 순차적으로 형성한다.
도 1b에서와 같이, 상기 텅스텐층(15)상에 하드 마스크(Hard mask)층(16)과 감광막(17)을 순차적으로 형성하고, 상기 감광막(17)을 게이트 전극이 형성될 부위에서만 남도록 선택적으로 노광 및 현상한다.
도 1c에서와 같이, 상기 선택적으로 노광 및 현상된 감광막(17)을 마스크로 상기 하드 마스크층(16), 텅스텐층(15), WN층(14) 및 다결정 실리콘층(13)을 선택 식각하여 게이트 전극(18)을 형성한 후, 상기 감광막(17)을 제거한다.
그리고, 상기 게이트 전극(18)을 선택 산화한다.
이때, 상기 선택 산화 공정으로 도 2a와 도 2b에서와 같이, 문턱 전압을 증가시킨다.
여기서, 상기 선택 산화 공정은 상기 게이트 전극(18) 형성 시 상기 게이트 산화막(12)과 다결정 실리콘층(13)의 계면에 발생되는 데미지(Damage)를 완화시키기 위한 공정으로써 상기 텅스텐층(15)을 산화시키지 않고 상기 다결정 실리콘층(13)을 산화시킨다.
도 3a 내지 도 3c는 종래의 트랜지스터의 제조 방법 중 디뉴데이션(Denudation) 구조의 게이트 전극 형성 방법을 나타낸 공정 단면도이다.
종래의 트랜지스터의 제조 방법 중 디뉴데이션 구조의 게이트 전극 형성 방법은 도 3a에서와 같이, 반도체 기판(11)상에 열산화 공정으로 게이트 산화막(12)을 성장시킨 다음, 상기 게이트 산화막(12)상에 다결정 실리콘층(13)과 WN층(14)을 순차적으로 형성한다.
여기서, 상기 WN층(14)을 스택구조의 게이트 전극의 WN층의 두께보다 두껍게 형성한다.
도 3b에서와 같이, 전면을 800 ∼ 1000℃ 온도에서 4 ∼ 6분 동안 어닐(Anneal) 공정을 하여 상기 다결정 실리콘층(13)과 WN층(14)의 적층 구조가 다결정 실리콘층(13), WN층(14) 및 텅스텐(W)층(15)의 적층 구조로 변화시킨다.
그리고, 상기 텅스텐층(15)상에 하드 마스크층(16)과 감광막(17)을 순차적으로 형성하고, 상기 감광막(17)을 게이트 전극이 형성될 부위에서만 남도록 선택적으로 노광 및 현상한다.
도 3c에서와 같이, 상기 선택적으로 노광 및 현상된 감광막(17)을 마스크로 상기 하드 마스크층(16), 텅스텐층(15), WN층(14) 및 다결정 실리콘층(13)을 선택 식각하여 게이트 전극(18)을 형성한 후, 상기 감광막(17)을 제거한다.
도 4a 내지 도 4c는 종래의 트랜지스터의 제조 방법 중 NH3의 어닐 공정에 의한 게이트 전극 형성 방법을 나타낸 공정 단면도이다.
종래의 트랜지스터의 제조 방법 중 NH3의 어닐 공정에 의한 게이트 전극 형성 방법은 도 4a에서와 같이, 반도체 기판(11)상에 열산화 공정으로 게이트 산화막(12)을 성장시킨 다음, 상기 게이트 산화막(12)상에 다결정 실리콘층(13)과 텅스텐층(15)을 순차적으로 형성한다.
도 4b에서와 같이, 전면을 700 ∼ 900℃ 온도의 NH3분위기에서 20 ∼ 40초 동안 어닐 공정을 하여 상기 다결정 실리콘층(13)과 W층(15)의 적층 구조가 다결정 실리콘층(13), 베리어층인 WN층(14) 및 텅스텐층(15)의 적층 구조로 변화시킨다.
그리고, 상기 텅스텐층(15)상에 하드 마스크층(16)과 감광막(17)을 순차적으로 형성하고, 상기 감광막(17)을 게이트 전극이 형성될 부위에서만 남도록 선택적으로 노광 및 현상한다.
여기서, 상기 WN층(14)이 도 5에서와 같이 불완전하게 형성하여 텅스텐 실리사이드(Silicide)가 발생(A)된다.
도 4c에서와 같이, 상기 선택적으로 노광 및 현상된 감광막(17)을 마스크로 상기 하드 마스크층(16), 텅스텐층(15), WN층(14) 및 다결정 실리콘층(13)을 선택 식각하여 게이트 전극(18)을 형성한 후, 상기 감광막(17)을 제거한다.
그러나 종래의 트랜지스터 및 그의 제조 방법은 다음과 같은 이유에 의해 소자의 수율 및 신뢰성을 저하시키는 문제점이 있었다.
첫째, 스택 구조의 게이트 전극 형성 방법은 게이트 전극을 형성한 후 상기 게이트 전극의 다결정 실리콘층과 게이트 산화막과의 계면에 발생된 데미지를 제거하기 위한 선택 산화 공정 시 채널(Channel) 영역의 붕소(B) 이온이 분리 또는 확산되어 숏(Short) 채널 효과가 증가하게 된다.
둘째, 디뉴데이션 구조의 게이트 전극 형성 방법은 고온의 열처리로 핀-홀(Pin-Hole)이 발생하는 등 소자의 특성이 변화된다.
셋째, NH3의 어닐 공정에 의한 게이트 전극 형성 방법은 베리어층인 WN층이 불완전하게 형성하여 텅스텐 실리사이드가 발생된다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 다결정 실리콘층, 베리어층인 WN층 및 텅스텐층을 적층한 상태에서 NH3의 어닐 공정을 한 후 게이트 전극을 형성하므로 소자의 수율 및 신뢰성을 향상시키는 트랜지스터의 제조 방법을제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래의 트랜지스터의 제조 방법 중 스택 구조의 게이트 전극 형성 방법을 나타낸 공정 단면도
도 2a와 도 2b는 선택 산화 공정에 따른 문턱 전압을 나타낸 도면
도 3a 내지 도 3c는 종래의 트랜지스터의 제조 방법 중 디뉴데이션 구조의 게이트 전극 형성 방법을 나타낸 공정 단면도
도 4a 내지 도 4c는 종래의 트랜지스터의 제조 방법 중 NH3의 어닐 공정에 의한 게이트 전극 형성 방법을 나타낸 공정 단면도
도 5는 종래의 트랜지스터의 제조 방법 중 NH3의 어닐 공정에 의한 게이트 전극 형성 방법에 있어서 텅스텐 실리사이드가 발생된 것을 나타낸 사진도
도 6a 내지 도 6d는 본 발명의 실시 예에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도
< 도면의 주요부분에 대한 부호의 설명 >
31: 반도체 기판 32: 게이트 산화막
33: 다결정 실리콘층 34: WN층
35: 텅스텐층 36: NH3분위기
37: 하드 마스크층 38: 감광막
39: 게이트 전극
본 발명의 트랜지스터의 제조 방법은 한다.
상기와 같은 본 발명에 따른 트랜지스터의 제조 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 6a 내지 도 6d는 본 발명의 실시 예에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도이다.
본 발명의 실시 예에 따른 트랜지스터의 제조 방법은 도 6a에서와 같이, 반도체 기판(31)상에 열산화 공정으로 게이트 산화막(32)을 성장시킨 다음, 상기 게이트 산화막(32)상에 다결정 실리콘층(33), WN층(34) 및 텅스텐(W)층(35)을 순차적으로 형성한다.
도 6b에서와 같이, 전면을 700 ∼ 900℃ 온도의 NH3분위기(36)에서 20 ∼ 40초 동안 어닐(Anneal) 공정을 한다.
여기서, 상기 텅스텐층(35)을 Ti층, Pt층 및 Ni층 중 하나의 층으로 형성할 수 있다.
도 6c에서와 같이, 상기 텅스텐층(35)상에 하드 마스크층(37)과 감광막(38)을 순차적으로 형성하고, 상기 감광막(38)을 게이트 전극이 형성될 부위에서만 남도록 선택적으로 노광 및 현상한다.
도 6d에서와 같이, 상기 선택적으로 노광 및 현상된 감광막(38)을 마스크로상기 하드 마스크층(37), 텅스텐층(35), WN층(34) 및 다결정 실리콘층(33)을 선택 식각하여 게이트 전극(39)을 형성한 후, 상기 감광막(38)을 제거한다.
그리고, 상기 게이트 전극(39)을 선택 산화한다.
후속 공정에서 상기 게이트 전극(39)을 포함한 전면에 상기 텅스텐층(35)의 산화를 방지하기 위한 20 ∼ 150Å 두께의 질화막을 형성한다.
본 발명의 트랜지스터의 제조 방법은 다결정 실리콘층, 베리어층인 WN층 및 텅스텐층을 적층한 상태에서 NH3의 어닐 공정을 한 후 게이트 전극을 형성하므로 다음과 같은 이유에 의해 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.
첫째, 상기 NH3의 어닐 공정에 의해 스택 구조의 게이트 전극 형성 방법에서 선택 산화 공정 시 채널 영역의 붕소 이온이 분리 또는 확산되어 발생된 숏 채널 효과를 방지한다.
둘째, 디뉴데이션 구조의 게이트 전극 형성 방법보다 낮은 온도의 열처리 공정을 사용하므로 핀-홀의 발생을 방지한다.
셋째, 상기 베리어층인 WN층을 형성한 상태에서 NH3의 어닐 공정을 하므로 NH3의 어닐 공정에 의한 게이트 전극 형성 방법에서 상기 WN층의 불완전한 형성으로 인한 텅스텐 실리사이드의 발생을 방지한다.
Claims (2)
- 기판상에 게이트 절연막, 다결정 실리콘층, WN층 및 텅스텐층을 순차적으로 형성하는 단계;전면을 NH3분위기에서 어닐 공정을 하는 단계;상기 텅스텐층상에 하드 마스크층을 형성하는 단계;상기 하드 마스크층, 텅스텐층, WN층 및 다결정 실리콘층을 선택 식각하여 게이트 전극을 형성하는 단계;상기 게이트 전극을 선택 산화하는 단계를 포함하여 이루어짐을 특징으로 하는 트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 어닐 공정을 700 ∼ 900℃ 온도로 20 ∼ 40초 동안 함을 특징으로 하는 트랜지스터의 제조 방법.
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