KR100905177B1 - Fabricating method of Semiconductor device - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 40
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 229910052751 metal Inorganic materials 0.000 claims abstract description 47
- 239000002184 metal Substances 0.000 claims abstract description 47
- 238000004519 manufacturing process Methods 0.000 claims abstract description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 21
- 229920005591 polysilicon Polymers 0.000 claims abstract description 21
- 238000005121 nitriding Methods 0.000 claims abstract description 10
- 238000000151 deposition Methods 0.000 claims abstract description 6
- 150000004767 nitrides Chemical class 0.000 claims description 26
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 15
- 229910052710 silicon Inorganic materials 0.000 claims description 15
- 239000010703 silicon Substances 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 15
- 125000006850 spacer group Chemical group 0.000 claims description 12
- 229910052721 tungsten Inorganic materials 0.000 claims description 9
- 239000010937 tungsten Substances 0.000 claims description 9
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 7
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 4
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- 238000011066 ex-situ storage Methods 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims description 3
- 238000011065 in-situ storage Methods 0.000 claims description 3
- 239000000203 mixture Substances 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 239000010936 titanium Substances 0.000 claims description 3
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 2
- 230000003647 oxidation Effects 0.000 abstract description 17
- 238000007254 oxidation reaction Methods 0.000 abstract description 17
- 230000002159 abnormal effect Effects 0.000 abstract description 8
- 230000008021 deposition Effects 0.000 abstract description 3
- 238000003475 lamination Methods 0.000 abstract description 2
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 2
- -1 tungsten nitride Chemical class 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 게이트전극을 구성하는 금속층패턴의 이상산화현상을 방지하는 반도체소자 및 그 제조방법에 관한 것이다. 이를 위하여 다결정실리콘층패턴, 금속층패턴 및 마스크절연막패턴 적층구조의 게이트전극을 형성한 후 NH3 가스 등을 이용하여 상기 금속층패턴의 측벽을 선택적으로 질화시킴으로써 후속 산화막 증착 시 이상 산화 현상을 유발하는 것을 방지하여 트랜지스터의 전기적 특성 및 공정 마진을 향상시키고, DRAM 소자의 리프레쉬(refresh) 특성이 저하되는 것을 방지하고, 그에 따른 반도체소자의 수율 및 신뢰성을 향상시키는 기술이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a semiconductor device for preventing abnormal oxidation of a metal layer pattern constituting a gate electrode and a method for manufacturing the same. For this purpose, after forming a gate electrode having a polysilicon layer pattern, a metal layer pattern, and a mask insulating layer pattern lamination structure, selectively nitriding the sidewalls of the metal layer pattern using NH 3 gas or the like to cause abnormal oxidation phenomenon in subsequent oxide film deposition. By preventing the improvement of the electrical characteristics and the process margin of the transistor, preventing the refresh characteristics of the DRAM (refresh), and thereby improves the yield and reliability of the semiconductor device.
Description
도 1a 내지 도 1e 는 종래기술의 제1실시예에 따른 반도체소자의 제조방법에 의한 공정 단면도.1A to 1E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a first embodiment of the prior art;
도 2 는 종래기술의 제2실시예에 따른 반도체소자의 제조방법에 의해 형성된 게이트전극의 단면도.2 is a cross-sectional view of a gate electrode formed by a method of manufacturing a semiconductor device according to a second embodiment of the prior art.
도 3 은 종래기술의 제2실시예에 의해 형성된 게이트전극의 이상산화현상을 나타낸 사진.Figure 3 is a photograph showing the abnormal oxidation phenomenon of the gate electrode formed by the second embodiment of the prior art.
도 4a 내지 도 4d 는 본 발명에 따른 반도체소자의 제조방법에 의한 공정 단면도.4A to 4D are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.
< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>
11, 41 : 실리콘기판 13, 43 : 게이트절연막패턴11, 41:
15, 45 : 다결정실리콘층패턴 17, 47 : 금속층패턴15, 45:
19, 49 : 마스크절연막패턴 21, 51 : 제1산화막19, 49: mask
22 : 제1산화막패턴 23 : 질화막22: first oxide film pattern 23: nitride film
24 : 질화막 스페이서 25, 55 : 제2산화막24:
26 : 제2산화막 스페이서 27 : 금속산화물26: second oxide film spacer 27: metal oxide
53 : 금속질화막53: metal nitride film
본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 상세하게 게이트전극을 구성하는 금속층패턴의 이상산화현상을 방지하는 반도체소자 및 그 제조방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a semiconductor device for preventing the abnormal oxidation phenomenon of the metal layer pattern constituting the gate electrode and a manufacturing method thereof.
반도체소자가 고집적화되어 감에 따라 모스 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; 이하 MOSFET이라 칭함)의 게이트 전극도 폭이 줄어들고 있으나, 게이트 전극의 폭이 n배 줄어들면 게이트 전극의 전기 저항이 n배 증가되어 반도체소자의 동작 속도를 떨어뜨리는 문제점이 있다. 따라서 게이트 전극의 저항을 감소시키기 위하여 가장 안정적인 MOSFET 특성을 나타내는 다결정실리콘층/산화막 계면의 특성을 이용하여 다결정실리콘층과 실리사이드의 적층 구조인 폴리사이드가 저 저항 게이트전극으로 사용된다. As semiconductor devices become more integrated, the gate electrode of a metal oxide semiconductor field effect transistor (hereinafter referred to as a MOSFET) is decreasing in width, but when the width of the gate electrode is reduced by n times, the electrical resistance of the gate electrode is n. There is a problem that decreases the operation speed of the semiconductor device by doubling. Therefore, in order to reduce the resistance of the gate electrode, polyside, which is a laminated structure of the polysilicon layer and the silicide, is used as the low resistance gate electrode by using the characteristics of the polysilicon layer / oxide layer interface that exhibit the most stable MOSFET characteristics.
일반적으로 반도체 회로를 구성하는 트랜지스터의 기능에서 가장 중요한 기능은 전류구동능력이며, 이를 고려하여 MOSFET의 채널 폭을 조정한다. 가장 널리 쓰이는 MOSFET는 게이트 전극으로 불순물이 도핑된 다결정실리콘층을 사용하고, 소오스/드레인 영역은 실리콘기판 상에 불순물이 도핑된 확산 영역이 사용된다. 여기서 게이트 전극의 면저항은 약 30∼70 Ω/sq 정도이며, 소오스/드레인 영역의 면저항은 N+의 경우에는 약 70∼150 Ω/sq, P+의 경우 약 100∼250 Ω/sq 정도이며, 게이트 전극이나 소오스/드레인 영역 상에 형성되는 콘택의 경우에는 콘택 저항이 하나의 콘택 당 약 30∼70 Ω/sq 정도이다. In general, the most important function of the transistors constituting the semiconductor circuit is current driving capability, and the channel width of the MOSFET is adjusted in consideration of this. The most widely used MOSFET uses a polysilicon layer doped with impurities as a gate electrode, and a diffusion region doped with impurities on a silicon substrate is used as a source / drain region. Here, the sheet resistance of the gate electrode is about 30 to 70 Ω / sq, the sheet resistance of the source / drain regions is about 70 to 150 Ω / sq for N + and about 100 to 250 Ω / sq for P +. In the case of contacts formed on the source / drain regions, the contact resistance is about 30 to 70 Ω / sq per contact.
이와 같이 게이트 전극과 소오스/드레인 영역의 높은 면저항 및 콘택 저항을 감소시키기 위하여 살리사이드(salicide; self-aligned silicide) 방법이나 선택적 금속막 증착 방법으로 게이트전극과 소오스/드레인 영역의 상부에만 금속 실리사이드막을 형성하여 MOSFET의 전류구동능력을 증가시켰다. 이러한 실리사이드중에서 TiSi2, CoSi2 , 텅스텐층을 사용하는 게이트전극은 저항이 가장 낮고, 비교적 열 안정성이 우수하고 제조방법이 용이하여 가장 각광받고 있다.In order to reduce the high sheet resistance and contact resistance of the gate electrode and the source / drain regions, a metal silicide layer may be formed only on the gate electrode and the source / drain regions using a salicide (self-aligned silicide) method or a selective metal film deposition method. This increases the current drive capability of the MOSFET. Among these silicides, gate electrodes using TiSi 2 , CoSi 2 , and tungsten layers have the lowest resistance, relatively excellent thermal stability, and easy manufacturing methods, and are the most popular.
따라서 현재 0.13 기술 이하 소자의 게이트물질은 높은 열안정성(thermal stability)을 갖는 텅스텐층이 활발히 적용되고 있는 추세에 있다. Therefore, the gate material of the device below 0.13 technology is currently being actively applied to the tungsten layer having a high thermal stability (thermal stability).
이하, 첨부된 도면을 참고로 하여 종래기술에 따른 반도체소자의 제조방법을 설명한다. Hereinafter, a method of manufacturing a semiconductor device according to the prior art will be described with reference to the accompanying drawings.
도 1a 내지 도 1e 는 종래기술의 실시예에 따른 반도체소자의 제조방법에 의한 공정 단면도이다.1A to 1E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the prior art.
먼저, 실리콘기판(11) 상부에 게이트절연막(도시안됨)을 형성한다. 이때, 상기 게이트절연막은 열산화공정에 의해 형성된 것이다. First, a gate insulating film (not shown) is formed on the
다음, 상기 게이트절연막 상부에 다결정실리콘층(도시안됨), 금속층(도시안됨) 및 마스크절연막(도시안됨)의 적층구조를 형성한다. 이때, 상기 금속층은 텅스텐 질화막과 텅스텐층의 적층구조 또는 텅스텐 실리사이드층으로 형성된 것이고, 상기 마스크절연막은 질화막으로 형성된 것이다. Next, a stacked structure of a polysilicon layer (not shown), a metal layer (not shown), and a mask insulating layer (not shown) is formed on the gate insulating film. In this case, the metal layer is formed of a tungsten nitride film and a tungsten layer laminated structure or tungsten silicide layer, the mask insulating film is formed of a nitride film.
그 다음, 게이트전극 마스크를 이용한 사진식각공정으로 상기 적층구조 및 게이트절연막을 식각하여 마스크절연막패턴(19), 금속층패턴(17), 다결정실리콘층패턴(15) 및 게이트절연막패턴(13)을 형성한다. (도 1a 참조)Next, the stack structure and the gate insulating layer are etched by a photolithography process using a gate electrode mask to form a mask
다음, 상기 구조를 열산화시켜 상기 다결정실리콘층패턴(15)의 측벽 및 실리콘기판(11) 상부에 제1산화막(21)을 형성한다. 이때, 상기 제1산화막(21)은 상기 식각공정 시 손상된 게이트절연막패턴(13)의 가장자리를 보상하기 위해 형성된 것이다. 상기 열산화공정은 900 ∼ 1000℃에서 급속열처리(Rapid Thermal Anneal) 방법으로 140 ∼ 160초 동안 실시된다. 이때, 상기 열산화공정은 상기 금속층패턴(15)이 산화되지 않는 조건으로 실시된다. (도 1b 참조)Next, the structure is thermally oxidized to form a
그 다음, 전체표면 상부에 소정 두께의 질화막(23)을 증착한다. 상기 질화막(23)은 후속 산화공정 시 상기 금속층패턴(17)이 산화되는 것을 방지하기 위해 형성된다. (도 1c 참조)Then, a
다음, 상기 질화막(23) 상부에 제2산화막(25)을 소정 두께 증착한다. (도 1d 참조)Next, a second thickness of the
그 다음, 상기 제2산화막(25), 질화막(23) 및 제1산화막(21)을 전면식각하여 상기 다결정실리콘층패턴(15)의 측벽 및 실리콘기판(11)에 제1산화막패턴(22)을 형성하고, 상기 제1산화막패턴(22), 금속층패턴(17) 및 마스크절연막패턴(19)의 측벽에 질화막 스페이서(24)를 형성하고, 상기 질화막 스페이서(24) 측벽에 제2산화막 스페이서(26)를 형성한다. (도 1e 참조)Subsequently, the
상기와 같은 방법으로 게이트전극을 형성한 경우 상기 게이트전극 가장자리 "A"부분에서 질화막 스페이서(24)에 의한 스트레스에 의해 강한 전기장이 걸리기 때문에 트랜지스터의 소오스/드레인영역의 불순물이 재분포되어 트랜지스터의 리프레쉬 특성을 저하시키는 등 트랜지스터의 전기적 특성을 왜곡시킨다. When the gate electrode is formed in the same manner as described above, a strong electric field is applied at the edge “A” of the gate electrode due to the stress caused by the nitride film spacer 24, and impurities in the source / drain regions of the transistor are redistributed to refresh the transistor. The electrical characteristics of the transistors are distorted, such as deterioration.
도 2 는 종래기술의 제2실시예에 따른 반도체소자의 제조방법에 의해 형성된 게이트전극의 단면도로서, 제1실시예에 의한 문제점을 해결하기 위하여 질화막의 형성을 형성하지 않고 게이트전극을 형성한 경우를 도시한다. 2 is a cross-sectional view of a gate electrode formed by a method of manufacturing a semiconductor device according to a second embodiment of the prior art, in which a gate electrode is formed without forming a nitride film to solve the problem according to the first embodiment. Shows.
우선, 도 1a 내지 도 1b까지의 공정을 진행하여 다결정실리콘층패턴(15)의 측벽 및 실리콘기판(11) 상에 제1산화막(21)을 형성한다. First, the processes of FIGS. 1A to 1B are performed to form the
다음, 전체표면 상부에 소정 두께의 제2산화막(25)을 증착한다. 상기 제2산화막(25) 증착 시 노출되어 있는 상기 금속층패턴(17)의 가장자리에 이상 산화 현상이 발생하여 금속 산화물(27)이 형성된다. (도 2 참조)Next, a
상기와 같이 종래기술에 따른 반도체소자의 제조방법은, 질화막에 의한 스트레스를 방지하기 위하여 스페이서를 형성하기 위한 산화막 증착 시 완충막으로 사용되는 질화막 형성 공정을 생략한 경우 노출되어 있는 금속층패턴 가장자리의 금속산화물이 돌출되기 때문에 후속 전면공정 시 스페이서가 제대로 형성되지 않아 소자 간의 절연 특성을 저하시키는 문제점이 있다. 또한, 상기 금속층패턴의 산화된 부분이 디펙트(defect)로 작용하여 소자의 수율 및 공정 마진을 저하시키는 문제점이 있다. As described above, the method of manufacturing a semiconductor device according to the related art includes a metal at the edge of a metal layer pattern exposed when a nitride film forming process used as a buffer film is omitted when an oxide film is deposited to form a spacer to prevent stress caused by a nitride film. Since the oxide protrudes, the spacers are not properly formed during the subsequent front surface process, thereby deteriorating insulation characteristics between the devices. In addition, there is a problem that the oxidized portion of the metal layer pattern acts as a defect to reduce the yield and process margin of the device.
본 발명은 상기한 종래기술의 문제점들을 해결하기 위하여, 게이트전극을 구성하는 금속층패턴의 측벽을 선택적으로 질화시켜 후속 산화막 증착 시 이상 산화 현상을 유발하는 것을 방지하여 트랜지스터의 전기적 특성 및 공정 마진을 향상시키는 반도체소자의 제조방법을 제공하는데 그 목적이 있다. The present invention, in order to solve the above problems of the prior art, by selectively nitriding the sidewalls of the metal layer pattern constituting the gate electrode to prevent abnormal oxidation phenomenon in the subsequent oxide film deposition to improve the electrical characteristics and process margin of the transistor It is an object of the present invention to provide a method for manufacturing a semiconductor device.
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은, Method for manufacturing a semiconductor device according to the present invention for achieving the above object,
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실리콘 기판 상부에 게이트절연막패턴, 다결정실리콘층패턴, 금속층패턴 및 마스크절연막패턴의 적층구조를 형성하는 공정과,Forming a stacked structure of a gate insulating film pattern, a polysilicon layer pattern, a metal layer pattern, and a mask insulating film pattern on the silicon substrate;
상기 다결정실리콘층패턴의 측벽 및 실리콘기판 표면에 제1산화막을 선택적으로 형성하는 공정과, Selectively forming a first oxide film on a sidewall of the polysilicon layer pattern and a surface of a silicon substrate;
상기 금속층패턴의 측벽을 질화시켜 금속질화막을 형성하는 공정과,Nitriding a sidewall of the metal layer pattern to form a metal nitride film;
상기 구조 상부에 제2산화막을 소정 두께 형성하는 공정과, Forming a predetermined thickness of a second oxide film on the structure;
상기 제2산화막 및 제1산화막을 전면식각하여 상기 다결정실리콘층패턴의 측벽 및 실리콘기판 표면에 제1산화막패턴과 상기 제1산화막패턴을 포함한 적층구조 측벽에 제2산화막 스페이서를 형성하는 공정과,Forming a second oxide spacer on the sidewalls of the polysilicon layer pattern and the silicon substrate surface by etching the entire surface of the second oxide layer and the first oxide layer on the sidewalls of the stacked structure including the first oxide pattern and the first oxide pattern;
상기 마스크절연막은 질화막인 것과,The mask insulating film is a nitride film,
상기 제1산화막은 900 ∼ 1000℃의 온도에서 140 ∼ 160초간 급속열처리공정을 실시하여 형성된 열산화막인 것과,The first oxide film is a thermal oxide film formed by performing a rapid heat treatment process for 140 to 160 seconds at a temperature of 900 ~ 1000 ℃,
상기 금속층패턴은 텅스텐, 텅스텐 실리사이드층 또는 그 적층구조인 것과,The metal layer pattern is a tungsten, tungsten silicide layer or a laminated structure thereof,
상기 금속층패턴은 티타늄, 티타늄 실리사이드층 또는 그 적층구조인 것과,The metal layer pattern is a titanium, titanium silicide layer or a laminated structure thereof,
상기 금속질화막은 상기 제2산화막을 증착하기 위한 퍼니스에 웨이퍼를 로딩할 때 인시튜 또는 엑시튜로 형성되는 것과,The metal nitride film is formed in-situ or ex-situ when loading the wafer into a furnace for depositing the second oxide film;
상기 금속질화막은 400 ∼ 800℃의 온도 및 10 ∼ 1000 Torr의 압력 하에서 1 ∼ 100ℓ의 NH3, N2, N2O 또는 그 혼합가스로 1 ∼ 100 분 동안 질화처리하여 형성되는 것을 특징으로 한다. The metal nitride film is formed by nitriding for 1 to 100 minutes with 1 to 100 liters of NH 3 , N 2 , N 2 O or a mixture thereof at a temperature of 400 to 800 ° C. and a pressure of 10 to 1000 Torr. .
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 4a 내지 도 4d 는 본 발명에 따른 반도체소자의 제조방법에 의한 공정 단면도이다. 4A through 4D are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.
먼저, 실리콘기판(41) 상부에 게이트절연막(도시안됨)을 형성한다. 이때, 상기 게이트절연막은 열산화공정에 의해 형성된 것이다. First, a gate insulating film (not shown) is formed on the
다음, 상기 게이트절연막 상부에 다결정실리콘층(도시안됨), 금속층(도시안 됨) 및 마스크절연막(도시안됨)의 적층구조를 형성한다. 이때, 상기 금속층은 텅스텐 질화막과 텅스텐층의 적층구조 또는 텅스텐 실리사이드층으로 형성된 것이고, 상기 마스크절연막은 질화막으로 형성된 것이다. Next, a stacked structure of a polysilicon layer (not shown), a metal layer (not shown), and a mask insulating layer (not shown) is formed on the gate insulating film. In this case, the metal layer is formed of a tungsten nitride film and a tungsten layer laminated structure or tungsten silicide layer, the mask insulating film is formed of a nitride film.
그 다음, 게이트전극 마스크를 이용한 사진식각공정으로 상기 적층구조 및 게이트절연막을 식각하여 마스크절연막패턴(49), 금속층패턴(47), 다결정실리콘층패턴(45) 및 게이트절연막패턴(43)을 형성한다. 상기 금속층패턴(47)은 텅스텐, 티타늄 또는 그 실리사이드층의 적층구조로 형성할 수 있다. (도 4a 참조)Next, the stack structure and the gate insulating layer are etched by a photolithography process using a gate electrode mask to form a mask insulating
다음, 상기 구조를 열산화시켜 상기 다결정실리콘층패턴(45)의 측벽 및 실리콘기판(41) 상부에 제1산화막(51)을 형성한다. 이때, 상기 제1산화막(51)은 상기 식각공정 시 손상된 게이트절연막패턴(43)의 가장자리를 보상하기 위해 형성된 것이다. 상기 열산화공정은 900 ∼ 1000℃에서 급속열처리 방법으로 140 ∼ 160초 동안 실시된다. 이때, 상기 열산화공정은 상기 금속층패턴(45)이 산화되지 않는 조건으로 실시된다. (도 4b 참조)Next, the structure is thermally oxidized to form a
그 다음, 상기 금속층패턴(45)의 가장자리를 질화처리하여 소정 두께의 금속질화막(53)을 형성한다. Next, an edge of the
이때, 상기 질화처리는 후속공정으로 형성되는 제2산화막을 증착공정과 인시튜(in-situ) 또는 엑시튜(ex-situ)로 실시되며, 다음과 같은 조건으로 실시된다.In this case, the nitriding treatment is performed in-situ or ex-situ with the deposition process of the second oxide film formed in a subsequent process, and is performed under the following conditions.
상기 금속질화막은 400 ∼ 800℃의 온도 및 10 ∼ 1000 Torr의 압력 하에서 1 ∼ 100ℓ의 NH3, N2, N2O 또는 그 혼합가스로 1 ∼ 100 분 동안 질화처리하여 형성 된다. The metal nitride film is formed by nitriding for 1 to 100 minutes with 1 to 100 L of NH 3 , N 2 , N 2 O or a mixture thereof at a temperature of 400 to 800 ° C. and a pressure of 10 to 1000 Torr.
상기 질화처리에 의해 형성된 금속질화막(53)은 후속 산화공정 시 상기 금속층패턴(47)의 산화를 방지하기 위해 형성된다. (도 4c 참조)The
다음, 상기 전체표면 상부에 제2산화막(55)을 소정 두께 증착한다. (도 4d 참조)Next, a second thickness of the
그 다음, 상기 제2산화막(55) 및 제1산화막(51)을 전면식각하여 상기 다결정실리콘층패턴(45)의 측벽 및 실리콘기판(41)에 제1산화막(51)패턴을 형성하고, 상기 제1산화막(51)패턴, 금속층패턴(47) 및 마스크절연막패턴(49)의 측벽에 제2산화막(55) 스페이서를 형성한다. Next, the
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 게이트전극을 구성하는 금속층패턴의 이상산화현상을 방지하는 반도체소자 및 그 제조방법에 관한 것이다. 이를 위하여 다결정실리콘층패턴, 금속층패턴 및 마스크절연막패턴 적층구조의 게이트전극을 형성한 후 NH3 가스 등을 이용하여 상기 금속층패턴의 측벽을 선택적으로 질화시킴으로써 후속 산화막 증착 시 이상 산화 현상을 유발하는 것을 방지하여 트랜지스터의 전기적 특성 및 공정 마진을 향상시키고, DRAM 소자의 리프레쉬 특성이 저하되는 것을 방지하고, 그에 따른 반도체소자의 수율 및 신뢰성을 향상시키는 이점이 있다.As described above, the method for manufacturing a semiconductor device according to the present invention relates to a semiconductor device for preventing abnormal oxidation of the metal layer pattern constituting the gate electrode and a method for manufacturing the same. For this purpose, after forming a gate electrode having a polysilicon layer pattern, a metal layer pattern, and a mask insulating layer pattern lamination structure, selectively nitriding the sidewalls of the metal layer pattern using NH 3 gas or the like to cause abnormal oxidation phenomenon in subsequent oxide film deposition. By preventing the improvement of the electrical characteristics and the process margin of the transistor, preventing the refresh characteristics of the DRAM device is lowered, and thereby the yield and reliability of the semiconductor device is improved.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020065561A KR100905177B1 (en) | 2002-10-25 | 2002-10-25 | Fabricating method of Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020065561A KR100905177B1 (en) | 2002-10-25 | 2002-10-25 | Fabricating method of Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040036960A KR20040036960A (en) | 2004-05-04 |
| KR100905177B1 true KR100905177B1 (en) | 2009-06-29 |
Family
ID=37335532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020065561A KR100905177B1 (en) | 2002-10-25 | 2002-10-25 | Fabricating method of Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100905177B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100972716B1 (en) * | 2008-03-10 | 2010-07-27 | 주식회사 하이닉스반도체 | Semiconductor device and method for manufacturing the same |
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- 2002-10-25 KR KR1020020065561A patent/KR100905177B1/en not_active IP Right Cessation
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|---|---|
| KR20040036960A (en) | 2004-05-04 |
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