KR20010111039A - 클록 신호 재생 장치 - Google Patents

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KR20010111039A KR1020010031951A KR20010031951A KR20010111039A KR 20010111039 A KR20010111039 A KR 20010111039A KR 1020010031951 A KR1020010031951 A KR 1020010031951A KR 20010031951 A KR20010031951 A KR 20010031951A KR 20010111039 A KR20010111039 A KR 20010111039A
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Abstract

클록 신호를 생성하는 VCO(7); 입력 데이터 신호와 클록 신호의 위상을 비교하여 제1 제어 신호를 생성하는 위상 비교기(1); 클록 신호로부터 분주된 신호와 기준 클록 신호의 위상을 비교하여 제2 제어 신호를 생성하는 위상/주파수 비교기(2); 제1 제어 신호 및 제2 제어 신호를 선택하는 모드 스위칭 선택기(5); 클록 신호로부터 분주된 신호와 기준 클록 신호 사이의 위상차가 소정 범위내인지의 여부를 검출하는 아날로그 주파수 동기-IN 검출 회로(9); 및 클록 신호로부터 분주된 신호와 기준 클록 신호 사이의 위상차가 소정 범위를 벗어났는지의 여부를 검출하는 디지털 주파수 동기-OUT 검출 회로(11)를 포함한 클록 신호 재생 장치가 제공된다.

Description

클록 신호 재생 장치{CLOCK SIGNAL REPRODUCTION DEVICE}
본 발명은 입력 디지털 신호로부터 클록 신호를 재생하는 클록 신호 재생 장치에 관한 것이다.
디지털 신호를 사용하는 통신 시스템에서는, 신호 처리를 위해 사용되는 클록 신호가 다른 편에서 수신된 입력 신호로부터 재생되어 입력 신호의 클록 주파수에서의 변화를 항상 따를 수 있도록 하기 위하여 클록 신호 재생 장치를 제공하는 것이 일반적이다.
도 33은 종래의 클록 신호 재생 장치의 일례를 도시하고, 도 34는 개방 루프상태에서 이 종래예의 클록 신호 재생 장치의 주파수 특성을 도시한다. 이 클록 신호 재생 장치는 일본특허출원 제1 공보 63-24997 호에 클록 신호 재생 장치로서 개시되어 있다.
도 33에 도시된 상기 종래예의 클록 신호 재생 장치는, 게이트(101), 위상 비교기(102), 가산기(103), 루프 필터(104), VCO(전압 제어 발진기)(105), 주파수 분할기(106), 및 주파수 비교기(107)를 포함한다.
드롭 아웃(drop out) 신호를 사용하여, 게이트(101)는 입력 디지털 데이터 신호를 차단한다. 위상 비교기(102)는 게이트(101)로부터의 디지털 신호와 주파수 분할기(106)로부터의 클록 신호 사이의 위상차에 대응하는 출력을 생성한다.
주파수 비교기(107)는 기준 신호와 클록 신호 사이의 주파수차에 대응하는 출력을 생성한다. 가산기(103)는 위상 비교기(102)로부터의 출력과 주파수 비교기(107)로부터의 출력을 가산한다. 도 34(a)에 도시된 바와 같이, 루프 필터(104)는 주파수 f111과 주파수 f112 사이에서 평평한 주파수 특성을 구비하고, 가산기(103)로부터의 가산 결과에 대응하는 전압을 생성하여 VCO(105)로 출력한다.
전체 클록 신호 재생 장치는 개방 루프상태에서 도 34(b)에 도시된 바와 같은 주파수 특성을 갖고, 루프 필터(104)로부터의 출력 전압에 대응하는 주파수의 신호를 생성한다. 주파수 분할기(106)는 VCO(105)에 의해 생성된 신호를 분주하여 클록 신호를 생성한다.
이하, 도 33에 도시된 클록 신호 재생 장치의 동작에 대해 설명하기로 한다.위상 비교기(102)에서는, 입력 디지털 신호와 클록 신호 사이의 위상차에 대응하는 출력이 생성되고, 주파수 비교기(107)에서는 클록 신호와 기준 신호 사이의 주파수차에 대응하는 출력이 생성된다. 그후 가산기(103)에서, 위상 비교기(102)의 출력과 주파수 비교기의 출력이 가산된다. 이 가산 결과의 전압신호의 대역폭은 루프 필터(104)에 의해 제한되고, 이 얻어진 전압이 VCO(105)에 인가되고, VCO(105)에 의해 생성된 신호는 주파수 분할기(106)에 의해 분주되어 클록 신호를 생성한다. 그러므로, 도 33에 도시된 클록 신호 재생 장치에 따르면, 입력 디지털 신호와 클록 신호 사이의 위상 비교 결과 또는 클록 신호와 기준 신호 사이의 주파수 비교 결과 중 어느 하나의 우세한 출력에 따라, 위상 비교 모드 또는 주파수 비교 모드 중 어느 하나에서 동작이 수행되고, 따라서 입력 디지털 신호 또는 기준 신호에 동기된 클록 신호를 생성하는 것이 가능하다.
그러나, 도 33에 도시된 종래예의 클록 신호 재생 장치의 경우, 가산기(103)가 아날로그 회로를 포함하므로, 가산기(103)의 선형성이 좋지 않으면 가산 결과에 영향을 미친다. 따라서, 위상 비교기(102)로부터의 위상차에 기초한 출력 및 주파수 비교기(107)로부터의 주파수차에 기초한 출력에 신뢰성있게 대응하는 가산 결과를 얻는 것이 불가능하고, 따라서 입력 디지털 신호에 대응하는 주파수의 클록 신호가 재생될 수 없다.
또한, 가산기(103)가 아날로그 회로를 포함하므로, 제조 결함에 기인하여 연산에서의 분산 등이 발생할 가능성이 있다. 따라서, 일관된 클록 신호 재생 장치가 실현될 수 없다.
게다가, 이 종래예의 클록 신호 재생 장치의 경우, 위상 비교 모드에서의 동작동안에 주파수 비교 결과의 출력이 외부 간섭을 일으키고 정상적인 동작을 방해할 수도 있다.
이 점에 대하여, 위상 비교 모드 시스템과 주파수 비교 모드 시스템을 완전히 분리함으로써 이러한 문제점이 해결된 클록 신호 재생 장치가 제안되었다.
도 35는 종래의 클록 신호 재생 장치의 다른 예를 도시하는데, 이것은 일본특허출원 제1 공보 11-41222 호에 비동기 데이터 복조 회로로서 개시되어 있다.
도 35에 도시된 바와 같이, 이 종래예의 클록 신호 재생 장치에서, 이 구성은 위상 비교부(201), 위상/주파수 비교부(202), 선택부(203), 루프 필터(204), VCO(205), 주파수 검출부(206), 타이머(207)를 포함한다.
도 35의 클록 신호 재생 장치는 아날로그 가산기회로를 구비하지 않으므로, 도 33의 종래예에서와 같은 제조 결함에 기인한 일관성의 부족과 같은 문제점이 해결되었다.
입력 데이터 신호와 출력 클록 신호의 위상을 비교함으로써, 위상 비교부(201)는 출력 클록 신호의 주파수를 증가시키는 UP 신호를 생성하거나, 출력 클록 신호의 주파수를 감소시키는 DN 신호를 생성한다. 출력 클록 신호와 기준 클록 신호의 주파수를 비교함으로써, 위상/주파수 비교부(202)는 출력 클록 신호의 주파수를 증가시키는 UP 신호를 생성하거나, 출력 클록 신호의 주파수를 감소시키는 DN 신호를 생성한다. 선택부(203)는 위상 비교부(201) 또는 위상/주파수 비교부(202)의 출력을 선택하고 UP 신호 또는 DN 신호를 선택 결과로서 출력한다. 루프 필터(204)는 전하 펌프 회로를 포함하고, 이는 입력 신호의 대역폭 제한 또는 직류재생에 의해 얻어진 신호를 VCO(205)로 공급한다. VCO(205) 신호는 루프 필터(204)의 출력 전압에 대응하는 주파수에서 발진한다. 주파수 검출부(206)는 시스템 리세트 신호가 입력될 때마다 출력 클록 신호 및 기준 클록 신호의 주파수를 계산하고, 이 계산된 결과들 사이의 차이가 소정값을 초과할 때, 출력 신호 Eo 를 생성한다. 타이머(207)는 신호 Eo의 존재에 의해 구동되고, 임의의 동작기간 동안에 중요한 신호를 출력한다. 선택부(203)는 타이머(207)의 출력이 존재하는 기간동안에 위상/주파수 비교기(202)의 출력을 선택하고, 다른 기간동안에는 위상 비교부(201)의 출력을 선택한다.
이하, 도 35에 도시된 클록 신호 재생 장치의 동작에 대해 설명하기로 한다. 입력 데이터 신호의 주파수에 대한 VCO(205)의 출력 신호의 동기가 이루어진 상태에서, 주파수 검출부(206)는 출력을 생성하지 않는다. 이에 따라, 타이머(207)는 불활성 상태이고, 선택부(203)는 위상 비교부(201)의 출력을 선택한다. 이 상태에서, 클록 신호 재생 장치는, 출력 클록 신호 주파수가 입력 데이터 신호를 따르도록 제어하기 위해 입력 데이터 신호와 출력 클록 신호 사이의 위상 비교 모드에서 PLL(Phase Locked Loop) 동작을 수행한다.
한편, VCO(205)의 출력 클록 신호가 입력 데이터 신호 주파수에 동기되지 않은 상태에서, 타이머(207)가 주파수 검출부(206)로부터의 출력 신호 Eo의 존재에 의해 동작하고, 선택부(203)는 타이머 동작기간 동안에 위상/주파수 비교부(202)의 출력을 선택한다. 이 상태에서, 클록 신호 재생 장치는, 기준 클록 신호에 대한출력 클록 신호 주파수의 동기를 제어하기 위해 기준 클록 신호와 출력 클록 신호 사이의 위상/주파수 비교 모드에서 PLL 로서 동작한다. 이 경우, 동작기간에 대한 동기를 확립하는 데 필요ㆍ충분한 시간 To 를 선택함으로써, 클록 신호 재생 장치는 동작시간 To가 종료한 때에 기준 클록 신호와 동기 상태에 있으므로, 선택부(203)가 위상 비교부(201)의 출력을 재선택한 직후에 입력 데이터 신호와 동기하여 동작하는 것이 가능하다.
그러나, 도 35에 도시된 종래예의 클록 신호 재생 장치에 관하여, 클록 신호 생성동작이 입력 데이터 신호의 주파수에서의 변동을 계속적으로 따를 수 있는 범위인 지터 허용오차가 낮다는 점에서 문제점이 있다.
이것은, 입력 데이터 신호와 출력 데이터 신호의 위상이 동기된 후에 입력 데이터 신호의 위상이 점차 변하면, 이를 동기에서 벗어난 것으로 판단하지 않고 계속적으로 이를 따른다고 판단하는 것이 바람직한 경우 때문이다. 그러나, 위상 비교 모드에서 위상 주파수 비교 모드로 전환할 때의 소정의 위상차의 크기와 원래 위치로 다시 전환할 때의 소정의 위상차의 크기는 동일하므로, 상기 두개의 소정의 위상차는 동작시의 소정의 위상차를 보상하여 가능한 한 위상차가 작도록 하기 위해 동일한 값으로 설정되어야 한다.
또한, 이 종래예에서는, 동기 이탈 상태의 시간에서 위상 비교 모드로 되돌아가기 전에 시간낭비의 가능성이 있다는 문제점이 있다.
이것은, 동기가 일찍 이루어진 때에도, 위상 비교 모드로 되돌아가는 시간이 타이머(207)에 의해 정해진 소정 시간으로 설정되므로, 타이머 기간이 완료될 때까지 대기하고, 따라서 시간 낭비가 있는 경우 때문이다.
본 발명은 상기 문제점을 해결하기 위한 것이며, 본 발명의 목적은 위상 비교 모드 시스템과 위상 주파수 비교 모드 시스템이 구별되어 있는 클록 신호 재생 장치를 제공하는 것이다. 또한, 위상차가 위상 주파수 비교 모드에서의 소정의 위상차보다 작거나 동일한지를 테스트함으로써 동기가 달성되는지의 여부를 검출하는 것은 위상 비교 모드에서 동기에 벗어나 있는지를 검출하는 것보다 더 엄격하다. 즉, 더 작은 소정의 위상차를 설정함으로써 무용한 시간이 제거될 수 있고, 입력 데이터 신호의 위상 또는 주파수가 변화하는 경우에, 출력 클록 신호의 위상을 정확하게 조정함으로써 동기가 달성될 수 있고, 또한 지터 허용오차도 증가될 수 있는 클록 신호 재생 시스템이 제공된다.
상기 문제점을 해결하기 위해, 본 발명의 제1 양태은,
제어 신호 입력에 대응하는 주파수의 클록 신호를 생성하기 위한 발진 장치;
입력 데이터 신호와 클록 신호의 위상을 비교하여 두 신호 사이의 위상차를 보정하는 제1 제어 신호를 생성하기 위한 제1 비교 장치;
클록 신호로부터 분주된 신호와 기준 신호의 위상을 비교하여 클록 신호의 주파수 불일치를 보정하는 제2 제어 신호를 생성하기 위한 제2 비교 장치;
제1 제어 신호 또는 제2 제어 신호 중 어느 하나를 선택하여 발진 장치에 인가하는 제어 신호를 출력하기 위한 스위칭 장치; 및
클록 신호의 분주된 신호와 기준 신호 사이의 위상차가 제1 소정 범위 내에있는지의 여부를 검출하는 제1 검출 장치로부터의 검출 신호에 따라 스위칭 장치가 제1 제어 신호를 선택하도록 제어하고, 또한 클록 신호로부터 분주된 신호와 기준 신호 사이의 위상차가 제1 소정 범위보다 더 넓은 제2 소정 범위 외에 있는지의 여부를 검출하는 제2 검출 장치로부터의 검출 신호에 따라 스위칭 장치가 제2 제어 신호를 선택하도록 제어하기 위한 제어 장치를 포함하는 클록 신호 재생 장치에 관한 것이다.
본 발명의 제2 양태은 제1 양태에 따른 클록 신호 재생 장치에 관한 것으로, 여기서 제2 검출 장치는, 클록 신호로부터 분주되고 각각이 기준 신호의 반주기에서 다른 위상을 갖는 복수의 신호에 존재하는 에지(edge)의 상태가 소정의 상태가 아님이 결정될 때에 검출 신호를 생성한다.
본 발명의 제3 양태은 제2 양태에 따른 클록 신호 재생 장치에 관한 것으로, 클록 신호로부터 분주되고 제2 검출 장치에서 상이한 위상을 갖는 복수의 신호는 클록 신호로부터 분주된 신호들을 포함하고, 이중 한 신호는 위상이 90도 시프트된 클록 신호로부터 분주된 신호이고, 다른 한 신호는 위상이 180도 시프트된 클록 신호로부터 분주된 신호이다.
본 발명의 제4 양태은 제1 양태에 따른 클록 신호 재생 장치에 관한 것으로, 클록 신호로부터 분주된 신호는 클록 신호를 n 으로 분주한 신호이다.
또한 본 발명의 제5 양태은 제1 양태에 따른 클록 신호 재생 장치에 관한 것으로, 여기서 제1 검출 장치에는 기준 신호를 계수하는 다단 계수 장치, 및 이 계수 장치가 계수를 종료할 때에 세트하고, 클록 신호로부터 분주된 신호와 기준 신호 사이의 위상차가 소정 범위내일 때에 리세트하는 래칭 장치가 제공되며, 제1 검출 장치는 래칭 장치가 리세트될 때에 출력 상태에 응답하여 검출 신호를 생성한다.
본 발명의 제6 양태은 제1 양태에 따른 클록 신호 재생 장치에 관한 것으로, 여기서 발진 장치는 제어 신호 입력의 고주파 성분을 제거하는 필터링 장치, 및 필터링 장치의 출력 전압에 따른 주파수로의 클록 신호를 생성하는 전압 제어 발진 장치를 포함한다.
또한, 본 발명의 제7 양태은 제1 양태에 따른 클록 신호 재생 장치에 관한 것으로, 여기서 제1 검출 장치는 아날로그 회로를 포함하고, 제2 검출 장치는 디지털회로를 포함한다.
본 발명의 구성에서, 클록 신호로부터 분주된 신호와 제2 비교 장치로부터의기준 신호의 위상의 비교 결과에 기초하여, 클록 신호의 주파수 불일치를 보정하는 제2 제어 신호가 발진 장치에 인가되고, 이 제어 신호에 대응하는 주파수의 클록 신호를 생성함으로써 승산 PLL 시스템(multiplication PLL system)으로서 동작한다.
승산 PLL 시스템으로서의 동작동안, 제1 검출 장치가 클록 신호로부터 분주된 신호와 기준 신호 사이의 위상차가 제1 소정 범위 내임을 검출할 때, 스위칭 장치가 동작되고, 입력 데이터 신호와 제1 비교 장치로부터의 클록 신호의 위상의 비교 결과에 기초하여, 두 신호의 주파수차를 보정하는 제1 제어 신호가 발진 장치에 인가되고, 이 제어 신호에 대응하는 주파수의 클록 신호를 생성함으로써 클록 복구시스템으로서 동작한다.
이때, 클록 복구 시스템으로서의 동작동안, 클록 신호로부터 분주된 신호와 기준 신호 사이의 위상차가 제2 소정 범위 내임을 제2 검출 장치가 검출할 때, 스위칭 장치가 동작되고, 제2 제어 신호가 발진 장치에 인가되어 승산 PLL 시스템으로서 동작한다.
본 발명의 경우, 제2 검출 장치가 제2 소정 범위 외인 것으로 허용할 수 있는 위상차의 범위는 넓으므로, 클록 복구동작은 입력 데이터 신호 주파수의 변화의 상당한 범위에 대해 계속할 수 있고, 따라서 넓은 지터 허용오차의 요구가 만족될 수 있다.
도 1은 본 발명의 일실시예인 클록 신호 재생 장치의 구조를 도시한 회로도.
도 2는 상기 실시예의 위상 비교기의 구조의 일례를 도시한 블록도.
도 3은 상기 실시예의 위상 비교기의 동작을 설명하는 파형도(1).
도 4는 상기 실시예의 위상 비교기의 동작을 설명하는 파형도(2).
도 5는 상기 실시예의 위상 비교기의 동작을 설명하는 파형도(3).
도 6은 상기 실시예의 위상/주파수 비교기의 구조의 일례를 도시한 회로도.
도 7은 상기 실시예의 위상/주파수 비교기의 출력의 파형을 도시한 파형도.
도 8은 상기 실시예의 위상/주파수 비교기가 출력하는 UP 신호의 파형을 도시한 파형도.
도 9는 상기 실시예의 위상/주파수 비교기가 출력하는 DN 신호의 파형을 도시한 파형도.
도 10은 상기 실시예의 위상/주파수 비교기가 출력하는 UP 신호 및 DN 신호의 파형을 도시한 파형도.
도 11은 상기 실시예의 전하 펌프 회로의 구조의 일례를 도시한 회로도.
도 12는 상기 실시예의 LPF의 구조의 일례를 도시한 회로도.
도 13은 상기 실시예의 아날로그 주파수 동기-IN 검출 회로의 구조의 일례를도시한 회로도.
도 14는 상기 실시예의 아날로그 주파수 동기-IN 검출 회로의 동작을 설명하는 파형도.
도 15는 상기 실시예의 상승에지 검출 회로의 구조의 일례를 도시한 회로도.
도 16은 상기 실시예의 상승에지 검출 회로의 동작을 설명하는 파형도.
도 17은 상기 실시예의 디지털 주파수 동기-OUT 검출 회로의 구조의 일례를 도시한 회로도.
도 18은 상기 실시예의 디지털 주파수 동기-OUT 검출 회로의 동작을 설명하는 파형도(1).
도 19는 상기 실시예의 디지털 주파수 동기-OUT 검출 회로의 동작을 설명하는 파형도(2).
도 20은 상기 실시예의 디지털 주파수 동기-OUT 검출 회로의 주파수 동기 이탈 검출 진리표를 도시한 도면.
도 21은 상기 실시예의 상승에지 검출 회로의 구조의 일례를 도시한 회로도.
도 22는 상기 실시예의 상승에지 검출 회로의 동작을 설명하는 파형도.
도 23은 지터 허용오차의 일례를 도시한 도면.
도 24는 상기 실시예의 주파수 동기 이탈 검출의 동작을 설명하는 파형도(1).
도 25는 상기 실시예의 주파수 동기 이탈 검출의 동작을 설명하는 파형도(2).
도 26은 상기 실시예의 주파수 동기 이탈 검출의 동작을 설명하는 파형도(3).
도 27은 상기 실시예의 동기 이탈 검출 상태를 검출하는 시간에서의 주파수 불일치를 도시한 그래프(1).
도 28은 상기 실시예의 주파수 동기 이탈 검출의 동작을 설명하는 파형도(4).
도 29은 상기 실시예의 주파수 동기 이탈 검출의 동작을 설명하는 파형도(5).
도 30은 상기 실시예의 주파수 동기 이탈 검출의 동작을 설명하는 파형도(6).
도 31은 상기 실시예의 동기 이탈 상태를 검출하는 시간에서의 주파수 불일치를 도시한 그래프(2).
도 32는 상기 실시예의 동기 이탈 상태를 검출하는 시간에서의 주파수 불일치를 도시한 그래프(3).
도 33은 종래의 클록 신호 재생 장치의 구조의 일례를 도시한 블록도.
도 34a 및 34b는 제1 종래기술에서의 루프 필터 및 전압 제어 발진기의 주파수 특성을 도시한 도면.
도 35는 종래의 클록 신호 재생 장치의 또다른 구조의 일례를 도시한 블록도.
<도면의 주요부분에 대한 부호의 설명 >
1 : 위상 비교기
2 : 위상/주파수 비교기
3, 4 : 전하 펌프 회로
5 : 모드 스위칭 선택기
6 : LPF
7 : VCO
8 : 주파수 분할기
9 : 아날로그 주파수 동기-IN 검출 회로
10, 12 : 상승에지 검출 회로
11 : 디지털 주파수 동기-OUT 검출 회로
13 : SR-F/F
이하, 도면을 참조하여 본 발명의 실시예에 대해 설명하기로 한다. 이 설명은 바람직한 실시예를 설명하여 하기로 한다.
도 1은 본 발명의 일실시예인 클록 신호 재생 장치의 구조를 도시한 회로도이다. 도 2는 상기 실시예의 위상 비교기의 구조의 일례를 도시한 블록도이다. 도 3은 상기 실시예의 위상 비교기의 동작을 설명하는 파형도(1)이다. 도 4는 상기 실시예의 위상 비교기의 동작을 설명하는 파형도(2)이다. 도 5는 상기 실시예의 위상 비교기의 동작을 설명하는 파형도(3)이다. 도 6은 상기 실시예의 위상/주파수 비교기의 구조의 일례를 도시한 회로도이다. 도 7은 상기 실시예의 위상/주파수 비교기의 출력의 파형을 도시한 파형도이다. 도 8은 상기 실시예의 위상/주파수 비교기가 출력하는 UP 신호의 파형을 도시한 파형도이다. 도 9는 상기 실시예의 위상/주파수 비교기가 출력하는 DN 신호의 파형을 도시한 파형도이다. 도 10은 상기 실시예의 위상/주파수 비교기가 출력하는 UP 신호 및 DN 신호의 파형을 도시한 파형도이다. 도 11은 상기 실시예의 전하 펌프 회로의 구조의 일례를 도시한 회로도이다. 도 12는 상기 실시예의 LPF(Low Pass Filter)의 구조의 일례를 도시한 회로도이다. 도 13은 상기 실시예의 아날로그 주파수 동기-IN 검출 회로의 구조의 일례를 도시한 회로도이다. 도 14는 상기 실시예의 아날로그 주파수 동기-IN 검출 회로의 동작을 설명하는 파형도이다. 도 15는 상기 실시예의 상승에지(rising edge) 검출 회로의 구조의 일례를 도시한 회로도이다. 도 16은 상기 실시예의 상승에지 검출 회로의 동작을 설명하는 파형도이다. 도 17은 상기 실시예의 디지털 주파수 동기-OUT 검출 회로의 구조의 일례를 도시한 회로도이다. 도 18은 상기 실시예의 디지털 주파수 동기-OUT 검출 회로의 동작을 설명하는 파형도(1)이다. 도 19는 상기 실시예의 디지털 주파수 동기-OUT 검출 회로의 동작을 설명하는 파형도(2)이다. 도 20은 상기 실시예의 디지털 주파수 동기-OUT 검출 회로의 주파수 동기 이탈 검출 진리표를 도시한다. 도 21은 상기 실시예의 상승에지 검출 회로의 구조의 일례를 도시한 회로도이다. 도 22는 상기 실시예의 상승에지 검출 회로의 동작을 설명하는 파형도이다. 도 23은 지터 허용오차의 일례를 도시한 도면이다. 도 24는 상기 실시예의 주파수 동기 이탈 검출의 동작을 설명하는 파형도(1)이다. 도 25는 상기 실시예의 주파수 동기 이탈 검출의 동작을 설명하는 파형도(2)이다. 도 26은 상기 실시예의 주파수 동기 이탈 검출의 동작을 설명하는 파형도(3)이다. 도 27은 상기 실시예의 동기 이탈 상태를 검출하는 시간에서의 주파수 불일치를 도시한 그래프(1)이다. 도 28은 상기 실시예의 주파수 동기 이탈 검출의 동작을 설명하는 파형도(4)이다. 도 29은 상기 실시예의 주파수 동기 이탈 검출의 동작을 설명하는 파형도(5)이다. 도 30은 상기 실시예의 주파수 동기 이탈 검출의 동작을 설명하는 파형도(6)이다. 도 31은 상기 실시예의 동기 이탈 상태를 검출하는 시간에서의 주파수 불일치를 도시한 그래프(2)이다. 도 32는 상기 실시예의 동기 이탈을 검출하는 시간에서의 주파수 불일치를 도시한 그래프(3)이다.
도 1에 개략적으로 도시된 바와 같이, 상기 실시예의 클록 신호 재생 장치는, 위상 비교기(1), 위상/주파수 비교기(2), 전하 펌프 회로(3), 전하 펌프 회로(4), 모드스위칭 선택기(5), LPF(6), VCO(7), 주파수 분할기(8), 아날로그 주파수 동기-IN 검출 회로(9), 상승에지 검출 회로(10), 디지털 주파수 동기-OUT 검출 회로(11), 상승에지 검출 회로(12), 및 SR-F/F(Set Reset Flip Flop)(13)을 포함한다.
위상 비교기(1)는 입력 데이터 신호(a) 와 출력 데이터 신호(c)의 위상을 비교하고, 비교 결과에 기초하여 UP 신호(1a) 및 DN 신호(1b)를 생성한다. 위상/주파수 비교기(2)는 기준 클록 신호(b)와 출력 클록 신호의 1/8 분할인 신호(8a)의 주파수 및 위상을 비교하고, 비교 결과에 기초한 위상차를 나타내는 신호(2a, 2b)를 출력하고, 또한 출력 클록 신호의 주파수 불일치를 보정하는 UP 신호(2c) 및 DN 신호(2d)를 생성한다. 전하 펌프 회로(3)는 위상 비교기(1)로부터의 UP 신호(1a) 및 DN 신호(1b)에 기초하여 출력 전압을 생성한다. 전하 펌프 회로(4)는 위상/주파수 비교기(2)로부터의 UP 신호(2c) 및 DN 신호(2d)에 기초하여 출력 전압을 생성한다. 모드 스위칭 선택기(5)는 모드 스위칭 신호(13a)에 기초한 출력에 대해 전하 펌프 회로(3) 및 전하 펌프 회로(4)의 출력 전압을 전환한다. LPF(6)는 모드 스위칭 선택기(5)의 출력 전압으로부터 고주파 성분을 제거하고 제어전압을 출력한다. 주파수 분할기(8)는 출력 클록 신호(c)를 분주하고 1/8 분할 신호(8a)를 생성한다. 아날로그 주파수 동기-IN 검출 회로(9)는 1/8 분할 신호(8a)와 기준 클록 신호(b) 사이의 위상차가 아날로그 방식을 사용하여 소정 범위내임을 검출하고, 검출 신호(9a)를 출력한다. 상승에지 검출 회로(10)는 아날로그 주파수 동기-IN 검출 회로(9)의 출력에서의 상승에지를 검출하고, 상승에지 검출 신호(10a)를 출력한다.
디지털 주파수 동기-OUT 검출 회로(11)는 1/8 분할 신호(8a)와 기준 클록 신호(b) 사이의 위상차가 디지털 방식을 사용하여 소정 범위 외인지의 여부를 검출하고, 검출 신호(11a)를 출력한다. 상승에지 검출 회로(12)는 디지털 주파수 동기-OUT 검출 회로(11)의 출력에서의 상승에지를 검출하고, 상승에지 검출 신호(12a)를 출력한다. SR-F/F(13)는 상승에지 검출 회로(10)로부터의 상승에지 검출 신호(10a)에 대응하여 세트되고, 상승에지 검출 회로(12)로부터의 상승에지 검출 신호(12a)에 대응하여 리세트되며, 모드 스위칭 신호(13a)를 출력한다.
도 1에서, 위상 비교기(1) - 전하 펌프 회로(3) - 모드 스위칭 선택기(5) - LPF(6) - VCO(7) - 위상 비교기(1)의 시스템은 클록 복구 시스템을 구성하고 위상 비교 모드로 동작한다. 위상/주파수 비교기(2) - 전하 펌프 회로(4) - 모드 스위칭 선택기(5) - LPF(6) - VCO(7) - 주파수 분할기(8) - 위상/주파수 비교기(2)의시스템은 승산 PLL 시스템을 구성하고 위상주파수 비교 모드로 동작한다. 또한, 아날로그 주파수 동기-IN 검출 회로(9), 상승에지 검출 회로(10), 및 SR-F/F(13)는 주파수 동기(in) 검출블록을 형성하고, 디지털 주파수 동기-OUT 검출 회로(11), 상승에지 검출 회로(12), 및 SR-F/F(13)는 주파수 동기(out) 검출블록을 형성한다.
이하, 각 부의 구조 및 동작에 대해 상세히 설명하기로 한다. 도 2에 도시된 바와 같이, 상기 실시예의 위상 비교기(1)는 D 형 플립플롭(1A, 1B), 인버터(1C), EOR(exclusive OR) 회로(1D, 1E), 및 인버터(1F)를 포함한다. 입력 데이터 신호(a)는 플립플롭(1A)의 입력단자(D)로 입력되고, VCO(7)로부터의 클록 신호(c)는 클록단자로 입력된다. 플립플롭(1A)로부터의 출력 신호(1c)는 플립플롭(1B)의 입력단자(D)로 입력되고, 인버터(1C)를 경유하여 클록 신호(c)로부터 반전된 반전클록 신호(1e)는 클록단자로 입력된다. EOR(1D)는 입력 데이터 신호(a)와 플립플롭(1A)의 출력 신호(1c)와의 배타적 OR 연산을 수행하고, 계산 결과를 인버터(1F)를 통해 반전시켜, UP 신호(1a)를 출력한다. 또한, EOR(1E)는 플립플롭(1A)로부터의 출력 신호(1c)와 플립플롭(1B)로부터의 출력 신호(1d)와의 배타적 OR 연산을 수행하고, 계산 결과에 따라 DN 신호(1b)를 출력한다.
위상 비교기(1)는 입력 데이터 신호(a)의 위상과 VCO(7)로부터의 출력 클록 신호(c)의 위상을 비교하고, 비교 결과에 기초하여, 두 신호 사이의 위상차를 보정하기 위하여 UP 신호(1a) 및 DN 신호(1b)를 생성한다. 이때 후단에 있는 전하 펌프 회로(3)로의 UP 신호(1a)는 액티브 로우레벨(low level)이고, DN 신호(1b)는 액티브 하이레벨(high level)이다. 출력 클록 신호(c)의 위상이 입력 데이터신호(a)와 동기 상태일 때, 클록 신호(c)의 상승에지는 입력 데이터 신호(a)의 중심에 위치하고, UP 신호(1a)와 DN 신호(1b)의 펄스폭은 동일하다. 다른 때에는, UP 신호(1a) 및 DN 신호(1b)의 펄스폭이 변화하도록 동작한다.
예를 들면, 출력 클록 신호(c)의 위상이 입력 데이터 신호(a)보다 지연(lag)하는 경우, 출력 신호(1c), 반전클록 신호(1e), 및 출력 신호(1d)의 파형은 도 3에 도시된 바와 같고, 여기서 UP 신호(1a)의 로우레벨 펄스폭은 DN 신호(1b)의 하이레벨 펄스폭보다 더 길다.
또한, 출력 클록 신호(c)의 위상이 입력 데이터 신호(a)와 동기인 경우, 출력 신호(1c), 반전클록 신호(1e), 및 출력 신호(1d)의 파형은 도 4에 도시된 바와 같고, 여기서 UP 신호(1a)의 로우레벨 펄스폭은 DN 신호(1b)의 하이레벨 펄스폭과 동일하다.
또한, 출력 클록 신호(c)의 위상이 입력 데이터 신호(a)보다 선행(lead)하는 경우, 출력 신호(1c), 반전클록 신호(1e), 및 출력 신호(1d)의 파형은 도 5에 도시된 바와 같고, 여기서 UP 신호(1a)의 로우레벨 펄스폭은 DN 신호(1b)의 하이레벨 펄스폭보다 짧다.
여기서, 위상 비교기는 다음 문서, Charles R Hogger, Jr. "A Self Correcting Clock Recovery Circuit" IEEE, TRANSACTIONS ON ELECTRON DEVICES, Vol. ED-32, No. 12, DEC. 1985에서 설명된 것과 유사하다.
도 6에 도시된 바와 같이, 상기 실시예의 위상/주파수 비교기(2)는 인버터(2A, 2B, 2M, 2N, 2P, 2R~2T, 2V~2Y), NAND 게이트(2C~2H, 2J, 2K), 및 NOR게이트(2L, 2Q, 2U)를 포함한다. 이 중에서, 제1 플립플롭은 NAND 게이트(2D, 2E)에 의해 형성되고, 제2 플립플롭은 NAND 게이트(2G, 2H)에 의해 형성된다. 또한, 리세트회로는 NOR 게이트(2Q) 및 인버터(2R, 2S)에 의해 형성된다.
기준 클록 신호(b)는 인버터(2A)를 경유하여 NAND 게이트(2C)로 공급된다. NAND 게이트(2C)는 앞선 시간에서의 출력과 기준 클록 신호(b)의 NAND 연산을 수행하고 계산결과를 NAND 게이트(2F)로 출력한다. NAND 게이트(2F)는 제1 플립플롭의 출력과 NAND 게이트(2C)로부터의 출력과의 NAND 연산을 수행하고, 출력 신호(2a)를 생성한다.
또한, 주파수 분할기(8)로부터의 1/8 분할 신호(8a)는 인버터(2B)를 경유하여 NAND 게이트(2J)로 공급된다. NAND 게이트(2J)는 앞선 시간에서의 출력과 1/8 분할 신호(8a)의 NAND 연산을 수행하고, 계산결과를 NAND 게이트(2K)로 출력한다. NAND 게이트(2K)는 제2 플립플롭의 출력과 NAND 게이트(2J)로부터의 출력과의 NAND 연산을 수행하고, 출력 신호(2b)를 생성한다.
출력 신호(2a)와 출력 신호(2b) 사이의 관계는 도 7에 도시되어 있다. 즉, 출력 신호(2a)는 듀티사이클이 정해진 기준 클록 신호(b)에 기초하여 생성된다. 한편, 출력 신호(2b)는 출력 클록 신호(c)가 8 로 분주된 1/8 분할 신호(8a)에 기초하여 생성되고, 그 듀티사이클은 1/8 분할 신호(8a)와 기준 클록 신호(b) 사이의 위상차에 기초하여 변한다. 이에 따라, 위상/주파수 비교기(2)는 출력 신호(2a, 2b)에 의해 출력 클록 신호(c)의 주파수의 감시결과를 나타낸다. 즉, 위상/주파수 비교기(2)는 1/8 분할 신호(8a)와 기준 클록 신호(b) 사이의 위상차를 체크하고,출력 클록 신호(c)의 주파수차를 출력 신호(2a, 2b)의 듀티사이클에서의 변화로서 표현한다.
또한, 위상/주파수 비교기(2)에서, 출력 신호(2a)는 NOR 게이트(2L)로 출력된다. NOR 게이트(2L)는 리세트회로에서의 리세트 신호와 출력 신호(2a)의 NOR 연산을 수행하고, 이를 인버터(2M)로 출력한다. 인버터(2M)는 NOR 게이트(2L)로부터의 출력을 반전하고 출력 신호를 생성한다. 인버터(2M)로부터의 출력 신호는 NAND 게이트(2C)로 출력되고, 또한 인버터(2N, 2P)를 경유하여 UP 신호(2c)로서 출력된다.
또한, 출력 신호(2b)는 NOR 게이트(2U)로 출력된다. NOR 게이트(2U)는 리세트회로에서의 리세트 신호와 출력 신호(2b)의 NOR 연산을 수행하고, 이를 인버터(2V)로 출력한다. 인버터(2V)는 NOR 게이트(2U)로부터의 출력을 반전하고 출력 신호를 생성한다. 인버터(2V)로부터의 출력 신호는 NAND 게이트(2J)로 출력되고, 또한 인버터(2W, 2X)를 경유하여 DN 신호(2d)로서 출력된다.
UP 신호(2c)와 DN 신호(2d) 사이의 관계는 다음과 같다. 즉, 도 8에 도시된 바와 같이, 1/8 분할 신호(8a)의 주파수가 위상/주파수 비교기(2)로 입력된 기준 클록 신호(b)보다 낮을 때, UP 신호(2c)는 1/8 분할 신호(8a) 및 기준 클록 신호(b)의 상승에지에서 생성된 하향 펄스로서 출력된다. 이 기간동안, 위상/주파수 비교기(2)는 DN 신호(2d)를 출력하지 않는다.
또한, 도 9에 도시된 바와 같이, 1/8 분할 신호(8a)의 주파수가 기준 클록 신호(b)보다 높을 때, DN 신호(2d)는 1/8 분할 신호(8a) 및 기준 클록 신호(b)의상승에지에서 생성된 상향 펄스로서 출력된다. 이 기간동안, 위상/주파수 비교기(2)는 UP 신호(2c)를 출력하지 않는다.
또한, 1/8 분할 신호(8a)의 주파수가 기준 클록 신호(b)의 주파수와 일치한 후에 1/8 분할 신호(8a)의 위상이 기준 클록 신호(b)보다 지연할 때, 도 10에 도시된 바와 같이, 위상/주파수 비교기(2)는 UP 신호(2c)를 출력한다. 1/8 분할 신호(8a)의 위상이 기준 클록 신호(b)보다 선행할 때, 위상/주파수 비교기(2)는 도 10에 도시된 바와 유사하게 DN 신호(2d)를 출력한다.
이와 같이, 1/8 분할 신호(8a)의 주파수가 기준 클록 신호(b)의 주파수에 가까워질 때, UP 신호(2c) 또는 DN 신호(2d)의 펄스폭은 더 짧아진다. 1/8 분할 신호(8a)의 주파수가 기준 클록 신호(b)의 주파수와 일치할 때, UP 신호(2c) 또는 DN 신호(2d)의 어느 것도 출력되지 않는다. 따라서, 위상/주파수 비교기(2)는 1/8 분할 신호(8a)와 기준 클록 신호(b) 사이의 주파수차가 큰 경우를 검출하는 데 적절하다.
위상 비교기(1)의 UP 신호(1a) 및 DN 신호(1b)는 전하 펌프 회로(3)로 입력되고, 위상/주파수 비교기(2)의 UP 신호(2a) 및 DN 신호(2d)는 전하 펌프 회로(4)로 입력되며, 각각은 VCO(7)에 대한 제어전압을 생성한다. 전하 펌프 회로(3) 및 전하 펌프 회로(4)는 동일한 구조를 갖고, 동일한 동작을 수행하므로, 그 구조 및 동작은 전하 펌프 회로(4)를 예로 들어 설명하기로 한다.
도 11에 도시된 바와 같이, 상기 실시예의 전하 펌프 회로(4)에는, P 형 MOSFET(4A, 4B, 4F, 4J, 4K, 4L, 4N), N 형 MOSFET(4C, 4D, 4G, 4H, 4P, 4R~4T),및 인버터(4M, 4Q)가 제공된다.
프리세트 바이어스 전압은 트랜지스터(4C)로 인가되므로, 이 바이어스 전압에 대응하는 제1 세트 전류를 전달함으로써 트랜지스터(4C)는 트랜지스터(4A)와 함께 노드(4a)에서 제1 세트 전압을 생성한다.
트랜지스터(4A, 4B)는 전류미러회로를 구성하고, 제1 세트 전류와 동일한 값의 전류를 트랜지스터(4D)로 전달한다. 트랜지스터(4D)는 저항부하로서 동작하고, 제1 세트 전류에 의해 트랜지스터(4B)와 함께 접속지점(4b)에서 제1 레벨전압을 생성한다. 트랜지스터(4E)는 제1 세트 전압에 대응하는 제2 세트 전류를 전달한다. 트랜지스터(4G, 4H)는 전류미러회로를 구성하고, 제2 세트 전류와 동일한 값의 전류를 트랜지스터(4F)로 전달한다. 트랜지스터(4F)는 저항부하로서 동작하고, 제2 세트 전류에 의해 트랜지스터(4H)와 함께 접속지점(4c)에서 제2 레벨전압을 생성한다.
제1 레벨전압에 대응하는 전압은 트랜지스터(4J, 4K)의 소스와 드레인 사이에 인가되고, 제1 레벨전압에 대응하는 전압은 트랜지스터(4S, 4T)의 드레인과 소스 사이에 인가된다. 또한, 트랜지스터(4L, 4N) 및 인버터(4M)를 포함하는 회로는 트랜지스터(4P, 4R)로 공급될 전류량을 UP 신호(2c)에 따라 전환하고, 트랜지스터(4P, 4R) 및 인버터(4Q)를 포함한 회로는 트랜지스터(4S)로 공급될 전류량을 DN 신호(2d)에 따라 전환한다.
이와 같이, 트랜지스터(4L, 4P)의 접속지점에서의 출력 전압에 따라, 전하 펌프 회로(4)는 UP 신호(2c)가 로우레벨인 기간동안에 전류를 소스(source)하고,DN 신호(2d)가 하이레벨인 기간동안에 전류를 싱크(sink)한다. 또한, UP 신호(2c)가 하이레벨이고 DN 신호(2d)가 로우레벨인 기간동안에는, 전류를 싱크하지도 소스하지도 않는다.
모드 스위칭 신호(13a)의 하이레벨 또는 로우레벨에 따라, 모드 스위칭 선택기(5)는 전하 펌프 회로(3) 또는 전하 펌프 회로(4)의 출력 전압을 LPF(6)로 출력한다. 이러한 방식으로, 전하 펌프 회로(3) 또는 전하 펌프 회로(4)는 UP 신호(1a 또는 2c)가 로우레벨일 때에 LPF(6)를 충전하고 DN 신호(1b 또는 2d)가 하이레벨일 때에 LPF(6)를 방전한다. 또한, UP 신호(1a 또는 2c)가 하이레벨이고 DN 신호(1b 또는 2d)가 로우레벨일 때, LPF(6)의 충전 및 방전은 수행되지 않고, 앞의 전압레벨이 유지된다.
도 12에 도시된 바와 같이, 상기 실시예의 LPF(6)에는 전하 펌프 회로(3) 또는 전하 펌프 회로(4)의 출력 전압의 고주파 성분을 제거하는 저항(6A) 및 커패시터(6B, 6C)가 제공되고, 이 LPF는 저주파 성분만을 통과시키는 동작을 수행한다.
이러한 방식으로, 전하 펌프 회로로부터의 출력 전압에서의 갑작스런 변화가 방지되고, VCO(7)에 대한 제어전압이 생성된다.
주파수 분할기(8)는 VCO(7)로부터의 출력 클록 신호(c)를 여덟개로 분주하여 1/8 분할 신호(8a)를 생성하고, 또한 1/8 분할 신호(8a)의 위상을 90도 시프트하여 1/8 분할 신호(8b)를 생성한다.
도 13에 도시된 바와 같이, 상기 실시예의 아날로그 주파수 동기-IN 검출 회로(9)에는, 인버터(9A, 9B, 9D, 9E, 9F, 9H, 9J, 9L, 9M, 9P, 9R), EOR게이트(9C), D 형 플립플롭(9G, 9K, 9N, 9S), 및 NAND 게이트(9Q)가 제공된다.
인버터(9A, 9B, 9D, 9E), 및 EOR 게이트(9C)는 리세트회로를 형성하고, 출력 신호(2a, 2b)에 기초하여 리세트 신호를 생성한다. 즉, EOR 게이트(9C)는 인버터(9A)에 의해 반전된 출력 신호(2a)와 인버터(9B)에 의해 반전된 출력 신호(2b)와의 배타적 OR 연산을 수행하고, 따라서 출력 신호(2a)의 레벨 및 출력 신호(2b)의 레벨이 상이한 경우에 하이레벨 리세트 신호를 생성한다.
도 14에 도시된 바와 같이, 출력 신호(2a, 2b)의 레벨이 상이한 기간이 더 짧아짐에 따라 리세트 신호의 펄스폭은 더 짧아지고, 출력 신호(2a, 2b)의 펄스폭이 동일해질 때, 리세트 신호는 출력되지 않는다.
인버터(9F, 9J, 9L, 9M, 9P) 및 플립플롭(9G, 9K, 9N)은 3 단 카운터를 구성한다. 리세트 신호는 플립플롭(9G, 9K, 9N)의 클리어 단자(CLR)로 입력된다.
기준 클록 신호(b)는 인버터(9F)를 경유하여 제1 단 카운터의 플립플롭(9G)의 클록단자로 입력된다. 또한, 플립플롭(9G)의 출력은 인버터(9H)를 경유하여 플립플롭(9G)의 입력단자(D)로 공급된다. 그 결과, 플립플롭(9G)의 출력 상태는 기준 클록 신호(b)의 펄스가 입력될 때마다 반전된다. 플립플롭(9G)의 출력은 인버터(9J)를 경유하여 제2 단 카운터의 플립플롭(9K)의 클록단자로 입력된다. 또한, 플립플롭(9K)의 출력은 인버터(9L)를 경유하여 플립플롭(9K)의 입력단자(D)로 공급된다. 그 결과, 플립플롭(9K)의 출력 상태는 플립플롭(9G)의 출력이 하이레벨에서 로우레벨로 변할 때마다 반전된다. 플립플롭(9K)의 출력은 인버터(9M)를 경유하여 제3 단 카운터의 플립플롭(9N)의 클록단자로 입력된다. 또한, 플립플롭(9N)의 출력은 인버터(9P)를 경유하여 플립플롭(9N)의 입력단자(D)로 공급된다. 그 결과, 플립플롭(9N)의 출력 상태는 플립플롭(9K)의 출력이 하이레벨에서 로우레벨로 변할 때마다 반전된다.
이러한 방식으로, 플립플롭(9G, 9K, 9N)의 출력은 기준 클록 신호(b)의 펄스가 공급됨에 따라 다음과 같이 변한다.
(1,0,0),(0,1,0),(1,1,0),(1,1,1)
NAND 게이트(9Q) 및 인버터(9R)를 포함하는 회로는 플립플롭(9G, 9K, 9N)의 출력 상태가(1,1,1)로 될 때에 플립플롭(9S)의 클록단자로 하이레벨 출력을 공급한다.
한편, 리세트 신호는 3 단 플립플롭(9G, 9K, 9N)의 클리어 단자(CLR)로 입력된다. 이에 따라, 플립플롭(9G, 9K, 9N)의 출력 상태가(1,1,1)에 도달하기 전에 리세트 신호가 입력되면, 플립플롭(9G, 9K, 9N)은 리세트된다.
그후, 1/8 분할 신호(8a) 및 기준 클록 신호(b)의 주파수가 거의 일치할 때, 리세트 신호의 펄스폭은 더 짧아지고, 플립플롭(9G, 9K, 9N)은 리세트되지 않으며, 따라서 플립플롭(9G, 9K, 9N)의 출력 상태는(1,1,1)로 된다. 그 결과, NAND 게이트(9Q) 및 인버터(9R)는 로우레벨에서 하이레벨로 변하는 출력을 플립플롭(9S)으로 공급한다.
인버터(9R)의 출력은 플립플롭(9S)의 클록단자로 공급되고, 전원전압(VDD)은 입력단자(D)로 공급된다. 리세트 신호가 클리어단자(CLR)로 입력된 후에 인버터(9R)로부터의 출력이 로우레벨에서 하일레벨로 변할 때, 플립플롭(9S)으로부터의 출력인 검출 신호(9a)는 하이레벨로 된다.
이러한 방식으로, 아날로그 주파수 동기-IN 검출 회로(9)는 1/8 분할 신호(8a)와 기준 클록 신호(b) 사이의 위상차가 EOR 게이트(9C)가 출력펄스를 생성하지 않는 소정 범위 내일 때에 하이레벨에서 검출 신호(9a)를 출력한다.
도 15에 도시된 바와 같이, 상기 실시예의 상승에지 검출 회로(10)에는 인버터(10A~10K, 10M) 및 NAND 게이트(10L)가 제공된다.
인버터(10A~10K)는 도 16에 도시된 바와 같이 검출 신호를 지연시키는 지연회로를 형성하고, 지연검출 신호를 생성한다. NAND 게이트(10L)는 검출 신호(9a)와 인버터(10K)로부터의 지연검출 신호의 NAND 연산을 수행하고, 연산결과신호를 생성한다.
인버터(10M)는 연산결과신호를 반전하고 상승에지 검출 신호(10a)를 출력한다. 상승에지 검출 신호(10a)는 1/8 분할 신호(8a)와 기준 클록 신호(b) 사이의 위상차가 소정 범위내임을 나타낸다.
도 17에 도시된 바와 같이, 상기 실시예의 디지털 주파수 동기-OUT 검출 회로(11)에는 D 형 플립플롭(11A, 11B, 11D), 인버터(11C), EOR 회로(11E), 및 OR 회로(11F)가 제공된다.
플립플롭(11A)은 1/8 분할 신호(8a)를 클록으로서 사용하여 기준 클록 신호(b)를 래치하고 하이레벨 출력을 생성한다. 플립플롭(11B)은 1/8 분할 신호(8b)를 클록으로서 사용하여 기준 클록 신호(b)를 래치하고, 하이레벨출력을 생성한다. 플립플롭(11D)은, 인버터(11C)를 경유하여 1/8 분할 신호(8a)의 반전신호인 1/8 분할 신호(8a*)(*는 반전신호를 표기)를 클록으로서 사용하여 기준 클록 신호(b)를 래치하고, 하이레벨출력을 생성한다. NOR 게이트(111, 112), NAND 게이트(113), 및 인버터(114)를 포함하는 EOR 회로(11E)는 플립플롭(11A)의 출력과 플립플롭(11D)의 출력과의 배타적 OR 연산의 출력을 생성한다. NOR 회로(115) 및 인버터(116)를 포함하는 OR 회로(11F)는 EOR 회로(11E)의 출력과 플립플롭(11B)의 출력과의 OR 연산의 출력으로서 검출 신호(11a)를 생성한다.
디지털 주파수 동기-OUT 검출 회로(11)는 1/8 분할 신호(8a)와 기준 클록 신호(b) 사이의 위상차 상태를 기준 클록 신호(b)에 대한 1/8 분할 신호(8a), 1/8 분할 신호(8b), 및 1/8 분할 신호(8a*)의 각 상승에지의 위상관계로부터 판단한다.
이하, 상기 실시예의 디지털 주파수 동기-OUT 검출 회로(11)에서의 주파수 동기 이탈 상태를 검출하는 동작에 대해 도 18 및 도 19 를 참조하여 설명하기로 한다.
도 18에서,(a)~(d)는 기준 클록 신호(b)에 대한 1/8 분할 신호(8a), 1/8 분할 신호(8b), 및 1/8 분할 신호(8a*)의 상대위치관계에서의 변화를 나타낸다. 1/8 분할 신호(8a), 1/8 분할 신호(8b), 및 1/8 분할 신호(8a*)의 각각의 상승에지가 기준 클록 신호(b)의 하이레벨 반주기에서 위치한 경우는 H 로 표기하고, 그곳에 위치하지 않은 경우는 L 로 표기한다.
도면에서,(a) 및(b)는 승산 PLL 시스템에서의 위상동기가 완료되고 이 시스템이 클록 복구 시스템으로 전환된 직후의 상태를 나타내고, 출력 클록 신호(c)의 반주기에 대응하는 800 ps 위상차는 1/8 분할 신호(8a)와 기준 클록 신호(b) 사이에서 발생함을 나타낸다. (a)는 1/8 분할 신호(8b) 및 1/8 분할 신호(8a*)의 상승에지의 시각에서 H 이고, 1/8 분할 신호(8a)의 상승에지에서 L 이다. 또한,(b)는 1/8 분할 신호(8a) 및 1/8 분할 신호(8b)의 상승에지에서 H 이고, 1/8 분할 신호(8a*)의 상승에지에서 L 이다.
다음에,(c)는, 출력 클록 신호의 주파수변화에 기초하여 1/8 분할 신호의 상승에지의 각각의 위상이 래그(lag)로 변하고, 1/8 분할 신호(8b) 및 1/8 분할 신호(8a*)의 상승에지에서 H 이며 1/8 분할 신호(8a)의 상승에지에서 L 인 상태를 도시한다. (d)는, 1/8 분할 신호의 상승에지의 각각의 위상이 더 큰 래그쪽으로 변하고, 1/8 분할 신호(8a*)의 상승에지에서 H 이며 1/8 분할 신호(8a) 및 1/8 분할 신호(8b)의 상승에지에서 L 인 상태를 도시한다.
또한, 도 19에서, 마찬가지로,(a) 및(b)는 승산 PLL 시스템에서의 위상동기가 완료되고 이 시스템이 클록 복구시스템으로 전환된 직후의 상태를 나타낸다. (c)는, 출력 클록 신호의 주파수 변화에 기초하여 1/8 분할 신호의 상승에지의 각각의 위상이 리드(lead)로 변하고, 1/8 분할 신호(8a) 및 1/8 분할 신호(8b)의 상승에지에서 H 이며 1/8 분할 신호(8a*)의 상승에지에서 L 인 상태를 도시한다. (d)는, 1/8 분할 신호의 상승에지의 각각의 위상이 더 큰 리드쪽으로 변하고, 1/8 분할 신호(8a)의 상승에지에서 H 이며 1/8 분할 신호(8b) 및 1/8 분할 신호(8a*)의 상승에지에서 L 인 상태를 도시한다.
주파수 동기 이탈 검출의 전체적인 판단상태는 도 20에 도시된 진리표에 특정된 바와 같다. 도면에서, ○ 기호가 첨부되어 도시된(1) 및(4)는 위상 따름 동안의 상태를 나타내고, 도 18 및 도 19에서 도시된(d)의 상태에 대응한다. ○ 기호가 첨부되어 도시된(2) 및(3)은 동기 직후의 상태를 나타내고, 도 18 및 도 19에 도시된 상태(a) 및(b)에 대응한다. 이 경우, 디지털 주파수 동기-OUT 검출 회로(11)는 출력 클록 신호(a)가 기준 클록 신호(b)와 주파수 동기 상태에 있다고 판단하고 검출 신호(11a)를 하이레벨로 설정한다.
또한, × 기호가 첨부되어 도시된(5) 및(6)은 위상동기 이탈의 상태 또는 주파수 동기 이탈의 로우 디그리(low degree)를 나타내고, 첨부된 × 기호와 함께 도시된(7)은 주파수 동기 이탈의 하이 디그리(high degree)를 나타낸다. 이 경우, 디지털 주파수 동기-OUT 검출 회로(11)는, 출력 클록 신호(a)가 기준 클록 신호(b)와 위상동기 이탈 상태 또는 주파수 동기 이탈 상태에 있다고 판단하고, 검출 신호(11a)를 하이레벨로 설정한다.
이러한 방식으로, 예컨대 도 20에 도시된 바와 같이, 클록 신호로부터 분주된 신호와 기준 클록 신호 사이의 위상차가 소정 범위내에 있음을 디지털 주파수 동기-OUT 검출 회로(11)가 검출할 때, 클록 신호가 주파수 동기 상태임을 나타내기 위하여 검출 신호(11a)를 하이레벨로 설정한다.
도 21에 도시된 바와 같이, 상기 실시예의 상승에지 검출 회로(12)에는 인버터(12A~12L, 12N), 및 NAND 게이트(12M)가 제공된다.
인버터(12A)는 디지털 주파수 동기-OUT 검출 회로(11)로부터의 검출 신호(11a)를 반전한다. 인버터(12B~12L)는 검출 신호(11a)를 지연시켜 지연검출 신호를 생성하는 지연회로를 형성한다. NAND 게이트(12M)는 검출 신호(11a)와 인버터(12L)로부터의 지연검출 신호에서의 NAND 연산을 수행하고 결과신호를 생성한다. 인버터(12N)는 이 결과신호를 반전하고, 도 22에 도시된 바와 같이, 상승에지 검출 신호(12a)를 출력한다. 상승에지 검출 신호(12a)는 클록 신호로부터 분주된 신호와 기준 클록 신호 사이의 위상차가 소정 범위 외임을 나타낸다.
세트단자(S)로 공급되어 하이레벨출력을 생성하는 상승에지 검출 신호(10a)에 의해 SR-F/F(13)는 세트되고, 리세트단자(R)로 공급되어 로우레벨출력을 생성하는 상승에지 검출 신호(12a)에 의해 SR-F/F(13)는 리세트된다.
SR-F/F(13)의 출력은 모드 스위칭 신호(13a)로서 모드 스위칭 선택기(5)로 공급된다. 모드 스위칭 선택기(5)는 전하 펌프 회로(3)의 출력 전압을 선택하여 모드 스위칭 신호(13a)가 하이레벨일 때에 이를 LPF(6)에 인가하고, 전하 펌프 회로(4)의 출력 전압을 선택하여 모드 스위칭 신호(13a)가 로우레벨일 때에 이를 LPF(6)에 인가한다.
이하, 도 1 내지 도 22 를 참조하여 상기 실시예의 클록 신호 재생 장치의 동작에 대해 설명하기로 한다.
이하, 예컨대 622 Mbps NRZ(Non Return to Zero) 신호(a)가 입력 데이터 신호로서 사용되고, 77.75 MHz 기준 클록 신호(b)가 사용되며, 622 MHz 출력 클록 신호(c)가 생성되는 경우에 대해 설명하기로 한다.
디지털 주파수 동기-OUT 검출 회로(11)는 기준 클록 신호(b)에 대한 1/8 분할 신호(8a, 8b)의 주파수의 변화를 항상 모니터한다. VCO(7)로부터의 출력 클록 신호(c)의 주파수가 어떤 이유로 상당히 변화한다면, 디지털 주파수 동기-OUT 검출회로(11)는 검출 신호(11a)를 출력한다. 이러한 방식으로, 상승에지 검출 회로(12)는 에지검출 신호(12a)를 출력하여, SR-F/F(13)로부터의 모드 스위칭 신호(13a)가 로우레벨로 되고, 따라서 모드 스위칭 선택기(5)는 전하 펌프 회로(4)의 출력 전압을 선택하는 상태에 있다.
이 상태에서, 위상/주파수 비교기(2)로부터의 UP 신호(2c) 및 DN 신호(2d)에 의해, 전하 펌프 회로(4)에서 생성된 출력 전압은 LPF(6)로 인가되고, 따라서 LPF(6)를 통해 생성된 제어전압은 VCO(7)로 인가된다. 따라서, VCO(7)는 이 제어전압에 대응하는 주파수에서 출력 클록 신호(c)를 생성한다.
출력 클록 신호(c)는 주파수 분할기(8)에 의해 여덟개로 분주되어, 1/8 분할 신호(8a)가 생성된다. 위상/주파수 비교기(2)는 기준 클록 신호(b) 및 1/8 분할 신호(8a)를 입력으로 사용하여 UP 신호(2c) 및 DN 신호(2d)를 생성하고, 따라서 승산 PLL 시스템은 두 신호의 위상이 코히런트하도록 위상 주파수 비교 모드에 의해 피드백 동작을 수행한다. 그 결과, 1/8 분할 신호(8a)의 주파수는 기준 클록 신호(b)의 주파수에 가까워진다.
1/8 분할 신호(8a) 및 기준 클록 신호(b)의 주파수가 서로 상이한 상태에서, 위상/주파수 비교기(2)는 상이한 듀티사이클을 갖는 출력 신호(2a, 2b)를 출력하므로, 아날로그 주파수 동기-IN 검출 회로(9)는 검출 신호(9a)를 출력하지 않는다. 따라서, 상승에지 검출 회로(10)는 상승에지 검출 신호(10a)를 출력하지 않는다.
1/8 분할 신호(8a) 및 기준 클록 신호(b)의 주파수가 승산 PLL 시스템의 동작에 의해 가까워질 때, 위상/주파수 비교기(2)는 유사한 듀티사이클을 갖는 출력신호(2a, 2b)를 출력하므로, 아날로그 주파수 동기-IN 검출 회로(9)는 검출 신호(9a)를 로우레벨에서 하이레벨로 변화시킨다. 상승에지 검출 회로(10)는 검출 신호(9a)의 상승에지를 검출하고, 상승에지 검출 신호(10a)를 출력하므로, SR-F/F(13)는 모드 스위칭 신호(13a)를 하이레벨로 설정한다.
하이레벨로 되는 모드 스위칭 신호(13a) 때문에, 모드 스위칭 선택기(5)는 전하 펌프 회로(3)의 출력을 선택한다. 이 상태에서, 위상/주파수 비교기(1)로부터의 UP 신호(1a) 및 DN 신호(1b)에 의해, 전하 펌프 회로(3)에서 생성된 출력 전압은 LPF(6)로 인가된다. 그 결과, LPF(6)에 의해 생성된 제어전압은 VCO(7)로 인가되고, 따라서 VCO(7)는 이 제어전압에 대응하는 주파수에서 출력 클록 신호(c)를 생성한다.
위상/주파수 비교기(1)는 UP 신호(1a) 및 DN 신호(1b)를 생성하기 위해 출력 클록 신호(c) 및 입력 데이터 신호(a)를 입력하고, 따라서 클록 복구 시스템은 두 신호의 위상이 코히런트하도록 위상 비교 모드를 사용하여 피드백 동작을 수행한다. 그 결과, 출력 클록 신호(c)는 입력 데이터 신호(a)와 동기 상태로 된다.
디지털 주파수 동기-OUT 검출 회로(11)는 기준 클록 신호(b)에 대한 1/8 분할 신호(8a, 8b)의 주파수에서의 변화를 항상 모니터한다. 그러나, 클록 복구 시스템이 동작하는 동안, 디지털 주파수 동기-OUT 검출 회로(11) 및 상승에지 검출 회로(12)는 출력 클록 신호(c)의 생성에 참여하지 않는다.
VCO(7)로부터의 출력 클록 신호(c)의 주파수가 어떤 이유로 상당히 변화하면, 디지털 주파수 동기-OUT 검출 회로(11)는 검출 신호(11a)를 출력한다. 그 결과, 승산 PLL 시스템의 동작이 재개시된다.
즉, 상기 실시예의 클록 신호 재생 장치는 두 시스템, 즉 1/8 분할 신호의 주파수 및 위상을 동기하기 위하여 외부 기준 클록 신호(78 MHz)에 대해 승산 PLL 시스템으로서 동작하는 시스템, 및 출력 클록 신호의 주파수 및 위상을 동기하기 위하여 입력 데이터 신호(622 MHz)에 대해 클록 복구 시스템으로서 동작하는 시스템을 갖는다.
먼저, 이 시스템은 승산 PLL 로서 동작하고 기준 클록 신호에 대해 주파수 및 위상을 동기한다. 동기가 달성된 때, 디지털 방식을 사용하는 클록 복구 시스템으로 전환함으로써, 입력 데이터 신호에 대한 위상동기가 달성되도록 동작이 수행된다.
입력 데이터 신호의 주파수가 클록 복구 시스템의 동작동안 상당히 변하고 클록 복구 시스템이 입력 데이터 신호를 따를 수 없으면, 디지털 주파수 동기-OUT 검출 회로는 이 상태를 검출하여 승산 PLL 시스템으로 다시 전환한다.
이 경우, 뒤따를 입력 데이터 신호 주파수의 허용가능한 변동(지터 허용오차)의 양은 미리 정해지므로, 클록 복구동작에 의해 이 범위내의 변동을 조정할 필요가 있고, 승산 PLL 시스템으로 전환할 필요가 없다.
도 23은 지터 허용오차의 일례를 도시한 것으로서, ITU-T(International Telecommunication Union-Telecommunication Standardization Sector)G.958에 정의되고 300Hz ~ 25KHz 범위내에서 1.5 UI(Unit Interval)p-p 의 입력지터진폭에 따르는 것을 특정하는 SONET(Synchronous Optical Network)의 경우에서의 지터 허용오차를 나타낸다. 여기서, 1 UI는 입력 데이터 신호의 1 클록사이클(한 피스(piece)의 데이터)에 대응하는 주파수 불일치를 나타낸다.
그러나, 실제적으로, 이 규정의 범위를 초과하여, 예컨대 3 UIp-p 이상의 지터 허용오차가 요구될 수도 있다.
상기 실시예의 클록 신호 재생 장치의 경우, 디지털 주파수 동기-OUT 검출 회로(11)는 1/8 분할 신호(8a), 1/8 분할 신호(8b), 및 1/8 분할 신호(8a*)의 각 상승에지가 기준 클록 신호(b)의 하이레벨 반주기에 위치하는지의 여부를 검출하고, 검출결과를 검출결과의 프리세트 조합을 나타낸 진리표와 비교함으로써, 동기 이탈 상태를 검출한다. 결과적으로, 상술한 바와 같은 넓은 범위의 지터 허용오차에 대응하는 동기 이탈 상태를 검출하는 것이 가능하다.
도 24 내지 도 27은 상기 실시예에 따른 주파수 동기 이탈 검출의 동작의 일례를 도시하는데, 이 예는 입력 데이터 신호의 주파수가 위상 비교 모드로의 전환 직후에 점차 증가하는 경우의 동기 이탈 검출의 동작의 일례이다.
도 24는 모드 스위칭 신호(13a)가 상승에지 검출 신호(10a)에서 로우레벨로부터 하이레벨로 변화한 직후의 상태를 도시한 도면이며, 클록 복구 시스템으로 전환하여 위상 비교 모드를 설정한 상태이다. 이 경우, 1/8 분할 신호(8b)의 상승에지는 기준 클록 신호(b)의 하이레벨의 거의 중심에 위치하고, 1/8 분할 신호(8a), 1/8 분할 신호(8b), 및 1/8 분할 신호(8a*)의 상승에지의 검출된 결과는 각각 H, H, L 이고, 디지털 주파수 동기-OUT 검출 회로(11)는 검출 신호(11a)를 생성하지 않는다.
도 25에서, 입력 데이터 신호(a)의 지터때문에, 1/8 분할 신호(8b)의 상승에지는 기준 클록 신호(b)의 하이레벨범위의 외부에 있고, 1/8 분할 신호(8a)의 상승에지는 기준 클록 신호(b)의 하이레벨의 거의 중심에 위치하며, 1/8 분할 신호(8a), 1/8 분할 신호(8b), 및 1/8 분할 신호(8a*)의 상승에지의 검출된 결과는 각각 H, L, L 이다. 그러나, 디지털 주파수 동기-OUT 검출 회로(11)는 검출 신호(11a)를 아직 생성하지 않는다.
도 26은 주파수변화가 더 증가되는 경우를 도시한다. 1/8 분할 신호(8a), 1/8 분할 신호(8b), 및 1/8 분할 신호(8a*)의 상승에지의 검출결과는 각각 H, L, H 이고, 그 결과 디지털 주파수 동기-OUT 검출 회로(11)는 검출 신호(11a)를 생성한다. 결과적으로, 모드 스위칭 신호(13a)는 하이레벨에서 로우레벨로 변화하여, 승산 PLL 시스템으로 전환하고, 위상 주파수 비교 모드가 설정된다.
도 27은, 입력 데이터 신호의 주파수가 점증하는 경우에, 모드 스위칭 신호(13a)가 하이레벨인 위상 비교 모드의 기간동안에 출력 클록 신호(c)에서 발생할 수 있는 최대 주파수 불일치를 도시한다. 도면에 도시된 바와 같이, 위상 비교 모드의 기간내의 최대 주파수 불일치는 3.5 UI이다.
도 28 내지 도 31은 상기 실시예에 따른 주파수 동기 이탈 검출의 동작의 다른 예를 도시하는 도면이며, 입력 데이터 신호의 주파수가 위상 비교 모드로의 전환 직후에 점점 감소하는 경우에 동기 이탈 검출의 동작의 예를 도시한다.
도 28은 모드 스위칭 신호(13a)가 상승에지 검출 신호(10a)에서 로우레벨로부터 하이레벨로 변화한 직후의 상태를 도시한 도면이며, 클록 복구 시스템으로 전환하여 위상 비교 모드로 설정한 상태이다. 이 경우, 1/8 분할 신호(8b)의 상승에지는 기준 클록 신호(b)의 하이레벨의 거의 중앙에 위치하고, 1/8 분할 신호(8a), 1/8 분할 신호(8b), 및 1/8 분할 신호(8a*)의 상승에지의 검출결과는 각각 H, H, L 이고, 디지털 주파수 동기-OUT 검출 회로(11)는 검출 신호(11a)를 생성하지 않는다.
도 29에서, 입력 데이터 신호(a)의 지터때문에, 1/8 분할 신호(8b)의 상승에지는 기준 클록 신호(b)의 하이레벨범위의 외부에 있고, 1/8 분할 신호(8a*)의 상승에지는 기준 클록 신호(b)의 하이레벨의 거의 중심에 위치하며, 1/8 분할 신호(8a), 1/8 분할 신호(8b), 및 1/8 분할 신호(8a*)의 상승에지의 검출결과는 각각 L, L, H 이다. 그러나, 디지털 주파수 동기-OUT 검출 회로(11)는 검출 신호(11a)를 아직 생성하지 않는다. 도 30은 주파수 변화가 더 증가하고, 1/8 분할 신호(8a), 1/8 분할 신호(8b), 및 1/8 분할 신호(8a*)의 상승에지의 검출결과가 각각 L, L, L 이며, 그 결과 디지털 주파수 동기-OUT 검출 회로(11)는 검출 신호(11a)를 생성하고, 상승에지 검출 신호(12a)는 로우레벨로 되는 경우를 도시한다. 결과적으로, 모드 스위칭 신호(13a)는 하이레벨로부터 로우레벨로 변하여, 승산 PLL 시스템으로 전환하고, 위상 주파수 비교 모드가 설정된다.
도 31은, 입력 데이터 신호의 주파수가 점차 감소하는 경우에, 모드 스위칭 신호(13a)가 하이레벨인 위상 비교 모드의 기간동안 출력 클록 신호(c)에서 발생할 수 있는 최대 주파수 불일치를 도시한다. 도면에 도시된 바와 같이, 위상 비교 모드의 기간내의 최대 주파수 불일치는 3.5 UI이다.
도 32는, 임의의 시간에서 주파수 불일치가 없는 상태에 있도록 입력 데이터 신호의 주파수가 점차 감소된 후에 점차 증가하는 경우에, 모드 스위칭 신호(13a)는 하이레벨인 위상 비교 모드의 기간동안에 출력 클록 신호(c)에서 발생할 수 있는 최대 주파수 불일치를 도시한다. 도면에 도시된 바와 같이, 위상 비교 모드의 기간내의 최대 주파수 불일치는 4.5 UI이다.
이와 같이 상기 실시예의 클록 신호 재생 장치의 경우, 클록 복구동작시의 제어 신호 및 승산 PLL 동작시의 제어 신호는 VCO(7)로의 입력으로 교대로 전환되므로, 아날로그 가산기가 사용되는 경우에서와 같이 불필요한 오류가 발생할 가능성이 없다. 또한, 동기 이탈 검출은 위상 비교에 의해 수행되므로, 동기 이탈 상태를 검출하는 데 요구되는 시간은 짧다. 또한, 동기확립은 위상차의 검출에 의해 수행되므로, 동기의 확립을 신속히 검출하는 것이 가능하다.
또한, 동기 이탈 검출의 목적인 위상차의 범위는 넓으므로, 클록 복구동작은 입력 데이터 신호 주파수에서의 변화의 상당한 범위에 대해 유지될 수 있으므로, 넓은 지터 허용오차 범위에 대한 필요성에 응답하는 것이 가능하다.
더우기, 시스템이 주파수 동기 상태에 있는지 또는 동기 이탈 상태에 있는지의 여부에 대한 판단 및 주파수 비교는 저주파수에서 수행되므로, 동작이 정확하게 수행될 수 있고 또한 낮은 소비전력이 달성될 수 있다.
상기에서, 도면을 참조하여 본 발명의 실시예들을 상세히 설명하였다. 그러나, 구체적인 구성은 이 실시예에 한정되지 않고, 본 발명의 요지에서 벗어나지 않는 범위내의 설계변경 등도 본 발명에 포함된다. 예를 들면, 주파수 분할기(8)의분할비는 8 분할로 한정되지 않는다. 임의로 n 분할(n은 정수)로 설정하는 것이 가능하다. 이 경우, 분할비가 높을 때, 허용될 수 있는 지터 허용오차의 범위가 넓을 수 있고, 분할비가 낮게 설정될 때, 허용될 수 있는 지터 허용오차의 범위는 좁아진다. 또한, 1/8 분할 신호(8a)의 기준 신호인 기준 클록 신호(b)는 입력 데이터 신호의 기본 주파수에 대응하는 수정발진회로에 의해 공급된다. 그러나, 주파수가 입력 데이터 신호에 비해 충분히 안정하면, 다른 유형의 발진회로에 의해 공급되도록 배치될 수도 있다. 또한, 도 1에 도시된 상기 실시예의 클록 신호 재생 장치에서, 전하 펌프 회로(3) 및 전하 펌프 회로(4)가 동일한 구조인 경우, 모드 스위칭 선택기(5)의 위치를 변경하고 비용절감을 위해 두 개의 전하 펌프 회로를 하나로 결합하는 것이 가능하다.
상술한 바와 같이, 본 발명의 클록 신호 재생 장치의 경우, 주파수 동기는 위상/주파수 비교기 및 아날로그 주파수 동기-IN 검출 회로를 사용하여 아날로그 방식에 의해 엄밀히 검출되고, 따라서 높은 정확도와 신뢰도로 주파수 동기가 수행된다. 한편, 주파수 동기 이탈은 디지털 주파수 동기-OUT 검출 회로를 사용하여 디지털 방식에 의해 점차 검출되고, 따라서 이 검출은 비교적 큰 주파수 차(예컨대 약 수 100ppm)가 발생할 때까지 수행될 수 없다.
따라서, 클록 복구 시스템을 이용하여 입력 데이터 신호의 주파수에 대한 동기가 신뢰성있게 달성될 수 있다. 또한 위상 비교 모드에서의 동작동안, 입력 데이터 신호의 주파수가 넓은 범위에서 변화하더라도, 신뢰성있게 여분을 갖고 이를따르는 것이 가능하다. 따라서 넓은 지터 허용오차에 대한 필요성이 충족될 수 있다. 또한, 주파수 동기 이탈인 경우, 이것이 검출되어 승산 PLL 시스템이 동작하므로, 주파수 동기가 복구되고, 클록 복구 시스템의 동작으로 신속히 복구하는 것이 가능하다.

Claims (7)

  1. 제어 신호 입력에 대응하는 주파수로의 클록 신호를 생성하는 발진 장치;
    입력 데이터 신호와 상기 클록 신호의 위상을 비교하여, 상기 두 신호 사이의 위상차를 보정하는 제1 제어 신호를 생성하는 제1 비교 장치;
    상기 클록 신호로부터 분주된 신호와 기준 신호의 위상을 비교하여, 상기 클록 신호의 주파수 불일치를 보정하는 제2 제어 신호를 생성하는 제2 비교 장치;
    상기 제1 제어 신호 또는 제2 제어 신호 중 어느 하나를 선택하여, 상기 발진 장치에 인가하는 제어 신호를 출력하는 스위칭 장치; 및
    상기 스위칭 장치가 상기 클록 신호의 분주된 신호와 상기 기준 신호 사이의 위상차가 제1 소정 범위 내에 있는지의 여부를 검출하는 제1 검출 장치로부터의 검출 신호에 따라 상기 제1 제어 신호를 선택하도록 제어하고, 또한 상기 스위칭 장치가 상기 클록 신호로부터 분주된 신호와 상기 기준 신호 사이의 위상차가 상기 제1 소정 범위보다 더 넓은 제2 소정 범위 외에 있는지의 여부를 검출하는 제2 검출 장치로부터의 검출 신호에 따라 상기 제2 제어 신호를 선택하도록 제어하는 제어 장치
    를 포함하는 것을 특징으로 하는 클록 신호 재생 장치.
  2. 제1항에 있어서,
    상기 클록 신호로부터 분주되고 각각이 상기 기준 신호의 반주기에서 상이한위상을 갖는 복수의 신호에서 존재하는 에지의 상태가 소정 상태에 있지 않음이 결정될 때에 상기 제2 검출 장치는 상기 검출 신호를 생성하는 것을 특징으로 하는 클록 신호 재생 장치.
  3. 제2항에 있어서,
    상기 클록 신호로부터 분주되고 상기 제2 검출 장치에서 상이한 위상을 갖는 복수의 신호는 상기 클록 신호로부터 분주된 신호들을 포함하며, 이 신호 중 하나는 위상이 90도 시프트된 상기 클록 신호로부터 분주된 신호이며, 또 나머지 신호는 위상이 180도 시프트된 상기 클록 신호로부터 분주된 신호인 것을 특징으로 하는 클록 신호 재생 장치.
  4. 제1항에 있어서,
    상기 클록 신호로부터 분주된 신호는 상기 클록 신호를 n으로 분주한 신호인 것을 특징으로 하는 클록 신호 재생 장치.
  5. 제1항에 있어서,
    상기 제1 검출 장치는, 상기 기준 신호를 계수하는 다단 계수 장치, 및 상기 계수 장치가 계수를 종료할 때에 세트하고 상기 클록 신호로부터 분주된 신호와 상기 기준 신호 사이의 위상차가 소정 범위내일 때에 리세트하는 래칭 장치를 포함하며, 상기 래칭 장치가 리세트될 때에 출력 상태에 응답하여 상기 검출 신호를 생성하는 것을 특징으로 하는 클록 신호 재생 장치.
  6. 제1항에 있어서,
    상기 발진 장치는 상기 제어 신호 입력의 고주파 성분을 제거하는 필터링 장치, 및 상기 필터링 장치의 출력 전압에 따른 주파수로의 클록 신호를 생성하는 전압 제어 발진 장치를 포함하는 것을 특징으로 하는 클록 신호 재생 장치.
  7. 제1항에 있어서,
    상기 제1 검출 장치는 아날로그 회로를 포함하고, 상기 제2 검출 장치는 디지털 회로를 포함하는 것을 특징으로 하는 클록 신호 재생 장치.
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