KR100255530B1 - 동기 상태 검출 기능을 가지는 위상 동기 루프 회로 - Google Patents

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Abstract

내용 없음.

Description

동기 상태 검출 기능을 갖는 위상 동기 루프 회로
본 발명은 위상 동기 루프(PLL) 회로, 특히, 입력 신호의 주기와 무관하게, 입력 신호와 출력 신호 사이의 위상차가 소정 기준값과 동일한지 또는 소정의 기준값보다 더 작은지를 판단하는 회로를 가진 PLL 회로에 관한 것이다.
예로, 단일 칩 마이크로 컴퓨터 상에 장착되어, 외부로부터 클럭 신호를 수신하여 칩 내부의 버부 클럭 신호를 발생하는 PLL 회로가 아래에 기술되어 있다.
외부 클럭 신호와 내부 클럭 신호간의 위상차가 너무 크면, 단일 칩 마이크로컴퓨터는 정상적으로 동작하지 않는다. 그러므로, 위상차가 단일 칩 마이크로컴퓨터가 정상적으로 동작하는 범위 내에 있는지를 판단하기 위해, PLL 회로의 동기 상태(locked state)를 검출하는 회로를 필요로 한다.
상기 PLL 회로의 동기 상태를 검출하는 방법으로서, 지연 회로의 지연 시간과, 입력 신호 및 피드백 신호간의 위상차에 따라 위상 비교기 회로로부터 출력된 펄스의 펄스 폭을 서로 비교하여 PLL 회로의 동기 상태를 검출하는 회로가 일본 공개 공보 64-24630호에 기술되어 있다.
제9도는 상기 공보에 개시된 PLL 회로의 블록도이다. 상기 PLL 회로는 위상 비교기 회로(1), 충전 펌핑 회로(charging pumping circuit:2), 루프 필터(3), 전압 제어 발진기(VCO) 회로(4), 주파수 분할기 회로(5), 배타적 NOR 회로(6) 지연회로(71,72 내지 7n), D 플립플롭 회로(71,72 내지 7n), 스위치(9)로 구성된다.
상기 위상 비교기 회로(1)는 순차 회로 등을 사용하는 디지털 형태의 위상 비교기 회로로서, 입력 신호(f1)와 피드백 신호(f2) 사이의 위상차에 따라, 피드백신호(f2)의 주파수를 더 낮추기 위한 다운 펄스(Pd) 또는 피드백 신호(f2)의 주파수를 더 높이기 위한 업 펄스(Pu)를 발생한다. 상기 펄스 신호(Pu 또는 Pd)는, 중전 펌핑 회로(2)에 의해 전압 펄스로 변환되며, 적분 기능을 갖는 루프 필터(3)에 의해 아날로그 신호(Vc)로 된다. 상기 아날로그 신호(Vc)는 VCO 회로(4)에 공급되며,VCO 회로(4)외 발진 출력(f0)의 주파수를 변화시킨다. 상기 VCO 회로(4)의 발진 출력(f0)은 PLL 회로의 출력이 되며, 주파수 분할 회로(5)를 통해 위상 비교기 회 로(1)로 피드백된다.
상기 입력 신호(f1)가 피트백 신호(f2)보다 위상이 빠르면, 위상차에 따라 업 펄스(Pu)가 발생하며, VCO 회로(4)의 발진 출력(f0)의 발진 주파수가 상승한다. 또한, 입력 신호(f1)가 피드백 신호(f2)보다 위상이 느리면, 다운 펄스(Pd)가 발생하며 발진 출력(f0)의 발진 주파수가 작아진다.
상기 위상 비교기 회로(1)로부터의 출력 펄스(Pu 또는 Pd)는 논리 회로(6)를 통해 플립플롭 회로(8)의 클럭 입력 단자에 공급되며, 지연 회로(7)를 통해 상기 플립플롭 회로(8)의 D 단자에 공급된다. 상기 플립플롭 회로(8)는 클럭 입력 단자에 공급된 펄스 신호의 리딩 에지에서 D 단자의 신호 상태를 취한다. 상기 플립플롭 회로(8)로부터의 출력 신호(SL)는 동기 상태 검출 신호가 된다.
상기 방법에서, 상기 지연 회로(7)의 지연 시간이 동기 상태를 판단하는 기준이 된다. 그러므로, 주파수에 따라 동기 상태 판단 기준을 변화시키기 위해, 이 회로에서 지연 회로(71,72 내지 7n)는 각각 서로 다른 지연 시간(Td1, Td2 내지 Tdn)을 가진다.
상기 구성에 따라, 스위치(9)를 스위칭하여 플립플롭 회로(81, 82 내지 8n)의 출력으로부터 특정 출력을 선택함으로써, 지연 회로의 지연 시간에 대한 입력주파수의 비, 즉, 입력 신호(f1)와 피드백 신호(f2)간의 위상차에 대한 입력 주파수의 비를 항상 일정하게 유지하면서 동기 상태를 검출할 수 있다.
그러나, 여러 지연 회로를 스위칭하여 동기 상태를 검출하는 종래 기술의 전술된 PLL 회로는, 지연 회로를 스위칭하는 수단을 필요로 하고, 칩에 신호 단자 등을 새로이 부가하여야 할 필요가 있는데, 이는 바람직하지 못하다. 또한, 일정 수단에 의해 입력 주파수를 모니터링 하는 것을 필요로 하며, 상기 입력 주파수가 변화할 때마다 스위치를 스위칭하는 절차를 필요로 한다.
그러므로, 본 발명의 목적은 위에서 기술된 바와 같이 종래 기술의 단점을 제거하는 PLL 회로를 제공하는 것이며, 이는, 입력 신호의 주파수가 변화하는 경우, 동기 상태 검출 기준값, 즉, 상기 지연 회로의 지연 시간을 자동적이고 연속적으로 변화시켜, 지연 시간에 대한 입력 신호 주파수의 비를 항상 일정하게 유지하면서 동기 상태를 검출할 수 있다.
본 발명의 또다른 목적은, 주파수 분할 회로의 주파수 분할비가 변화하더라도 동기 상태 검출 기준값에 대한 입력 신호의 주파수 비를 항상 일정하게 유지하면서 동기 상태를 검출할 수 있는 PLL 회로를 제공하는 것이다.
본 발명의 PLL 회로는 입력 신호와 피드백 신호간의 위상차에 따라 제1펄스 신호와 제2펄스 신호를 발생하는 위상 비교기 회로와, 상기 제1펄스 신호와 제2펄스 신호에 따라 제어 신호를 발생하는 회로와, 상기 제어 신로에 따라 출력 주파수를 변화시키는 발진기 회로와, 상기 위상 비교기 회로로부터 출력된 제1 및 제2펄스 신호를 수신하여 제1 및 제2펄스 신호 중 하나를 출력하는 논리 회로와, 상기 제어 신호의 크기에 따라 지연 시간을 변화시키며 상기 지연 시간에 의해 상기 논리 회로의 출력 펄스 신호를 지연하는 지연 회로와, 상기 논리 회로의 출력 펄스 신호를 클럭 입력 단자로 수신하고, 지연 회로의 출력 펄스 신호를 데이터 입력 단자로 수신하여 동기 상태 검출 신호를 출력하는 D 플립플롭 회로를 구비한다.
전술된 구성에 따라, 상기 지연 회로의 지연 시간이 입력 신호와 상관된 내부 제어 신호를 변화시키기 때문에, 입력 신호가 변화하더라도 동기 상태 판단 기준값에 대한 입력 신호의 비를 항상 일정하게 유지할 수 있다.
본 발명의 PLL 회로는, 상기 발진 회로의 출력 측과 위상 비교기 회로간의 발진 출력 피드백 경로에 주파수 분할기를 더 포함하여, 외부 신호를 수신하여 주파수 분할비를 변화시키며, 상기 지연 회로의 지연 시간이 상기 제어 신호와 외부신호에 의해 제어된다.
이로써, 그 주파수 분할비를 변화시키는 PLL 회로는, 위상차에 대한 입력 신호의 비를 일정하게 유지시키면서 동기 상태를 검출할 수 있다.
본 발명의 목적, 장점, 특징은 첨부된 도면을 참고로 다음의 설명에 의해 더욱 상세히 나타난다.
제1도은 본 발명의 제1실시예의 PLL 회로의 구성도.
제2도는 제어 전압(Vc)과 YCO 회로(4)의 발진 주파수간의 관계를 도시한 도면.
제3도는 제1도의 지연 회로(7)의 예를 보여주는 회로도.
제4도는 제어 전압(Vc)과 지연 시간(Td) 간의 관계를 도시한 도면.
제5도는 제1도의 PLL 회로의 비동기 상태(non-lock state)를 보여주는 타이밍.
제6도는 제1도의 PLL 회로의 동기 상태를 보여주는 타이밍도.
제7도는 본 발명의 제2실시예의 PLL 회로의 회로도.
제8도는 제7도의 지연 회로(7)의 예를 보여주는 회로도.
제9도는 종래 기술의 PLL 회로의 회로도.
* 도면의 주요부분에 대한 부호의 설명
6 : 논리 회로 7 : 지연 회로
8 : 플립플롭 회로 40 : 스위치
제1도을 참고로, 본 발명의 제1실시예의 PLL 회로는 제7도의 종래 기술의 PLL 회로에 비해 지연 회로(71, 72 내지 7n) 대신에 지연 회로(7)를 갖고, D 플립플롭(81, 82 내지 8n) 대신에 D 플립플롭(8)을 가진다.
위상 비교기 회로(1)의 출력 펄스(Pu 또는 Pd)는 배타적 NOR 회로(6)를 통해 D 플립플롭 회로(8)의 클럭 입력 단자에 공급되고, 지연 회로(7)를 통해 플립플롭 회로(8)의 D 단자에 공급된다. 상기 플립플롭 회로(8)는 클럭 입력 단자에 공급된 펄스 신호의 리딩 에지에서 D 단자에서의 신호 상태를 취한다. D 플립플롭 회로(8)로부터 얻어진 출력 신호(SL)는 동기 상태 검출 신호가 된다.
아날로그 신호(Vc)는 VCO 회로(4)의 발진 주파수를 제어하는 신호이다. PLL 회로가 사용된 주파수 범위에서 아날로그 신호(Vc) 및 발진 주파수(f0) 사이에서 강한 상관 관계가 존재한다. 제2도에 도시된 예에서처럼, 아날로그 신호(Vc)가 상승할 때, VCO 회로(4)의 발진 주파수(fO)가 또한 일정하게 증가한다. 따라서, 발진 주파수(f0)는 아날로그 신호(Vc)에 의해 얻어진다. 동기된 상태 또는 거의 동기된 상태라면, 입력 주파수(f1) 및 발진 주파수(f)의 비는 거의 정수비의 관계이다. 따라서, 입력 신호(fl)의 주파수 아날로그 신호(Vc)로부터 알 수 있다. 상기 지연 회로(7)는 그에 공급된 아날로그 신호(Vc)로 지연 시간(Td)을 변화시킨다. 입력 신호(f1)의 주파수가 증가하면, 즉, 상기 아날로그 신호(Vc)가 상승하면, 동기 상태를 검출하는 기준값인 지연 시간(Td)은 감소한다(제4도 참고).
동기 상태 판단 기준에 대하여, 예를 들어 입력 신호(f1)와 발진 출력(f2)간의 5%의 위상차를 수용하는 경우, 입려 신호(fl)가 10MHz라면, 5ns의 위상차를 수용할 수 있다. 반대로, 입력 신호(fl)가 100MHz라면, 0.5ns의 위상차를 수용할 수 있다.
그러므로, 수용 가능한 위상차에 따라, 입력 신호(f1)와 지연 시간(Td) 사이에 적당한 상관이 설정된다. 이 방법에서, 지연 회로(7)의 지연 시간에 대한 입력신호(fl)의 주파수 비, 즉, 동기 상태 판단 기준값에 대한 입력 신호(f1)의 주파수비를 항상 일정하게 유지할 수 있다.
공급된 신호에 따라 지연 시간이 변화되는 지연 회로(7)는, 예로, 제3도에 도시된 바와 같이, NMOSFET(10)와 캐패시턴스(11)를 갖는 하나 이상의 레지스터-캐패 시터 지연 소자로 구성된다. 제어 신호(Vc)는 NMOSFET(10)의 게이트에 공급된다. 상기 제어 신호(Vc)가 변화하면, NMOSFET(10)의 온-상태 레지스턴스가 변화하고, 결과적으로 RC 지연 시간이 변화한다. 이 때, NMOSFET(10)의 적당한 디멘션(dimension)과 캐패시턴스(11)의 적당한 캐패시턴스값을 선택하면, 제4도에 도시된 바와 같이, 제어 전압(Vc)에 따라 상기 지연 시간이 변화된다. 따라서, 배타적 NOR 회로(6)의 출력(Pc)을 지연 시간(Td)만큼 지연시킨 펄스(Pa)를 얻을 수 있다.
다음에, 위에서 기술된 바와 같이 구성된 PLL 회로의 동작을 제5도 및 제6도에 도시된 파형을 참고로 이하에서 설명한다.
입력 신호(f1)와, 피드백 신호(f2)와, 업 펄스(Pu)와, 다운 펄스(Pd)와 펄스 신호(Pc 및 Pa)와, 동기 상태 검출 신호(s1) 사이의 관계 중, 비동기 상태(non-locked state)가 제5도에 도시되며 동기 상태가 제6도에 도시된다.
제5도에 도시된 바와 같이, 입력 신호(f1)가 피드백 신호(f2)보다 더 빠르면, 업 펄스는 입력 신호(f1)와 피드백 신호(f2)간의 위상차에 따라 출력된다. 따라서, 펄스 폭(Pw)을 갖는 펄스 신호(Pc)는 배타적 N0R 회로로부터 출력된다. 이 방법에서, 위상차가 크고, 펄스 신호(Pc)의 펄스 폭(Pw) 및 펄스 신호(Pc)보다 지연 시간(Td)만큼 느린 펄스 신호(Pa)의 펄스 폭(Pw)이, 지연 시간(Td)보다 더 크면, 상기 펄스 신호(Pa)는 펄스 신호(Pc)의 상승 시간(t0)에서 단자(D)에 공급된다. 이 때, Pa의 전위는 저 레벨이기 때문에, D 플립플롭 회로(8)의 출력 신호(SL)는 비동기 상태를 보여주는 저 레벨로 된다.
반대로, 제6도에 도시된 바와 같이, 입력 신호(f1)와 피드백 신호(f2)간의 위상차가 거의 제로가 되면, 작은 펄스 폭을 가지는 업 펄스(Pu)는 상기 위상차에 따라 출력된다. 따라서 펄스 신호(Pc) 및 펄스 신호(Pc)보다 Td만큼 느린 펄스 신호(Pa)의 펄스 폭(Pw)은, Td보다 더 작게 되며, 펄스 신호(Pa)는 펄스 신호(Pc)의 상승 시간(tO)에시 단자 D에 아직 공급되지 않는다. 이 때, Pa의 전위가 고 레벨이면, 출력 신호(SL)는 고 레벨로 되고, 동기 상태가 검출된다.
본 발명의 제1실시예에 따라, 위에서 기술된 바와 같이 입력 신호의 주파수가 변화하더라도, 검출 기준값을 자동적이면서 연속적으로 변화시킴으로써, 지연 시간에 대한 입력 주파수의 비를 항상 일정하게 유지하면서 동기된 상태를 검출할 수 있다.
제7도를 참고한, 본 발명의 제2실시예에 따른 PLL 회로는, 외부 신호(C)가 주파수 분할 회로(5)로 입력되며, 상기 주파수 분할 회로(5)의 주파수 분할비가 변화되는 구성을 갖는다. 외부 신호(C)가 고 레벨이면, 주파수 분할비는 2이다.
여기에서, 주파수 분할비가 2인 경우를 생각해 본다. 지연 회로(7)의 지연 시간이 제1도의 회로와 같은 방법으로 아날로그 신호(Vc)만에 의해 결정되면, 지연 회로(7)의 지연 시간은, 입력 신호(f1)의 주파수가 발진 출력(f0)의 주파수와 동일할 때의 지연 시간이다. 그러나, 입력 신호(fl)의 주파수는 발진 출력(f0)의 주파수의 반(1/2)과 동일하다
그러므로, 동기 상태 검출 기준인 지연 시간(Td)이 아날로그 신호(Vc)만에 의해서 결정될 때, 기준이 입력 신호(fl)의 주파수에 대한 검출 기준보다 더 엄밀해 진다.
그래서, 제7도의 회로에서, 외부 신호(7)는 또한 지연 회로(7)에 입력되고, 상기 지연 회로(7)의 지연 시간(Td)은 아날로그 신호(Vc)와 외부 신호(C)에 의해 제어된다.
예로, 본 실시예에 따른 지연 회로(7)는 제8도에 도시된 바와 같이 구성된다. 상기 논리 회로(7)로부터의 출력 펄스(Pc)는, NMOSFET(20)의 한 단부와 NMOSFET(30)의 한 단부가 서로 접속된 공통 접속점에 입력되고, 캐패시터(21)와 캐패시터(31)는 각각 NMOSFET(10, 30)의 다른 단부에 직렬로 접속된다. 제어 신호(Vc)는 NMOSFET(20, 30)의 게이트에 각각 공급된다. 상기 회로는 NMOSFET(30)의 구동 능력이 NMOSFET(20)의 구동 능력의 반(1/2)이 되도록 설계되었다. 외부 신호(C)가 고 레벨이면, 즉, 주파수 분할비가 1이면, 스위치(40)는 단자(tl)에 접속되고, 외부 신호(7)가 저 레벨이면, 즉, 주파수 분할비가 2이면, 스위치(40)는 단자(t2)에 접속된다.
또한 제8도의 지연 회로(7)는 NMOSFET(30) 대신에 같은 구동 능력을 가진 병렬로 접속된 2개의 NMOSFET(20)로 대제하여 구성할 수도 있다.
따라서, 본 발명의 제2실시예에 따르면, 상기 기술한 바와 같이, 주파수 분할비를 변화시킨 PLL 회로에서조차도 위상차에 대한 입력 주파수의 비를 일정하게 유지하면서 등기 상태를 검출할 수 있다.
본 발명은 상기 실시예에 국한되지 않으며, 본 발명의 사상과 범주를 이탈함이 없이 수정하고 변화할 수 있다.

Claims (5)

  1. 위상 동기 루프(PLL) 회로로서, 입력 신호와 피드백 신호 사이의 위상차에 따라 제1 펄스 신호와 제2 펄스신호를 발생하는 위상 비교기 회로와, 상기 제1 펄스 신호와 상기 제2 펄스 신호에 따라 제어 신호를 발생하는 회로와, 상기 제어 신호에 따라 그 출력 주파수를 변화시키는 발진기 회로와, 상기 위상 비교기 회로로부터 출력된 상기 제1 및 제2 펄스 신호를 수신하여, 상기 제1 및 제2 펄스 신호 중 하나의 신호를 출력하는 논리 회로와, 상기 제어 신호의 크기에 따라 지연 시간을 변화시켜 상기 지연 시간만큼 상기 논리 회로의 출력 펄스 신호를 지연시키는 지연 회로와, 상기 논리 회로의 상기 출력 펄스 신호를 클럭 입력 단자로 수신하고, 상기 지연 회로의 출력 펄스 신호를 데이터 입력 단자로 수신하며, 동기 상태(lock state) 검출 신호를 출력하는 D 플립플롭 회로를 포함하는 위상 동기 루프 회로.
  2. 제1항에 있어서, 상기 지연 회로는, 상기 제어 신호를 수신하는 게이트를 갖는 MOSFET와, 상기 MOSFET에 직렬로 접속된 캐패시터를 포함하는 위상 동기 루프 회로.
  3. 제1항에 있어서, 상기 발진기 회로의 출력 측과 상기 위상 비교기 회로 사이의 발진 출력 피드백 경로에 제공되어, 외부 신호를 수신함으로써, 그 주파수 분할비를 변화시키는 주파수 분할기를 더 포함하고, 상기 지연 회로의 지연 시간은 상기 제어 신호와 상기 외부 신호에 의해 제어되는 위상 돌기 루프 회로.
  4. 제3항에 있어서, 상기 지연 회로는 복수의 MOSFET를 포함하고, 상기 복수의 MOSFET의 게이트 각각은 상기 제어 신호를 수신하고, 상기 복수의 MOSFET의 한 단부들은 서로 공통으로 접속되어 논리 회로의 출력을 수신하고, 상기 복수의 MOSFET의 다른 단부들은 각각 캐패시터에 직렬로 접속되며, 상기 지연 회로는 상기 외부 신호에 따라 상기 MOSFET의 상기 다른 단부들 중 하나로부터의 상기 출력 펄스 신호를 출력하는 위상 동기 루프 회로.
  5. 제1항에 있어서, 상기 발진기 회로의 상기 출력 주파수는 상기 제어 신호로 단조롭게 증가하고, 상기 지연 회로의 상기 지연 시간은 상기 제어 신호로 단조를게 감소되는 위상 돌기 루프 회로.
KR1019970045780A 1996-08-28 1997-08-28 동기 상태 검출 기능을 가지는 위상 동기 루프 회로 KR100255530B1 (ko)

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