JPH1141222A - 非同期データ復調回路 - Google Patents
非同期データ復調回路Info
- Publication number
- JPH1141222A JPH1141222A JP9196598A JP19659897A JPH1141222A JP H1141222 A JPH1141222 A JP H1141222A JP 9196598 A JP9196598 A JP 9196598A JP 19659897 A JP19659897 A JP 19659897A JP H1141222 A JPH1141222 A JP H1141222A
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- JP
- Japan
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- frequency
- signal
- clock signal
- circuit
- comparator
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- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
遅くしたり、あるいはその同期引き込み範囲を狭めたり
することなく、正規のビットレートに対する確実な同期
動作が行えるようにするとともに、仮に同期ずれが生じ
たとしても、不正な擬似同期状態に陥ったりすることな
く、正規の同期状態に迅速かつ確実に復帰させられるよ
うにする。 【解決手段】 受信信号に位相同期して生成されるクロ
ック信号の周波数を監視することによりそのクロック信
号の同期ずれを検出し、同期ずれが検出された場合は、
連続的に生成される基準信号を使って上記受信信号によ
る正規のPLL動作状態と同等のPLL動作状態を形成
し、このようにして形成されたPLL動作状態から上記
受信信号による同期引き込みを再開させる。
Description
回路、さらには一定ビットレートのランダムデータの復
調を行うATM(非同期転送モード)に適用して有効な
技術に関するものであって、たとえばATM−PHYを
構成するLSIに利用して有効な技術に関するものであ
る。
復調回路では、一定ビットレートでランダムにシリアル
入力されるデジタル受信信号を位相基準とするPLL
(位相制御ループ)を使用し、このPLLにより生成さ
れるクロック信号を用いて上記受信信号からのデータ復
調を行わせる。
号を生成する可変周波数発振器と、上記クロック信号と
上記デジタル受信信号間の位相差を検出する比較手段
と、この比較手段の出力に所定の応答時定数を持たせた
上で上記可変周波数発振器に周波数制御信号としてフィ
ードバックさせるループフィルタにより構成される(た
とえば、総合出版社発行「PLL応用回路」79ページ
参照)。
た技術には、次のような問題のあることが本発明者によ
ってあきらかとされた。
では、デジタル受信信号の入力がランダムあるいは散発
的に行われることによるPLLの同期ずれが生じやす
い。この同期ずれが生じると、その間の復調データにエ
ラーが生じるとともに、データの再送要求およびPLL
の同期引き込みのためのトレーニング手順などを再実行
しなければならなくなって、大きな通信損失を生じる。
ン(ビットパターン)によっては、PLLが正規のビッ
トレート(同期周波数)とは別のレートに擬似的に同期
してしまうことがあるが、この不正な擬似同期状態は復
調データのエラー検査だけでは確実に検出することがで
きず、結局、長時間の同期ずれによるエラー状態を許容
してしまうことになる。
生じにくくするために、PLLのループ応答時定数を大
幅に大きくすることと、PLL内の可変周波数発振器の
周波数可変範囲を狭くすることを検討した。しかし、前
者の場合はPLLの同期引き込みを大幅に遅くしてしま
うという問題が生じ、後者の場合はPLLの同期引き込
み範囲を狭めてしまうという問題を生じるため、根本的
な解決とはならなかった。
ック同期引き込みを遅くしたり、あるいはその同期引き
込み範囲を狭めたりすることなく、正規のビットレート
に対する確実な同期動作が行えるようにするとともに、
仮に同期ずれが生じたとしても、不正な擬似同期状態に
陥ったりすることなく、正規の同期状態に迅速かつ確実
に復帰させられるようにする、という技術を提供するこ
とにある。
徴は、本明細書の記述および添付図面からあきらかにな
るであろう。
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。
相基準とするPLL(位相制御ループ)により生成され
るクロック信号(fo)を用いて上記受信信号(Ri)
からのデータ復調を行う非同期データ復調回路であっ
て、上記PLLは、上記クロック信号(fo)を生成す
る可変周波数発振器(7)と、上記クロック信号(f
o)と上記デジタル受信信号(Ri)間の位相差を検出
する第1の比較手段(2)と、一定周波数で連続生成さ
れる基準信号(fs)と上記クロック信号(fo)間の
周波数差を検出する第2の比較手段(3)と、上記クロ
ック信号(fo)と上記基準信号(fs)間の周波数ず
れの有無を検出する周波数検出手段(4)と、上記周波
数検出手段(4)の出力に基づいて第1または第2の比
較手段(3または4)を切換選択する選択手段(5)
と、上記選択手段(5)にて選択された比較手段の出力
に所定の応答時定数を持たせた上で上記可変周波数発振
器(7)に周波数制御信号(Vi)としてフィードバッ
クさせるループフィルタとを有し、上記周波数検出手段
(4)による周波数ずれの非検出時には第1の比較手段
(2)による制御ループを形成させ、上記周波数ずれの
検出時には第2の比較手段(3)による制御ループを形
成させるようにしたものである。
準とするPLLの同期ずれを周波数ずれとして迅速に検
出することができるとともに、同期ずれが検出された場
合は、クロック信号を基準信号に周波数一致させる制御
を行わせることにより、上記受信信号による正規のPL
L動作状態と同等のPLL動作状態を形成し、このよう
にして形成されたPLL動作状態から上記受信信号によ
る同期引き込みを再開させることにより、同期ずれの検
出および同期状態へ復帰をそれぞれ迅速かつ確実に行わ
せることができる。
同期引き込みを遅くしたり、あるいはその同期引き込み
範囲を狭めたりすることなく、正規のビットレートに対
する確実な同期動作が行えるようにするとともに、仮に
同期ずれが生じたとしても、不正な擬似同期状態に陥っ
たりすることなく、正規の同期状態に迅速かつ確実に復
帰させられるようにする、という目的が達成される。
発振器(7)で構成するとともに、ループフィルタを第
1または第2の比較手段(3または4)の検出に応じて
容量素子(Cf)の充放電を行うチャージポンプ回路
(6)で構成する。これにより、連続的に生成される基
準信号(fs)を使って上記受信信号(Ri)による正
規のPLL動作状態と同等のPLL動作状態を形成する
ことと、このPLL動作状態から上記受信信号(Ri)
による同期引き込みを再開させることをそれぞれ円滑に
行わせることができる。
れを検出したときに一定時間だけ第2の比較手段(3)
を選択させるタイマー手段(41)を設ける。これによ
り、選択手段(5)の制御を円滑に行わせることができ
る。
信号(fo)の周波数計数を行う第1のカウンタ(40
1)と、基準信号(fs)の周波数計数を行う第2のカ
ウンタ(402)と、第1,第2のカウンタ(401,
402)の各計数内容(A,B)の差が所定値(k)以
上になったかどうかを判定するデータ比較手段(40
3)を用いて構成する。これにより、クロック信号(f
o)の同期ずれを確実に検出させることができる。
図面を参照しながら説明する。
ータ復調回路の第1の実施態様を示す。同図に示す非同
期データ復調回路は高速ATM−PHYのデータ受信復
調部をなすものであって、デジタル信号入力回路1、第
1の比較器2、第2の比較器3、周波数検出回路4、タ
イマー41、選択回路5、チャージポンプ回路6、フィ
ルタ容量素子Cf、VCO(電圧制御発振器)7、基準
クロック源8、データ復調部9などにより構成され、一
定ビットレートのランダムデータとして入力されるデジ
タル受信信号Riを位相基準とするPLL(位相制御ル
ープ)を形成しながら、このPLLにより連続生成され
るクロック信号foを用いて上記受信信号Riからのデ
ータ復調を行う。クロック信号foはループ制御される
VCO7の発振動作により連続生成され、データ復調回
路9にビットデータサンプリングクロックCKとして入
力される。
を用いた伝送線路Ltからシリアル入力されるデジタル
受信信号Riを受信し、必要に応じて波形整形などの予
備処理を行う。この入力回路1から出力される受信信号
Riは第1の比較器2とデータ復調部9へ送られる。
と上記デジタル受信信号Ri間の位相差を検出する。こ
の第1の比較器2では、デジタル受信信号Riがランダ
ムデータなので周波数比較は行わず、両信号Riとfo
のパルス立ち上がりエッジのタイミング差を位相差とし
て検出する。つまり、第1の比較器2は、受信信号パル
スが入力されたときに、その入力時のクロック信号fo
パルスに対する位相差だけを検出するように構成されて
いる。この比較器2の検出結果はUPとDNの2つの信
号で出力される。2つの出力信号UP/DNは上記位相
差の方向および大きさに応じていずれか一方がハイ(ま
たはロウ)の能動レベルを間欠的にとるように生成され
る。
される基準信号fsと上記クロック信号fo間の位相差
を検出する。この場合、基準信号fsとクロック信号f
oは共に連続パルス信号であって、全パルスについての
位相差比較を行うことにより周波数比較を行うことがで
きる。つまり、第2の比較器3は両信号fsとfoの周
波数差を検出できるように構成されている。この比較器
2の検出結果もUPとDNの2つの信号で出力される。
2つの出力信号UP/DNは上記周波数差の方向および
大きさに応じていずれか一方がハイ(またはロウ)の能
動レベルを間欠的にとるように生成される。
oと上記基準信号fs間の周波数ずれを検出する。周波
数ずれは、たとえば両信号foとfsの周波数をそれぞ
れに計数するとともに、両信号間での計数値差を所定の
基準値と比較することにより行うことができる。基準信
号fsはたとえば水晶発振子などの周波数基準を用いた
基準クロック源8にて連続的に発振生成される。
力Eoに基づいて第1の比較回路2の出力(UP/D
N)と第2の比較回路3の出力(UP/DN)のいずれ
か一方を切換選択する。この選択回路5は、データ復調
部2による復調動作が行われる通常動作時には第1の比
較器2を選択し、上記周波数検出回路4が周波数ずれを
検出したときだけ第2の比較器3を選択するように構成
されている。
周波数ずれを検出したときに起動されて一定時間だけタ
イマー出力Toを能動レベルにする。このタイマー出力
Toが能動レベルのときに上記選択回路5は一定時間だ
け第2の比較回路3を選択する。
選択された比較器2または3の検出に応じてフィルタ容
量素子Cfの充放電を行うことにより、その検出内容に
応じた直流電圧を生成する。この直流電圧は上記VCO
7に周波数制御信号Viとしてフィードバックされる。
3の検出位相差がゼロとなるようにその発振周波数がル
ープ制御される。チャージポンプ回路6とフィルタ容量
素子Cfは、比較器2または3の出力に所定の応答時定
数を持たせた上で上記VCO7に周波数制御信号として
フィードバックさせるループフィルタを形成する。
部における動作タイミングチャートを示す。
の発振動作により生成されるクロック信号foがデジタ
ル受信信号Riのビットレートに位相同期している状態
では、第1の比較器2の位相比較に基づくPLL動作が
継続される(位相比較モード)。データ復調回路9は、
このときのクロック信号foを使ってデータ復調を行
う。クロック信号foがデジタル受信信号Riのビット
レートからずれて同期ずれまたは擬似同期状態に陥る
と、このときに生じるクロック信号foと基準信号fs
間の周波数ずれが周波数検出回路4により検出され、こ
の検出に基づいて第2の比較器3の位相および周波数比
較に基づくPLL動作に移行する(周波数比較モー
ド)。
連続生成されている基準信号fsとクロック信号fo間
の位相差をVCO7にフィードバックする形で行われ
る。基準信号fsはデジタル受信信号Riのビットレー
ト(同期周波数)とほぼ同じ周波数になるようにあらか
じめ設定されている。これにより、クロック信号foの
周波数を上記ビットレートに引き込むのとほぼ同等のP
LL動作が行われる(同期引込モード)。このPLL動
作はタイマー41の設定時間だけ行われる。タイマー4
1は、上記クロック信号foを上記基準信号fsに同期
引き込みさせるのに必要かつ十分な時間を計時するよう
にあらかじめ設定されている。
がなくなり、かつタイマー41の計時動作が終了する
と、第1の比較器2の位相比較に基づくPLL動作に移
行する。つまり、デジタル受信信号Riに対する位相同
期状態に復帰する(位相比較モード)。
するPLL動作で同期ずれが生じた場合は、基準信号f
sを基準とするPLL動作にいったん移行させることに
より、上記受信信号Riによる正規のPLL動作状態と
同等のPLL動作状態を形成することが行われる。そし
て、このようにして形成されたPLL動作状態から上記
受信信号Riによる同期引き込みを再開させることによ
り、同期ずれの検出および同期状態へ復帰をそれぞれ迅
速かつ確実に行わせることができる。
同期引き込みを遅くしたり、あるいはその同期引き込み
範囲を狭めたりすることなく、正規のビットレートに対
する確実な同期動作を行わせることができるとともに、
仮に同期ずれが生じたとしても、不正な擬似同期状態に
陥ったりすることなく、正規の同期状態に迅速かつ確実
に復帰させることができる。なお、タイマー出ToはP
LLの動作モードを知らせる信号(比較モード出力)と
してホストシステム(図示省略)にも送られるようにな
っている。
ポンプ回路の構成例を示す。
電位Vccから容量素子Cfに一定の充電電流iuを通
電する定電流回路61と、この定電流回路61に直列に
介在するスイッチ62と、上記容量素子Cfから基準電
位GNDへ一定の放電電流duを通電する定電流回路6
3と、この定電流回路63に直列に介在するスイッチ回
路64により構成される。
トランジスタによるトランスファ・スイッチを用いて構
成され、上記比較器2または3から出力されるUP/D
N信号によってオン/オフ制御される。この場合、一方
のスイッチ回路62はUP信号により、他方のスイッチ
回路64はDN信号によりそれぞれオン/オフ制御され
る。これにより、容量素子Cfには比較器2または3の
検出内容(位相差または周波数差)に応じた電圧(V
i)が現れるようになる。
1,22とNOR論理回路23とにより、ランダムに入
力される受信信号Riと連続的に生成されるクロック信
号fo間の位相差を検出するように構成されている。
31,32,33による一種の排他論理により、クロッ
ク信号foと基準信号fs間の位相差を検出する。この
位相差検出は共に連続パルスである両信号fo,fsの
全パルスについて行われる。これにより、両信号fo,
fs間の周波数差も位相差として検出することができ
る。
1の構成例を示す。同図に示す周波数検出回路4は、ク
ロック信号foを周波数計数する第1のカウンタ401
と、基準信号fsを周波数計数する第2のカウンタ40
2と、両カウンタ401と402の各計数内容の差(A
−B)が所定値k以上になったかどうかを判定するデー
タ比較回路403により、クロック信号foと基準信号
fs間の周波数ずれを検出する。
するタイマーカウンタ411およびタイミング調整回路
412により構成され、上記データ比較回路403が所
定値k以上の計数値差(A−B>kまたはB−A>k)
を検出したときに起動されて、一定時間だけタイマー出
力Toを能動レベルに設定する。このタイマー出力To
は上記選択回路4に切換制御信号として与えられる。タ
イミング調整回路412は、タイマー出力Toが一定時
間を経過して非能動レベルに復帰した後に、カウンタ4
01,402の計数内容を初期化(リセット)する。
述した第1の実施態様では、図2に示したように、周波
数検出回路4が周波数ずれを検出したときの選択回路4
による第2の比較器3の選択時間をタイマー動作で定め
ていたが、図7に示すように、周波数検出回路4が周波
数ずれを検出している間だけ第2の比較器3を選択させ
るような構成も可能である。
述した第1の実施態様では、VCO7の発振出力をその
ままクロック信号foとして用いるようにしていたが、
同図に示すように、VCO7の発振出力(nfo)を分
周器71で1/n分周することによりクロック信号fo
を生成する構成も可能である。この場合、クロック信号
foに分周する前の信号nfoを第2の位相比較器3と
周波数検出回路4に与えて基準信号fsと比較させるよ
うにすれば、同期ずれの検出および同期引き込みを比較
的高い周波数の信号にて高速に行わせることができる。
施態様にもとづき具体的に説明したが、本発明は上記実
施態様に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
てなされた発明をその背景となった利用分野である高速
ATM−LHYに適用する場合を想定して説明したが、
それに限定されるものではなく、たとえば無線データ通
信にも適用できる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
期引き込みを遅くしたり、あるいはその同期引き込み範
囲を狭めたりすることなく、正規のビットレートに対す
る確実な同期動作が行えるようにするとともに、仮に同
期ずれが生じたとしても、不正な擬似同期状態に陥った
りすることなく、正規の同期状態に迅速かつ確実に復帰
させることができる。
路の一実施態様を示す回路図。
動作例を示すタイミングチャート。
の構成例を示す回路図。
回路図。
ート。
Claims (4)
- 【請求項1】 デジタル受信信号を位相基準とするPL
L(位相制御ループ)により生成されるクロック信号を
用いて上記受信信号からのデータ復調を行う非同期デー
タ復調回路であって、上記PLLは、上記クロック信号
を生成する可変周波数発振器と、上記クロック信号と上
記デジタル受信信号間の位相差を検出する第1の比較手
段と、一定周波数で連続生成される基準信号と上記クロ
ック信号間の周波数差を検出する第2の比較手段と、上
記クロック信号と上記基準信号間の周波数ずれの有無を
検出する周波数検出手段と、上記周波数検出手段の出力
に基づいて第1または第2の比較手段を切換選択する選
択手段と、上記選択手段にて選択された比較手段の出力
に所定の応答時定数を持たせた上で上記可変周波数発振
器に周波数制御信号としてフィードバックさせるループ
フィルタとを有し、上記周波数検出手段による周波数ず
れの非検出時には第1の比較手段による制御ループを形
成させ、上記周波数ずれの検出時には第2の比較手段に
よる制御ループを形成させるようにしたことを特徴とす
る非同期データ復調回路。 - 【請求項2】 可変周波数発振器を電圧制御発振器で構
成するとともに、ループフィルタを第1または第2の比
較手段の検出に応じて容量素子の充放電を行うチャージ
ポンプ回路で構成したことを特徴とする請求項1に記載
の非同期データ復調回路。 - 【請求項3】 周波数検出手段が周波数ずれを検出した
ときに一定時間だけ第2の比較手段を選択させるタイマ
ー手段を備えたことを特徴とする請求項1または2に記
載の非同期データ復調回路。 - 【請求項4】 周波数検出手段は、クロック信号の周波
数計数を行う第1のカウンタと、基準信号の周波数計数
を行う第2のカウンタと、第1,第2のカウンタの各計
数内容の差が所定値以上になったかどうかを判定するデ
ータ比較手段を用いて構成されていることを特徴とする
請求項1から3のいずれかに記載の非同期データ復調回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9196598A JPH1141222A (ja) | 1997-07-23 | 1997-07-23 | 非同期データ復調回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9196598A JPH1141222A (ja) | 1997-07-23 | 1997-07-23 | 非同期データ復調回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1141222A true JPH1141222A (ja) | 1999-02-12 |
Family
ID=16360415
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9196598A Pending JPH1141222A (ja) | 1997-07-23 | 1997-07-23 | 非同期データ復調回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1141222A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6442703B1 (en) | 1998-08-12 | 2002-08-27 | Nec Corporation | Clock regenerator |
US6873669B2 (en) | 2000-06-09 | 2005-03-29 | Nec Corporation | Clock signal reproduction device |
JP2007266871A (ja) * | 2006-03-28 | 2007-10-11 | Ricoh Co Ltd | クロックデータリカバリ制御回路 |
JP2008503931A (ja) * | 2004-06-17 | 2008-02-07 | マチス ネットワークス インコーポレイテッド | アイドル時間ループスタビライザを備えた電荷ポンプpllに基づいたバーストモード受信器 |
-
1997
- 1997-07-23 JP JP9196598A patent/JPH1141222A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6442703B1 (en) | 1998-08-12 | 2002-08-27 | Nec Corporation | Clock regenerator |
US6873669B2 (en) | 2000-06-09 | 2005-03-29 | Nec Corporation | Clock signal reproduction device |
JP2008503931A (ja) * | 2004-06-17 | 2008-02-07 | マチス ネットワークス インコーポレイテッド | アイドル時間ループスタビライザを備えた電荷ポンプpllに基づいたバーストモード受信器 |
JP2007266871A (ja) * | 2006-03-28 | 2007-10-11 | Ricoh Co Ltd | クロックデータリカバリ制御回路 |
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