JPH1141222A - 非同期データ復調回路 - Google Patents
非同期データ復調回路Info
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- JPH1141222A JPH1141222A JP9196598A JP19659897A JPH1141222A JP H1141222 A JPH1141222 A JP H1141222A JP 9196598 A JP9196598 A JP 9196598A JP 19659897 A JP19659897 A JP 19659897A JP H1141222 A JPH1141222 A JP H1141222A
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- JP
- Japan
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- frequency
- signal
- clock signal
- circuit
- comparator
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- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 データ復調のためのクロック同期引き込みを
遅くしたり、あるいはその同期引き込み範囲を狭めたり
することなく、正規のビットレートに対する確実な同期
動作が行えるようにするとともに、仮に同期ずれが生じ
たとしても、不正な擬似同期状態に陥ったりすることな
く、正規の同期状態に迅速かつ確実に復帰させられるよ
うにする。 【解決手段】 受信信号に位相同期して生成されるクロ
ック信号の周波数を監視することによりそのクロック信
号の同期ずれを検出し、同期ずれが検出された場合は、
連続的に生成される基準信号を使って上記受信信号によ
る正規のＰＬＬ動作状態と同等のＰＬＬ動作状態を形成
し、このようにして形成されたＰＬＬ動作状態から上記
受信信号による同期引き込みを再開させる。
遅くしたり、あるいはその同期引き込み範囲を狭めたり
することなく、正規のビットレートに対する確実な同期
動作が行えるようにするとともに、仮に同期ずれが生じ
たとしても、不正な擬似同期状態に陥ったりすることな
く、正規の同期状態に迅速かつ確実に復帰させられるよ
うにする。 【解決手段】 受信信号に位相同期して生成されるクロ
ック信号の周波数を監視することによりそのクロック信
号の同期ずれを検出し、同期ずれが検出された場合は、
連続的に生成される基準信号を使って上記受信信号によ
る正規のＰＬＬ動作状態と同等のＰＬＬ動作状態を形成
し、このようにして形成されたＰＬＬ動作状態から上記
受信信号による同期引き込みを再開させる。
Description
【０００１】
【発明の属する技術分野】本発明は、非同期データ復調
回路、さらには一定ビットレートのランダムデータの復
調を行うＡＴＭ（非同期転送モード）に適用して有効な
技術に関するものであって、たとえばＡＴＭ−ＰＨＹを
構成するＬＳＩに利用して有効な技術に関するものであ
る。
回路、さらには一定ビットレートのランダムデータの復
調を行うＡＴＭ（非同期転送モード）に適用して有効な
技術に関するものであって、たとえばＡＴＭ−ＰＨＹを
構成するＬＳＩに利用して有効な技術に関するものであ
る。
【０００２】
【従来の技術】ＡＴＭ−ＰＨＹを構成する非同期データ
復調回路では、一定ビットレートでランダムにシリアル
入力されるデジタル受信信号を位相基準とするＰＬＬ
（位相制御ループ）を使用し、このＰＬＬにより生成さ
れるクロック信号を用いて上記受信信号からのデータ復
調を行わせる。
復調回路では、一定ビットレートでランダムにシリアル
入力されるデジタル受信信号を位相基準とするＰＬＬ
（位相制御ループ）を使用し、このＰＬＬにより生成さ
れるクロック信号を用いて上記受信信号からのデータ復
調を行わせる。
【０００３】この場合、上記ＰＬＬは、上記クロック信
号を生成する可変周波数発振器と、上記クロック信号と
上記デジタル受信信号間の位相差を検出する比較手段
と、この比較手段の出力に所定の応答時定数を持たせた
上で上記可変周波数発振器に周波数制御信号としてフィ
ードバックさせるループフィルタにより構成される（た
とえば、総合出版社発行「ＰＬＬ応用回路」７９ページ
参照）。
号を生成する可変周波数発振器と、上記クロック信号と
上記デジタル受信信号間の位相差を検出する比較手段
と、この比較手段の出力に所定の応答時定数を持たせた
上で上記可変周波数発振器に周波数制御信号としてフィ
ードバックさせるループフィルタにより構成される（た
とえば、総合出版社発行「ＰＬＬ応用回路」７９ページ
参照）。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者によ
ってあきらかとされた。
た技術には、次のような問題のあることが本発明者によ
ってあきらかとされた。
【０００５】すなわち、上述した非同期データ復調回路
では、デジタル受信信号の入力がランダムあるいは散発
的に行われることによるＰＬＬの同期ずれが生じやす
い。この同期ずれが生じると、その間の復調データにエ
ラーが生じるとともに、データの再送要求およびＰＬＬ
の同期引き込みのためのトレーニング手順などを再実行
しなければならなくなって、大きな通信損失を生じる。
では、デジタル受信信号の入力がランダムあるいは散発
的に行われることによるＰＬＬの同期ずれが生じやす
い。この同期ずれが生じると、その間の復調データにエ
ラーが生じるとともに、データの再送要求およびＰＬＬ
の同期引き込みのためのトレーニング手順などを再実行
しなければならなくなって、大きな通信損失を生じる。
【０００６】さらに、デジタル受信信号のデータパター
ン（ビットパターン）によっては、ＰＬＬが正規のビッ
トレート（同期周波数）とは別のレートに擬似的に同期
してしまうことがあるが、この不正な擬似同期状態は復
調データのエラー検査だけでは確実に検出することがで
きず、結局、長時間の同期ずれによるエラー状態を許容
してしまうことになる。
ン（ビットパターン）によっては、ＰＬＬが正規のビッ
トレート（同期周波数）とは別のレートに擬似的に同期
してしまうことがあるが、この不正な擬似同期状態は復
調データのエラー検査だけでは確実に検出することがで
きず、結局、長時間の同期ずれによるエラー状態を許容
してしまうことになる。
【０００７】そこで、本発明者は、上述した同期ずれを
生じにくくするために、ＰＬＬのループ応答時定数を大
幅に大きくすることと、ＰＬＬ内の可変周波数発振器の
周波数可変範囲を狭くすることを検討した。しかし、前
者の場合はＰＬＬの同期引き込みを大幅に遅くしてしま
うという問題が生じ、後者の場合はＰＬＬの同期引き込
み範囲を狭めてしまうという問題を生じるため、根本的
な解決とはならなかった。
生じにくくするために、ＰＬＬのループ応答時定数を大
幅に大きくすることと、ＰＬＬ内の可変周波数発振器の
周波数可変範囲を狭くすることを検討した。しかし、前
者の場合はＰＬＬの同期引き込みを大幅に遅くしてしま
うという問題が生じ、後者の場合はＰＬＬの同期引き込
み範囲を狭めてしまうという問題を生じるため、根本的
な解決とはならなかった。
【０００８】本発明の目的は、データ復調のためのクロ
ック同期引き込みを遅くしたり、あるいはその同期引き
込み範囲を狭めたりすることなく、正規のビットレート
に対する確実な同期動作が行えるようにするとともに、
仮に同期ずれが生じたとしても、不正な擬似同期状態に
陥ったりすることなく、正規の同期状態に迅速かつ確実
に復帰させられるようにする、という技術を提供するこ
とにある。
ック同期引き込みを遅くしたり、あるいはその同期引き
込み範囲を狭めたりすることなく、正規のビットレート
に対する確実な同期動作が行えるようにするとともに、
仮に同期ずれが生じたとしても、不正な擬似同期状態に
陥ったりすることなく、正規の同期状態に迅速かつ確実
に復帰させられるようにする、という技術を提供するこ
とにある。
【０００９】本発明の前記ならびにそのほかの目的と特
徴は、本明細書の記述および添付図面からあきらかにな
るであろう。
徴は、本明細書の記述および添付図面からあきらかにな
るであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。
【００１１】すなわち、デジタル受信信号（Ｒｉ）を位
相基準とするＰＬＬ（位相制御ループ）により生成され
るクロック信号（ｆｏ）を用いて上記受信信号（Ｒｉ）
からのデータ復調を行う非同期データ復調回路であっ
て、上記ＰＬＬは、上記クロック信号（ｆｏ）を生成す
る可変周波数発振器（７）と、上記クロック信号（ｆ
ｏ）と上記デジタル受信信号（Ｒｉ）間の位相差を検出
する第１の比較手段（２）と、一定周波数で連続生成さ
れる基準信号（ｆｓ）と上記クロック信号（ｆｏ）間の
周波数差を検出する第２の比較手段（３）と、上記クロ
ック信号（ｆｏ）と上記基準信号（ｆｓ）間の周波数ず
れの有無を検出する周波数検出手段（４）と、上記周波
数検出手段（４）の出力に基づいて第１または第２の比
較手段（３または４）を切換選択する選択手段（５）
と、上記選択手段（５）にて選択された比較手段の出力
に所定の応答時定数を持たせた上で上記可変周波数発振
器（７）に周波数制御信号（Ｖｉ）としてフィードバッ
クさせるループフィルタとを有し、上記周波数検出手段
（４）による周波数ずれの非検出時には第１の比較手段
（２）による制御ループを形成させ、上記周波数ずれの
検出時には第２の比較手段（３）による制御ループを形
成させるようにしたものである。
相基準とするＰＬＬ（位相制御ループ）により生成され
るクロック信号（ｆｏ）を用いて上記受信信号（Ｒｉ）
からのデータ復調を行う非同期データ復調回路であっ
て、上記ＰＬＬは、上記クロック信号（ｆｏ）を生成す
る可変周波数発振器（７）と、上記クロック信号（ｆ
ｏ）と上記デジタル受信信号（Ｒｉ）間の位相差を検出
する第１の比較手段（２）と、一定周波数で連続生成さ
れる基準信号（ｆｓ）と上記クロック信号（ｆｏ）間の
周波数差を検出する第２の比較手段（３）と、上記クロ
ック信号（ｆｏ）と上記基準信号（ｆｓ）間の周波数ず
れの有無を検出する周波数検出手段（４）と、上記周波
数検出手段（４）の出力に基づいて第１または第２の比
較手段（３または４）を切換選択する選択手段（５）
と、上記選択手段（５）にて選択された比較手段の出力
に所定の応答時定数を持たせた上で上記可変周波数発振
器（７）に周波数制御信号（Ｖｉ）としてフィードバッ
クさせるループフィルタとを有し、上記周波数検出手段
（４）による周波数ずれの非検出時には第１の比較手段
（２）による制御ループを形成させ、上記周波数ずれの
検出時には第２の比較手段（３）による制御ループを形
成させるようにしたものである。
【００１２】上述した手段によれば、受信信号を位相基
準とするＰＬＬの同期ずれを周波数ずれとして迅速に検
出することができるとともに、同期ずれが検出された場
合は、クロック信号を基準信号に周波数一致させる制御
を行わせることにより、上記受信信号による正規のＰＬ
Ｌ動作状態と同等のＰＬＬ動作状態を形成し、このよう
にして形成されたＰＬＬ動作状態から上記受信信号によ
る同期引き込みを再開させることにより、同期ずれの検
出および同期状態へ復帰をそれぞれ迅速かつ確実に行わ
せることができる。
準とするＰＬＬの同期ずれを周波数ずれとして迅速に検
出することができるとともに、同期ずれが検出された場
合は、クロック信号を基準信号に周波数一致させる制御
を行わせることにより、上記受信信号による正規のＰＬ
Ｌ動作状態と同等のＰＬＬ動作状態を形成し、このよう
にして形成されたＰＬＬ動作状態から上記受信信号によ
る同期引き込みを再開させることにより、同期ずれの検
出および同期状態へ復帰をそれぞれ迅速かつ確実に行わ
せることができる。
【００１３】これにより、データ復調のためのクロック
同期引き込みを遅くしたり、あるいはその同期引き込み
範囲を狭めたりすることなく、正規のビットレートに対
する確実な同期動作が行えるようにするとともに、仮に
同期ずれが生じたとしても、不正な擬似同期状態に陥っ
たりすることなく、正規の同期状態に迅速かつ確実に復
帰させられるようにする、という目的が達成される。
同期引き込みを遅くしたり、あるいはその同期引き込み
範囲を狭めたりすることなく、正規のビットレートに対
する確実な同期動作が行えるようにするとともに、仮に
同期ずれが生じたとしても、不正な擬似同期状態に陥っ
たりすることなく、正規の同期状態に迅速かつ確実に復
帰させられるようにする、という目的が達成される。
【００１４】また、可変周波数発振器（７）を電圧制御
発振器（７）で構成するとともに、ループフィルタを第
１または第２の比較手段（３または４）の検出に応じて
容量素子（Ｃｆ）の充放電を行うチャージポンプ回路
（６）で構成する。これにより、連続的に生成される基
準信号（ｆｓ）を使って上記受信信号（Ｒｉ）による正
規のＰＬＬ動作状態と同等のＰＬＬ動作状態を形成する
ことと、このＰＬＬ動作状態から上記受信信号（Ｒｉ）
による同期引き込みを再開させることをそれぞれ円滑に
行わせることができる。
発振器（７）で構成するとともに、ループフィルタを第
１または第２の比較手段（３または４）の検出に応じて
容量素子（Ｃｆ）の充放電を行うチャージポンプ回路
（６）で構成する。これにより、連続的に生成される基
準信号（ｆｓ）を使って上記受信信号（Ｒｉ）による正
規のＰＬＬ動作状態と同等のＰＬＬ動作状態を形成する
ことと、このＰＬＬ動作状態から上記受信信号（Ｒｉ）
による同期引き込みを再開させることをそれぞれ円滑に
行わせることができる。
【００１５】さらに、周波数検出手段（４）が周波数ず
れを検出したときに一定時間だけ第２の比較手段（３）
を選択させるタイマー手段（４１）を設ける。これによ
り、選択手段（５）の制御を円滑に行わせることができ
る。
れを検出したときに一定時間だけ第２の比較手段（３）
を選択させるタイマー手段（４１）を設ける。これによ
り、選択手段（５）の制御を円滑に行わせることができ
る。
【００１６】また、周波数検出手段（４）は、クロック
信号（ｆｏ）の周波数計数を行う第１のカウンタ（４０
１）と、基準信号（ｆｓ）の周波数計数を行う第２のカ
ウンタ（４０２）と、第１，第２のカウンタ（４０１，
４０２）の各計数内容（Ａ，Ｂ）の差が所定値（ｋ）以
上になったかどうかを判定するデータ比較手段（４０
３）を用いて構成する。これにより、クロック信号（ｆ
ｏ）の同期ずれを確実に検出させることができる。
信号（ｆｏ）の周波数計数を行う第１のカウンタ（４０
１）と、基準信号（ｆｓ）の周波数計数を行う第２のカ
ウンタ（４０２）と、第１，第２のカウンタ（４０１，
４０２）の各計数内容（Ａ，Ｂ）の差が所定値（ｋ）以
上になったかどうかを判定するデータ比較手段（４０
３）を用いて構成する。これにより、クロック信号（ｆ
ｏ）の同期ずれを確実に検出させることができる。
【００１７】
【発明の実施の形態】以下、本発明の好適な実施態様を
図面を参照しながら説明する。
図面を参照しながら説明する。
【００１８】図１は本発明の技術が適用された非同期デ
ータ復調回路の第１の実施態様を示す。同図に示す非同
期データ復調回路は高速ＡＴＭ−ＰＨＹのデータ受信復
調部をなすものであって、デジタル信号入力回路１、第
１の比較器２、第２の比較器３、周波数検出回路４、タ
イマー４１、選択回路５、チャージポンプ回路６、フィ
ルタ容量素子Ｃｆ、ＶＣＯ（電圧制御発振器）７、基準
クロック源８、データ復調部９などにより構成され、一
定ビットレートのランダムデータとして入力されるデジ
タル受信信号Ｒｉを位相基準とするＰＬＬ（位相制御ル
ープ）を形成しながら、このＰＬＬにより連続生成され
るクロック信号ｆｏを用いて上記受信信号Ｒｉからのデ
ータ復調を行う。クロック信号ｆｏはループ制御される
ＶＣＯ７の発振動作により連続生成され、データ復調回
路９にビットデータサンプリングクロックＣＫとして入
力される。
ータ復調回路の第１の実施態様を示す。同図に示す非同
期データ復調回路は高速ＡＴＭ−ＰＨＹのデータ受信復
調部をなすものであって、デジタル信号入力回路１、第
１の比較器２、第２の比較器３、周波数検出回路４、タ
イマー４１、選択回路５、チャージポンプ回路６、フィ
ルタ容量素子Ｃｆ、ＶＣＯ（電圧制御発振器）７、基準
クロック源８、データ復調部９などにより構成され、一
定ビットレートのランダムデータとして入力されるデジ
タル受信信号Ｒｉを位相基準とするＰＬＬ（位相制御ル
ープ）を形成しながら、このＰＬＬにより連続生成され
るクロック信号ｆｏを用いて上記受信信号Ｒｉからのデ
ータ復調を行う。クロック信号ｆｏはループ制御される
ＶＣＯ７の発振動作により連続生成され、データ復調回
路９にビットデータサンプリングクロックＣＫとして入
力される。
【００１９】ここで、入力回路１は、ツイストペアなど
を用いた伝送線路Ｌｔからシリアル入力されるデジタル
受信信号Ｒｉを受信し、必要に応じて波形整形などの予
備処理を行う。この入力回路１から出力される受信信号
Ｒｉは第１の比較器２とデータ復調部９へ送られる。
を用いた伝送線路Ｌｔからシリアル入力されるデジタル
受信信号Ｒｉを受信し、必要に応じて波形整形などの予
備処理を行う。この入力回路１から出力される受信信号
Ｒｉは第１の比較器２とデータ復調部９へ送られる。
【００２０】第１の比較器２は、上記クロック信号ｆｏ
と上記デジタル受信信号Ｒｉ間の位相差を検出する。こ
の第１の比較器２では、デジタル受信信号Ｒｉがランダ
ムデータなので周波数比較は行わず、両信号Ｒｉとｆｏ
のパルス立ち上がりエッジのタイミング差を位相差とし
て検出する。つまり、第１の比較器２は、受信信号パル
スが入力されたときに、その入力時のクロック信号ｆｏ
パルスに対する位相差だけを検出するように構成されて
いる。この比較器２の検出結果はＵＰとＤＮの２つの信
号で出力される。２つの出力信号ＵＰ／ＤＮは上記位相
差の方向および大きさに応じていずれか一方がハイ（ま
たはロウ）の能動レベルを間欠的にとるように生成され
る。
と上記デジタル受信信号Ｒｉ間の位相差を検出する。こ
の第１の比較器２では、デジタル受信信号Ｒｉがランダ
ムデータなので周波数比較は行わず、両信号Ｒｉとｆｏ
のパルス立ち上がりエッジのタイミング差を位相差とし
て検出する。つまり、第１の比較器２は、受信信号パル
スが入力されたときに、その入力時のクロック信号ｆｏ
パルスに対する位相差だけを検出するように構成されて
いる。この比較器２の検出結果はＵＰとＤＮの２つの信
号で出力される。２つの出力信号ＵＰ／ＤＮは上記位相
差の方向および大きさに応じていずれか一方がハイ（ま
たはロウ）の能動レベルを間欠的にとるように生成され
る。
【００２１】第２の比較器３は、一定周波数で連続生成
される基準信号ｆｓと上記クロック信号ｆｏ間の位相差
を検出する。この場合、基準信号ｆｓとクロック信号ｆ
ｏは共に連続パルス信号であって、全パルスについての
位相差比較を行うことにより周波数比較を行うことがで
きる。つまり、第２の比較器３は両信号ｆｓとｆｏの周
波数差を検出できるように構成されている。この比較器
２の検出結果もＵＰとＤＮの２つの信号で出力される。
２つの出力信号ＵＰ／ＤＮは上記周波数差の方向および
大きさに応じていずれか一方がハイ（またはロウ）の能
動レベルを間欠的にとるように生成される。
される基準信号ｆｓと上記クロック信号ｆｏ間の位相差
を検出する。この場合、基準信号ｆｓとクロック信号ｆ
ｏは共に連続パルス信号であって、全パルスについての
位相差比較を行うことにより周波数比較を行うことがで
きる。つまり、第２の比較器３は両信号ｆｓとｆｏの周
波数差を検出できるように構成されている。この比較器
２の検出結果もＵＰとＤＮの２つの信号で出力される。
２つの出力信号ＵＰ／ＤＮは上記周波数差の方向および
大きさに応じていずれか一方がハイ（またはロウ）の能
動レベルを間欠的にとるように生成される。
【００２２】周波数検出回路４は、上記クロック信号ｆ
ｏと上記基準信号ｆｓ間の周波数ずれを検出する。周波
数ずれは、たとえば両信号ｆｏとｆｓの周波数をそれぞ
れに計数するとともに、両信号間での計数値差を所定の
基準値と比較することにより行うことができる。基準信
号ｆｓはたとえば水晶発振子などの周波数基準を用いた
基準クロック源８にて連続的に発振生成される。
ｏと上記基準信号ｆｓ間の周波数ずれを検出する。周波
数ずれは、たとえば両信号ｆｏとｆｓの周波数をそれぞ
れに計数するとともに、両信号間での計数値差を所定の
基準値と比較することにより行うことができる。基準信
号ｆｓはたとえば水晶発振子などの周波数基準を用いた
基準クロック源８にて連続的に発振生成される。
【００２３】選択回路５は、上記周波数検出回路４の出
力Ｅｏに基づいて第１の比較回路２の出力（ＵＰ／Ｄ
Ｎ）と第２の比較回路３の出力（ＵＰ／ＤＮ）のいずれ
か一方を切換選択する。この選択回路５は、データ復調
部２による復調動作が行われる通常動作時には第１の比
較器２を選択し、上記周波数検出回路４が周波数ずれを
検出したときだけ第２の比較器３を選択するように構成
されている。
力Ｅｏに基づいて第１の比較回路２の出力（ＵＰ／Ｄ
Ｎ）と第２の比較回路３の出力（ＵＰ／ＤＮ）のいずれ
か一方を切換選択する。この選択回路５は、データ復調
部２による復調動作が行われる通常動作時には第１の比
較器２を選択し、上記周波数検出回路４が周波数ずれを
検出したときだけ第２の比較器３を選択するように構成
されている。
【００２４】タイマー４１は、上記周波数検出回路４が
周波数ずれを検出したときに起動されて一定時間だけタ
イマー出力Ｔｏを能動レベルにする。このタイマー出力
Ｔｏが能動レベルのときに上記選択回路５は一定時間だ
け第２の比較回路３を選択する。
周波数ずれを検出したときに起動されて一定時間だけタ
イマー出力Ｔｏを能動レベルにする。このタイマー出力
Ｔｏが能動レベルのときに上記選択回路５は一定時間だ
け第２の比較回路３を選択する。
【００２５】チャージポンプ回路６は、選択回路５にて
選択された比較器２または３の検出に応じてフィルタ容
量素子Ｃｆの充放電を行うことにより、その検出内容に
応じた直流電圧を生成する。この直流電圧は上記ＶＣＯ
７に周波数制御信号Ｖｉとしてフィードバックされる。
選択された比較器２または３の検出に応じてフィルタ容
量素子Ｃｆの充放電を行うことにより、その検出内容に
応じた直流電圧を生成する。この直流電圧は上記ＶＣＯ
７に周波数制御信号Ｖｉとしてフィードバックされる。
【００２６】これにより、ＶＣＯ７は、比較器２または
３の検出位相差がゼロとなるようにその発振周波数がル
ープ制御される。チャージポンプ回路６とフィルタ容量
素子Ｃｆは、比較器２または３の出力に所定の応答時定
数を持たせた上で上記ＶＣＯ７に周波数制御信号として
フィードバックさせるループフィルタを形成する。
３の検出位相差がゼロとなるようにその発振周波数がル
ープ制御される。チャージポンプ回路６とフィルタ容量
素子Ｃｆは、比較器２または３の出力に所定の応答時定
数を持たせた上で上記ＶＣＯ７に周波数制御信号として
フィードバックさせるループフィルタを形成する。
【００２７】図２は上述した非同期データ復調回路の要
部における動作タイミングチャートを示す。
部における動作タイミングチャートを示す。
【００２８】図１および図２において、まず、ＶＣＯ７
の発振動作により生成されるクロック信号ｆｏがデジタ
ル受信信号Ｒｉのビットレートに位相同期している状態
では、第１の比較器２の位相比較に基づくＰＬＬ動作が
継続される（位相比較モード）。データ復調回路９は、
このときのクロック信号ｆｏを使ってデータ復調を行
う。クロック信号ｆｏがデジタル受信信号Ｒｉのビット
レートからずれて同期ずれまたは擬似同期状態に陥る
と、このときに生じるクロック信号ｆｏと基準信号ｆｓ
間の周波数ずれが周波数検出回路４により検出され、こ
の検出に基づいて第２の比較器３の位相および周波数比
較に基づくＰＬＬ動作に移行する（周波数比較モー
ド）。
の発振動作により生成されるクロック信号ｆｏがデジタ
ル受信信号Ｒｉのビットレートに位相同期している状態
では、第１の比較器２の位相比較に基づくＰＬＬ動作が
継続される（位相比較モード）。データ復調回路９は、
このときのクロック信号ｆｏを使ってデータ復調を行
う。クロック信号ｆｏがデジタル受信信号Ｒｉのビット
レートからずれて同期ずれまたは擬似同期状態に陥る
と、このときに生じるクロック信号ｆｏと基準信号ｆｓ
間の周波数ずれが周波数検出回路４により検出され、こ
の検出に基づいて第２の比較器３の位相および周波数比
較に基づくＰＬＬ動作に移行する（周波数比較モー
ド）。
【００２９】第２の比較器３によるＰＬＬ動作は、共に
連続生成されている基準信号ｆｓとクロック信号ｆｏ間
の位相差をＶＣＯ７にフィードバックする形で行われ
る。基準信号ｆｓはデジタル受信信号Ｒｉのビットレー
ト（同期周波数）とほぼ同じ周波数になるようにあらか
じめ設定されている。これにより、クロック信号ｆｏの
周波数を上記ビットレートに引き込むのとほぼ同等のＰ
ＬＬ動作が行われる（同期引込モード）。このＰＬＬ動
作はタイマー４１の設定時間だけ行われる。タイマー４
１は、上記クロック信号ｆｏを上記基準信号ｆｓに同期
引き込みさせるのに必要かつ十分な時間を計時するよう
にあらかじめ設定されている。
連続生成されている基準信号ｆｓとクロック信号ｆｏ間
の位相差をＶＣＯ７にフィードバックする形で行われ
る。基準信号ｆｓはデジタル受信信号Ｒｉのビットレー
ト（同期周波数）とほぼ同じ周波数になるようにあらか
じめ設定されている。これにより、クロック信号ｆｏの
周波数を上記ビットレートに引き込むのとほぼ同等のＰ
ＬＬ動作が行われる（同期引込モード）。このＰＬＬ動
作はタイマー４１の設定時間だけ行われる。タイマー４
１は、上記クロック信号ｆｏを上記基準信号ｆｓに同期
引き込みさせるのに必要かつ十分な時間を計時するよう
にあらかじめ設定されている。
【００３０】周波数検出回路４による周波数ずれの検出
がなくなり、かつタイマー４１の計時動作が終了する
と、第１の比較器２の位相比較に基づくＰＬＬ動作に移
行する。つまり、デジタル受信信号Ｒｉに対する位相同
期状態に復帰する（位相比較モード）。
がなくなり、かつタイマー４１の計時動作が終了する
と、第１の比較器２の位相比較に基づくＰＬＬ動作に移
行する。つまり、デジタル受信信号Ｒｉに対する位相同
期状態に復帰する（位相比較モード）。
【００３１】以上のようにして、受信信号Ｒｉを基準と
するＰＬＬ動作で同期ずれが生じた場合は、基準信号ｆ
ｓを基準とするＰＬＬ動作にいったん移行させることに
より、上記受信信号Ｒｉによる正規のＰＬＬ動作状態と
同等のＰＬＬ動作状態を形成することが行われる。そし
て、このようにして形成されたＰＬＬ動作状態から上記
受信信号Ｒｉによる同期引き込みを再開させることによ
り、同期ずれの検出および同期状態へ復帰をそれぞれ迅
速かつ確実に行わせることができる。
するＰＬＬ動作で同期ずれが生じた場合は、基準信号ｆ
ｓを基準とするＰＬＬ動作にいったん移行させることに
より、上記受信信号Ｒｉによる正規のＰＬＬ動作状態と
同等のＰＬＬ動作状態を形成することが行われる。そし
て、このようにして形成されたＰＬＬ動作状態から上記
受信信号Ｒｉによる同期引き込みを再開させることによ
り、同期ずれの検出および同期状態へ復帰をそれぞれ迅
速かつ確実に行わせることができる。
【００３２】これにより、データ復調のためのクロック
同期引き込みを遅くしたり、あるいはその同期引き込み
範囲を狭めたりすることなく、正規のビットレートに対
する確実な同期動作を行わせることができるとともに、
仮に同期ずれが生じたとしても、不正な擬似同期状態に
陥ったりすることなく、正規の同期状態に迅速かつ確実
に復帰させることができる。なお、タイマー出ＴｏはＰ
ＬＬの動作モードを知らせる信号（比較モード出力）と
してホストシステム（図示省略）にも送られるようにな
っている。
同期引き込みを遅くしたり、あるいはその同期引き込み
範囲を狭めたりすることなく、正規のビットレートに対
する確実な同期動作を行わせることができるとともに、
仮に同期ずれが生じたとしても、不正な擬似同期状態に
陥ったりすることなく、正規の同期状態に迅速かつ確実
に復帰させることができる。なお、タイマー出ＴｏはＰ
ＬＬの動作モードを知らせる信号（比較モード出力）と
してホストシステム（図示省略）にも送られるようにな
っている。
【００３３】図３はループフィルタを形成するチャージ
ポンプ回路の構成例を示す。
ポンプ回路の構成例を示す。
【００３４】同図に示すチャージポンプ回路６は、電源
電位Ｖｃｃから容量素子Ｃｆに一定の充電電流ｉｕを通
電する定電流回路６１と、この定電流回路６１に直列に
介在するスイッチ６２と、上記容量素子Ｃｆから基準電
位ＧＮＤへ一定の放電電流ｄｕを通電する定電流回路６
３と、この定電流回路６３に直列に介在するスイッチ回
路６４により構成される。
電位Ｖｃｃから容量素子Ｃｆに一定の充電電流ｉｕを通
電する定電流回路６１と、この定電流回路６１に直列に
介在するスイッチ６２と、上記容量素子Ｃｆから基準電
位ＧＮＤへ一定の放電電流ｄｕを通電する定電流回路６
３と、この定電流回路６３に直列に介在するスイッチ回
路６４により構成される。
【００３５】スイッチ回路６２，６４はたとえばＭＯＳ
トランジスタによるトランスファ・スイッチを用いて構
成され、上記比較器２または３から出力されるＵＰ／Ｄ
Ｎ信号によってオン／オフ制御される。この場合、一方
のスイッチ回路６２はＵＰ信号により、他方のスイッチ
回路６４はＤＮ信号によりそれぞれオン／オフ制御され
る。これにより、容量素子Ｃｆには比較器２または３の
検出内容（位相差または周波数差）に応じた電圧（Ｖ
ｉ）が現れるようになる。
トランジスタによるトランスファ・スイッチを用いて構
成され、上記比較器２または３から出力されるＵＰ／Ｄ
Ｎ信号によってオン／オフ制御される。この場合、一方
のスイッチ回路６２はＵＰ信号により、他方のスイッチ
回路６４はＤＮ信号によりそれぞれオン／オフ制御され
る。これにより、容量素子Ｃｆには比較器２または３の
検出内容（位相差または周波数差）に応じた電圧（Ｖ
ｉ）が現れるようになる。
【００３６】図４は第１の比較器２の構成例を示す。
【００３７】同図に示す比較器２は、Ｔラッチ回路２
１，２２とＮＯＲ論理回路２３とにより、ランダムに入
力される受信信号Ｒｉと連続的に生成されるクロック信
号ｆｏ間の位相差を検出するように構成されている。
１，２２とＮＯＲ論理回路２３とにより、ランダムに入
力される受信信号Ｒｉと連続的に生成されるクロック信
号ｆｏ間の位相差を検出するように構成されている。
【００３８】図５は第２の比較器３の構成例を示す。
【００３９】同図に示す比較器３は、ＮＡＮＤ論理回路
３１，３２，３３による一種の排他論理により、クロッ
ク信号ｆｏと基準信号ｆｓ間の位相差を検出する。この
位相差検出は共に連続パルスである両信号ｆｏ，ｆｓの
全パルスについて行われる。これにより、両信号ｆｏ，
ｆｓ間の周波数差も位相差として検出することができ
る。
３１，３２，３３による一種の排他論理により、クロッ
ク信号ｆｏと基準信号ｆｓ間の位相差を検出する。この
位相差検出は共に連続パルスである両信号ｆｏ，ｆｓの
全パルスについて行われる。これにより、両信号ｆｏ，
ｆｓ間の周波数差も位相差として検出することができ
る。
【００４０】図６は周波数検出回路４およびタイマー４
１の構成例を示す。同図に示す周波数検出回路４は、ク
ロック信号ｆｏを周波数計数する第１のカウンタ４０１
と、基準信号ｆｓを周波数計数する第２のカウンタ４０
２と、両カウンタ４０１と４０２の各計数内容の差（Ａ
−Ｂ）が所定値ｋ以上になったかどうかを判定するデー
タ比較回路４０３により、クロック信号ｆｏと基準信号
ｆｓ間の周波数ずれを検出する。
１の構成例を示す。同図に示す周波数検出回路４は、ク
ロック信号ｆｏを周波数計数する第１のカウンタ４０１
と、基準信号ｆｓを周波数計数する第２のカウンタ４０
２と、両カウンタ４０１と４０２の各計数内容の差（Ａ
−Ｂ）が所定値ｋ以上になったかどうかを判定するデー
タ比較回路４０３により、クロック信号ｆｏと基準信号
ｆｓ間の周波数ずれを検出する。
【００４１】タイマー１は、基準信号ｆｓを周波数計数
するタイマーカウンタ４１１およびタイミング調整回路
４１２により構成され、上記データ比較回路４０３が所
定値ｋ以上の計数値差（Ａ−Ｂ＞ｋまたはＢ−Ａ＞ｋ）
を検出したときに起動されて、一定時間だけタイマー出
力Ｔｏを能動レベルに設定する。このタイマー出力Ｔｏ
は上記選択回路４に切換制御信号として与えられる。タ
イミング調整回路４１２は、タイマー出力Ｔｏが一定時
間を経過して非能動レベルに復帰した後に、カウンタ４
０１，４０２の計数内容を初期化（リセット）する。
するタイマーカウンタ４１１およびタイミング調整回路
４１２により構成され、上記データ比較回路４０３が所
定値ｋ以上の計数値差（Ａ−Ｂ＞ｋまたはＢ−Ａ＞ｋ）
を検出したときに起動されて、一定時間だけタイマー出
力Ｔｏを能動レベルに設定する。このタイマー出力Ｔｏ
は上記選択回路４に切換制御信号として与えられる。タ
イミング調整回路４１２は、タイマー出力Ｔｏが一定時
間を経過して非能動レベルに復帰した後に、カウンタ４
０１，４０２の計数内容を初期化（リセット）する。
【００４２】図７は本発明の第２の実施態様を示す。上
述した第１の実施態様では、図２に示したように、周波
数検出回路４が周波数ずれを検出したときの選択回路４
による第２の比較器３の選択時間をタイマー動作で定め
ていたが、図７に示すように、周波数検出回路４が周波
数ずれを検出している間だけ第２の比較器３を選択させ
るような構成も可能である。
述した第１の実施態様では、図２に示したように、周波
数検出回路４が周波数ずれを検出したときの選択回路４
による第２の比較器３の選択時間をタイマー動作で定め
ていたが、図７に示すように、周波数検出回路４が周波
数ずれを検出している間だけ第２の比較器３を選択させ
るような構成も可能である。
【００４３】図８は本発明の第３の実施態様を示す。上
述した第１の実施態様では、ＶＣＯ７の発振出力をその
ままクロック信号ｆｏとして用いるようにしていたが、
同図に示すように、ＶＣＯ７の発振出力（ｎｆｏ）を分
周器７１で１／ｎ分周することによりクロック信号ｆｏ
を生成する構成も可能である。この場合、クロック信号
ｆｏに分周する前の信号ｎｆｏを第２の位相比較器３と
周波数検出回路４に与えて基準信号ｆｓと比較させるよ
うにすれば、同期ずれの検出および同期引き込みを比較
的高い周波数の信号にて高速に行わせることができる。
述した第１の実施態様では、ＶＣＯ７の発振出力をその
ままクロック信号ｆｏとして用いるようにしていたが、
同図に示すように、ＶＣＯ７の発振出力（ｎｆｏ）を分
周器７１で１／ｎ分周することによりクロック信号ｆｏ
を生成する構成も可能である。この場合、クロック信号
ｆｏに分周する前の信号ｎｆｏを第２の位相比較器３と
周波数検出回路４に与えて基準信号ｆｓと比較させるよ
うにすれば、同期ずれの検出および同期引き込みを比較
的高い周波数の信号にて高速に行わせることができる。
【００４４】以上、本発明者によってなされた発明を実
施態様にもとづき具体的に説明したが、本発明は上記実
施態様に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
施態様にもとづき具体的に説明したが、本発明は上記実
施態様に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
【００４５】以上の説明では主として、本発明者によっ
てなされた発明をその背景となった利用分野である高速
ＡＴＭ−ＬＨＹに適用する場合を想定して説明したが、
それに限定されるものではなく、たとえば無線データ通
信にも適用できる。
てなされた発明をその背景となった利用分野である高速
ＡＴＭ−ＬＨＹに適用する場合を想定して説明したが、
それに限定されるものではなく、たとえば無線データ通
信にも適用できる。
【００４６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００４７】すなわち、データ復調のためのクロック同
期引き込みを遅くしたり、あるいはその同期引き込み範
囲を狭めたりすることなく、正規のビットレートに対す
る確実な同期動作が行えるようにするとともに、仮に同
期ずれが生じたとしても、不正な擬似同期状態に陥った
りすることなく、正規の同期状態に迅速かつ確実に復帰
させることができる。
期引き込みを遅くしたり、あるいはその同期引き込み範
囲を狭めたりすることなく、正規のビットレートに対す
る確実な同期動作が行えるようにするとともに、仮に同
期ずれが生じたとしても、不正な擬似同期状態に陥った
りすることなく、正規の同期状態に迅速かつ確実に復帰
させることができる。
【図１】本発明の技術が適用された非同期データ復調回
路の一実施態様を示す回路図。
路の一実施態様を示す回路図。
【図２】本発明の非同期データ復調回路の要部における
動作例を示すタイミングチャート。
動作例を示すタイミングチャート。
【図３】ループフィルタを形成するチャージポンプ回路
の構成例を示す回路図。
の構成例を示す回路図。
【図４】第１の比較器の構成例を示す回路図。
【図５】第２の比較器の構成例を示す回路図。
【図６】周波数検出回路およびタイマーの構成例を示す
回路図。
回路図。
【図７】本発明の第２の実施態様を示すタイミングチャ
ート。
ート。
【図８】本発明の第３の実施態様を示す回路図。
１ デジタル信号入力回路 ２ 第１の比較器 ３ 第２の比較器 ４ 周波数検出回路 ４１ タイマー ５ 選択回路 ６ チャージポンプ回路 Ｃｆ フィルタ容量素子 ７ ＶＣＯ（電圧制御発振器） ８ 基準クロック源 ９ データ復調部 Ｌｔ 伝送線路 Ｒｉ デジタル受信信号 ｆｏ クロック信号 ｆｓ 基準信号
Claims (4)
- 【請求項１】 デジタル受信信号を位相基準とするＰＬ
Ｌ（位相制御ループ）により生成されるクロック信号を
用いて上記受信信号からのデータ復調を行う非同期デー
タ復調回路であって、上記ＰＬＬは、上記クロック信号
を生成する可変周波数発振器と、上記クロック信号と上
記デジタル受信信号間の位相差を検出する第１の比較手
段と、一定周波数で連続生成される基準信号と上記クロ
ック信号間の周波数差を検出する第２の比較手段と、上
記クロック信号と上記基準信号間の周波数ずれの有無を
検出する周波数検出手段と、上記周波数検出手段の出力
に基づいて第１または第２の比較手段を切換選択する選
択手段と、上記選択手段にて選択された比較手段の出力
に所定の応答時定数を持たせた上で上記可変周波数発振
器に周波数制御信号としてフィードバックさせるループ
フィルタとを有し、上記周波数検出手段による周波数ず
れの非検出時には第１の比較手段による制御ループを形
成させ、上記周波数ずれの検出時には第２の比較手段に
よる制御ループを形成させるようにしたことを特徴とす
る非同期データ復調回路。 - 【請求項２】 可変周波数発振器を電圧制御発振器で構
成するとともに、ループフィルタを第１または第２の比
較手段の検出に応じて容量素子の充放電を行うチャージ
ポンプ回路で構成したことを特徴とする請求項１に記載
の非同期データ復調回路。 - 【請求項３】 周波数検出手段が周波数ずれを検出した
ときに一定時間だけ第２の比較手段を選択させるタイマ
ー手段を備えたことを特徴とする請求項１または２に記
載の非同期データ復調回路。 - 【請求項４】 周波数検出手段は、クロック信号の周波
数計数を行う第１のカウンタと、基準信号の周波数計数
を行う第２のカウンタと、第１，第２のカウンタの各計
数内容の差が所定値以上になったかどうかを判定するデ
ータ比較手段を用いて構成されていることを特徴とする
請求項１から３のいずれかに記載の非同期データ復調回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9196598A JPH1141222A (ja) | 1997-07-23 | 1997-07-23 | 非同期データ復調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9196598A JPH1141222A (ja) | 1997-07-23 | 1997-07-23 | 非同期データ復調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1141222A true JPH1141222A (ja) | 1999-02-12 |
Family
ID=16360415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9196598A Pending JPH1141222A (ja) | 1997-07-23 | 1997-07-23 | 非同期データ復調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1141222A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6442703B1 (en) | 1998-08-12 | 2002-08-27 | Nec Corporation | Clock regenerator |
| US6873669B2 (en) | 2000-06-09 | 2005-03-29 | Nec Corporation | Clock signal reproduction device |
| JP2007266871A (ja) * | 2006-03-28 | 2007-10-11 | Ricoh Co Ltd | クロックデータリカバリ制御回路 |
| JP2008503931A (ja) * | 2004-06-17 | 2008-02-07 | マチス ネットワークス インコーポレイテッド | アイドル時間ループスタビライザを備えた電荷ポンプｐｌｌに基づいたバーストモード受信器 |
-
1997
- 1997-07-23 JP JP9196598A patent/JPH1141222A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6442703B1 (en) | 1998-08-12 | 2002-08-27 | Nec Corporation | Clock regenerator |
| US6873669B2 (en) | 2000-06-09 | 2005-03-29 | Nec Corporation | Clock signal reproduction device |
| JP2008503931A (ja) * | 2004-06-17 | 2008-02-07 | マチス ネットワークス インコーポレイテッド | アイドル時間ループスタビライザを備えた電荷ポンプｐｌｌに基づいたバーストモード受信器 |
| JP2007266871A (ja) * | 2006-03-28 | 2007-10-11 | Ricoh Co Ltd | クロックデータリカバリ制御回路 |
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