KR20010104217A - 반도체 장치 및 그 제조 방법, 회로 기판 및 전자 기기 - Google Patents

반도체 장치 및 그 제조 방법, 회로 기판 및 전자 기기 Download PDF

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KR20010104217A
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나카야마히로히사
타니구치준
나카야마토시노리
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구사마 사부로
세이코 엡슨 가부시키가이샤
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Abstract

배선 패턴(72)이 형성된 기판(70)에는, 전극(12)을 갖는 면을 대향시키서 제 1 반도체 칩(10)이 탑재되어 있다. 제 1 반도체 칩(10)상에는, 제 2 반도체 칩(20)이 탑재되어 있고, 그 전극(22)은, 와이어(26)로 배선 패턴(72)과 전기적으로 접속되어 있다. 기판(70)과 제 1 반도체 칩(10) 사이에 형성된 제 1 수지와, 제 1 및 제 2 반도체 칩(10, 20)을 밀봉하는 제 2 수지는 다른 것이다.

Description

반도체 장치 및 그 제조 방법, 회로 기판 및 전자 기기{Semiconductor device, method of manufacture thereof, circuit board, and electronic device}
전자 기기의 소형화에 따라서, 복수의 반도체 칩을 고밀도로 내장한 멀티 칩 모듈의 개발이 진행되고 있다. 그 하나의 형태로서 복수의 반도체 칩을 겹쳐 쌓아서 원 패키지화한 Stacked-CSP(Chip Scale/Size Package)가 있다. 예를 들면, 일본 특개평 9-260441호 공보에 개시되는 반도체 장치에서는, 제 1 반도체 칩 위에 해당제 1 반도체 칩의 외형보다 작은 제 2 반도체 칩이 탑재되어 원 패키지화되어 있다. 이에 의하면, 하측에 위치하는 제 1 반도체 칩이 안정되지 않기 때문에, 상측에 위치하는 반도체 칩에 대한 와이어 본딩을 행하기 어려운 경우가 있었다.
본 발명은 반도체 장치 및 그 제조 방법, 회로 기판 및 전자 기기에 관한 것이다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치를 도시하는 도면.
도 2는 본 발명의 제 2 실시예에 따른 반도체 장치를 도시하는 도면.
도 3은 본 발명의 제 3 실시예에 따른 반도체 장치를 도시하는 도면.
도 4는 본 발명을 적용한 회로 기판을 도시하는 도면.
도 5는 본 발명에 따른 반도체 장치를 갖는 전자 기기를 도시하는 도면.
도 6은 본 발명에 따른 반도체 장치를 갖는 전자 기기를 도시하는 도면.
본 발명은 이 문제점을 해결하는 것으로, 그 목적은 와이어 본딩을 확실하게 행하여 복수의 반도체 칩을 원 패키지화하는 반도체 장치 및 그 제조 방법, 회로 기판, 및 전자 기기를 제공하는 것에 있다.
(1) 본 발명에 따른 반도체 장치는,
배선 패턴이 형성된 기판에 복수의 전극을 갖는 면을 대향시켜서 탑재되어, 상기 전극이 상기 배선 패턴에 전기적으로 접속된 제 1 반도체 칩과,
상기 제 1 반도체 칩 위에 탑재되어 있고, 복수의 전극을 갖는 면이 상기 제 1 반도체 칩과는 반대측을 향하고, 상기 복수의 전극은 와이어로 상기 배선 패턴과 전기적으로 접속된 제 2 반도체 칩과,
상기 기판과 상기 제 1 반도체 칩 사이에 형성된 제 1 수지와,
상기 기판상으로서 상기 제 1 및 제 2 반도체 칩을 밀봉한, 상기 제 1 수지와는 다른 제 2 수지를 포함한다.
이에 의하면, 제 1 반도체 칩과 기판 사이에 형성되는 제 1 수지의 물성은 제 1 및 제 2 반도체 칩을 밀봉한 제 2 수지와 다르다. 이에 의하면, 제 1 수지에 밀착하는 부재와, 제 2 수지에 밀착하는 부재의 각각에 적합한 물성을 갖도록, 제 1 수지와 제 2 수지를 선택할 수 있다. 따라서, 예를 들면, 제 2 반도체 칩을 와이어 본딩할 때의 초음파에 의한 진동에도, 제 1 수지를 선정함으로써 충분히 대응할 수 있다. 따라서, 와이어 본딩을 확실하게 행할 수 있고, 수율(원료에 대한 제품의 비율)이 높은 반도체 장치를 얻을 수 있다.
또한, 제 1 및 제 2 반도체 칩은 임의의 두개의 반도체 칩을 의미하여, 본 발명은 두개의 반도체 칩에 한정하는 것이 아니라, 복수의 반도체 칩에도 적용이 가능하다.
(2) 이 반도체 장치에 있어서,
상기 제 1 수지는 도전 입자가 포함된 이방성 도전 재료이고,
상기 제 1 반도체 칩의 전극은 상기 도전 입자를 통해서 상기 배선 패턴에 전기적으로 접속되어도 좋다.
이에 의하면, 제 1 반도체 칩의 고정과, 제 1 반도체 칩과 배선 패턴의 전기적 접속을 동시에 도모할 수 있다. 또한, 이방성 도전 재료가 배선 패턴을 구비하는 기판과 제 1 반도체 칩 사이에 배치됨으로써, 제 1 반도체 칩과 기판의 열응력의 차를 완화하는 기능을 갖게 할 수 있다는 점에서, 반도체 장치로서의 신뢰성 향상을 도모할 수 있다.
(3) 이 반도체 장치에 있어서,
상기 기판에는 복수의 관통 구멍이 형성되어 있어서, 상기 배선 패턴은 상기 기판의 한 쪽 면에 형성되는 동시에 상기 배선 패턴의 일부는 상기 관통 구멍 위를 통과하여,
상기 배선 패턴상에 형성되어서, 상기 기판에 있어서의 상기 배선 패턴의 측면과는 반대측의 면으로부터, 상기 관통 구멍을 통해서 돌출하는 복수의 외부 단자를 가져도 좋다.
(4) 이 반도체 장치에 있어서,
상기 배선 패턴에 전기적으로 접속되는 복수의 외부 단자를 형성하기 위한 복수의 랜드부를 가져도 좋다.
(5) 이 반도체 장치에 있어서,
상기 기판은 유리 에폭시 기판이어도 좋다.
(6) 이 반도체 장치에 있어서,
상기 제 2 반도체 칩은 접착제를 개재하여 상기 제 1 반도체 칩에 부착되어도 좋다.
(7) 이 반도체 장치에 있어서,
상기 제 1 반도체 칩의 외형은 상기 제 2 반도체 칩보다 커도 좋다.
(8) 이 반도체 장치에 있어서,
상기 제 1 수지는 상기 제 1 반도체 칩의 측면에 달할 때까지 형성되어도 좋다. 이에 의하면, 제 1 반도체 칩과 제 1 수지의 접착 면적이 커지기 때문에, 제 1 반도체 칩은 기판상에 더욱 확실하게 고정된다. 따라서, 예를 들면, 제 2 반도체 칩을 와이어 본딩할 때의 초음파에 의한 진동에도 충분히 대응할 수 있다.
(9) 이 반도체 장치에 있어서,
상기 제 1 및 제 2 반도체 칩의 외형의 크기는 같아도 좋다.
(10) 이 반도체 장치에 있어서,
상기 제 1 수지는 상기 제 1 반도체 칩의 측면과 상기 제 2 반도체 칩의 측면 중, 적어도 상기 제 1 반도체 칩의 측면에 달할 때까지 형성되어도 좋다.
이에 의하면, 제 1 반도체 칩과 제 1 수지의 접착 면적이 커지기 때문에, 제 1 반도체 칩은 기판상에 더욱 확실하게 고정된다. 또한, 제 2 반도체 칩의 측면에까지 제 1 수지가 형성되어도 좋고, 이 경우는 제 2 반도체 칩까지도 고정할 수 있다. 따라서, 예를 들면, 제 2 반도체 칩을 와이어 본딩할 때의 초음파에 의한 진동에도 충분히 대응할 수 있다. 따라서 제 1 및 제 2 반도체 칩의 크기가 같아도, 와이어 본딩을 확실하게 행할 수 있고, 수율이 높은 반도체 장치를 얻을 수 있다.
(11) 이 반도체 장치에 있어서,
상기 제 1 반도체 칩의 외형은 상기 제 2 반도체 칩보다 작아도 좋다.
(12) 이 반도체 장치에 있어서,
상기 제 1 수지는 상기 제 1 반도체 칩의 측면과, 상기 제 2 반도체 칩에 있어서의 상기 기판 쪽을 향하는 면으로서 제 1 반도체 칩과의 대면을 피하고 있는 영역에 달할 때까지 형성되어도 좋다.
이에 의하면, 제 1 반도체 칩과 제 1 수지의 접착 면적이 커지기 때문에, 제 1 반도체 칩은 기판상에 더욱 확실하게 고정된다. 또한, 제 2 반도체 칩에 있어서의 기판의 측면으로서 제 1 반도체 칩으로부터 돌출하는 영역에까지 제 1 수지가 형성되어도 좋고, 이 경우는 제 2 반도체 칩까지도 고정할 수 있다. 따라서, 예를 들면, 제 2 반도체 칩을 와이어 본딩할 때의 초음파에 의한 진동에도 충분히 대응할 수 있다. 따라서, 제 1 반도체 칩의 외형이 제 2 반도체 칩보다 작아도, 와이어 본딩을 확실하게 행할 수 있고, 수율이 높은 반도체 장치를 얻을 수 있다.
(13) 본 발명에 따른 회로 기판은 상기 반도체 장치가 탑재되어 있다.
(14) 본 발명에 따른 전자 기기는 상기 반도체 장치를 갖는다.
(15) 본 발명에 따른 반도체 장치의 제조 방법은,
제 1 반도체 칩을 배선 패턴이 형성된 기판에 페이스 다운 본딩(face down bonding)하는 공정과,
제 2 반도체 칩을, 상기 제 1 반도체 칩상에 탑재하는 공정과,
상기 제 2 반도체 칩과 상기 배선 패턴을 와이어로 전기적으로 접속하는 공정과,
상기 제 1 반도체 칩과 상기 기판 사이에 제 1 수지를 형성하는 공정과,
상기 제 1 및 제 2 반도체 칩을 상기 제 1 수지와는 다른 제 2 수지로 밀봉하는 공정을 포함한다.
이에 의하면, 제 1 반도체 칩과 기판 사이에 형성하는 제 1 수지의 물성은, 제 1 및 제 2 반도체 칩을 밀봉한 제 2 수지와 다르다. 이에 의하면, 제 1 수지에 밀착하는 부재와, 제 2 수지에 밀착하는 부재의 각각에 적합한 물성을 갖도록, 제 1 수지와 제 2 수지를 선택할 수 있다. 따라서, 예를 들면, 제 2 반도체 칩을 와이어 본딩할 때의 초음파에 의한 진동에도, 제 1 수지를 선정함으로써 충분히 대응할 수 있다. 따라서, 와이어 본딩을 확실하게 행할 수 있고, 수율이 높은 반도체 장치를 제조할 수 있다.
(16) 이 반도체 장치의 제조 방법에 있어서,
상기 제 1 수지는 도전 입자가 포함된 이방성 도전 재료이며,
상기 제 1 공정에서, 상기 제 1 반도체 칩의 전극을 상기 도전 입자를 통해서 상기 배선 패턴에 전기적으로 접속하여도 좋다.
이에 의하면, 제 1 반도체 칩의 고정과 제 1 반도체 칩과 배선 패턴의 전기적 접속을 동시에 도모할 수 있고, 제조 공정을 삭감할 수 있다.
(17) 이 반도체 장치의 제조 방법에 있어서,
상기 제 2 반도체 칩을 탑재하는 공정에서, 상기 제 2 반도체 칩을 접착제를 개재하여 상기 제 1 반도체 칩에 부착하여도 좋다.
(18) 이 반도체 장치의 제조 방법에 있어서,
상기 제 1 반도체 칩의 외형은 상기 제 2 반도체 칩보다 크고,
적어도, 상기 제 1 반도체 칩을 탑재하는 공정과 제 1 수지를 형성하는 공정후에 있어서,
상기 제 1 반도체 칩과 상기 기판의 적어도 어느 한 쪽을 다른 쪽을 향해서 억압하여,
상기 제 1 수지를 상기 제 1 반도체 칩의 측면에 달할 때까지 형성하여도 좋고,
이에 의하면, 기판에 있어서의 제 1 반도체 칩의 탑재 영역에 더하여, 제 1 반도체 칩의 외주로서 그 측면에, 밀려나오도록 제 1 수지를 형성한다. 이로서, 제 1 반도체 칩과 제 1 수지의 접착 면적이 커지기 때문에, 제 1 반도체 칩은 기판상에 더욱 확실하게 고정된다. 따라서, 예를 들면, 제 2 반도체 칩을 와이어 본딩할 때의 초음파에 의한 진동에도 충분히 대응할 수 있다.
(19) 이 반도체 장치의 제조 방법에 있어서,
상기 제 1 및 제 2 반도체 칩의 외형의 크기는 같고,
적어도, 상기 제 1 반도체 칩을 탑재하는 공정과 제 1 수지를 형성하는 공정후에 있어서,
상기 제 1 반도체 칩과 상기 기판의 적어도 어느 한 쪽을 다른 쪽을 향해서 억압하여,
상기 제 1 수지를 상기 제 1 반도체 칩의 측면과 상기 제 2 반도체 칩의 측면 중, 적어도 상기 제 1 반도체 칩의 측면에 달할 때까지 형성하여도 좋다.
이에 의하면, 기판에 있어서의 제 1 반도체 칩의 탑재 영역에 더하여, 제 1 반도체 칩의 외주로서 그 측면에, 밀려나오도록 제 1 수지를 형성한다. 이로서, 제 1 반도체 칩과 제 1 수지의 접착 면적이 커지기 때문에, 제 1 반도체 칩은 기판상에 더욱 확실하게 고정된다. 또한, 제 2 반도체 칩의 측면에까지 제 1 수지를 형성하여도 좋고, 이 경우는 제 2 반도체 칩까지도 고정할 수 있다. 따라서, 예를 들면, 제 2 반도체 칩을 와이어 본딩할 때의 초음파에 의한 진동에도 충분히 대응할 수 있다. 따라서, 제 1 및 제 2 반도체 칩의 크기가 같아도, 와이어 본딩을 확실하게 행할 수 있고, 수율이 높은 반도체 장치를 제조할 수 있다.
(20) 이 반도체 장치의 제조 방법에 있어서,
상기 제 1 반도체 칩의 외형은 상기 제 2 반도체 칩보다 작고,
적어도, 상기 제 1 반도체 칩을 탑재하는 공정과 제 1 수지를 형성하는 공정후에 있어서,
상기 제 1 반도체 칩과 상기 기판의 적어도 어느 한 쪽을 다른 쪽을 향해서 억압하여,
상기 제 1 수지를, 상기 제 1 반도체 칩의 측면과, 상기 제 2 반도체 칩에 있어서의 상기 기판 쪽을 향하는 면으로서 제 1 반도체 칩으로부터 돌출하는 영역에 달할 때까지 형성하여도 좋다.
이에 의하면, 기판에 있어서의 제 1 반도체 칩의 탑재 영역에 더하여, 제 1 반도체 칩의 외주로서 그 측면에, 밀려나오도록 제 1 수지를 형성한다. 이로서, 제1 반도체 칩과 제 1 수지의 접착 면적이 커지기 때문에, 제 1 반도체 칩은 기판상에 더욱 확실하게 고정된다. 또한, 제 2 반도체 칩에 있어서의 기판의 측면으로서 제 1 반도체 칩으로부터 돌출하는 영역에까지 제 1 수지를 형성하여도 좋고, 이 경우는 제 2 반도체 칩까지도 고정할 수 있다. 따라서, 예를 들면, 제 2 반도체 칩을 와이어 본딩할 때의 초음파에 의한 진동에도 충분히 대응할 수 있다. 따라서, 제 1 반도체 칩의 외형이 제 2 반도체 칩보다 작아도, 와이어 본딩을 확실하게 행할 수 있고, 수율이 높은 반도체 장치를 얻을 수 있다.
(21) 이 반도체 장치의 제조 방법에 있어서,
상기 와이어로 접속하는 공정에서, 상기 와이어를 초음파를 사용하여 본딩하여도 좋다.
(22) 이 반도체 장치의 제조 방법에 있어서,
상기 와이어로 접속하는 공정에서, 상기 제 2 반도체 칩의 전극과 상기 와이어를 본딩한 후, 상기 와이어와 상기 배선 패턴을 본딩하여도 좋다.
이에 의하면, 제 2 반도체 칩의 전극상에, 범프를 다른 공정에서 형성하지 않고 와이어 본딩할 수 있다.
이하, 본 발명의 적절한 실시예에 대해서 도면을 참조하여 설명한다.
(제 1 실시예)
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치를 도시하는 도면이다. 이 반도체 장치(1)는 제 1 반도체 칩(10)과, 제 2 반도체 칩(20)과, 기판(70)을 포함한다.
제 1 반도체 칩(10)의 한 쪽 면(능동면)에는, 복수의 전극(12)이 형성되어 있다. 복수의 전극(12)은 반도체 칩(10)의 평면 형상의 사각형(정사각형 또는 직사각형)인 경우에는, 적어도 1변(대향하는 2변 또는 모든 부근을 포함한다)을 따라서 형성되어 있다. 또는, 매트릭스형(에이리어형)으로 이차원적으로 형성되어 있어도 좋다. 전극(12)에는 땜납 볼, 금 와이어 볼, 금도금 등에 의해서 범프가 형성되어 있어도 좋고, 전극(12) 자체가 범프의 형상을 하고 있어도 좋다. 전극(12)과 범프 사이에 범프 금속의 확산 방지층으로서, 니켈, 크롬, 티탄 등을 부가하여도 좋다. 전극(12)을 피하여, 제 1 반도체 칩(10)에는, SiN, SiO2, Mg0 등의 패시베이션막(도시하지 않는다)이 형성되어 있어도 좋다. 패시베이션막은 전기적인 절연막이다. 패시베이션막은, 본 발명의 필수 요건은 아니지만, 형성되어 있는 것이 바람직하다.
제 2 반도체 칩(20)은 제 1 반도체 칩(10)과 같은 구성이어도 좋지만, 와이어(26)를 적절하게 형성하기 위해서, 전극(22)은 적어도 1변(대향하는 2변 또는 모든 부근을 포함한다)을 따라서 형성되는 것이 바람직하다. 또한, 본 실시예에서는, 제 2 반도체 칩(20)의 외형은 제 1 반도체 칩(10)보다 작다.
기판(70)은, 유기계 또는 무기계 중 어떤 재료로 형성된 것이어도 좋고, 이것들의 복합 구조로 이루어지는 것이어도 좋다. 기판(70)은 개개의 편으로 사용하여도 좋고, 또는 반도체 칩을 탑재하는 영역이 매트릭스형으로 복수 형성된 좁고 긴 직사각형으로 사용하여도 좋다. 좁고 긴 직사각형의 경우는, 다른 공정에서 개개의 편으로 뚫어진다. 유기계의 재료로 형성된 기판(70)으로서, 예를 들면 폴리이미드 수지로 이루어지는 플랙시블 기판을 들 수 있다. 플랙시블 기판으로서, TAB 기술에서 사용되는 테이프를 사용하여도 좋고, 또한, 무기계의 재료로 형성된 기판(70)으로서, 예를 들면 세라믹 기판이나 유리 기판을 들 수 있다. 유기계 및 무기계의 재료의 복합 구조로서, 예를 들면 유리 에폭시 기판을 들 수 있다. 기판(70)의 평면 형상은 관계 없지만, 제 1 및 제 2 반도체 칩(10 및 20)과 유사 형태인 것이 바람직하다. 또한, 기판(70)으로서 절연 수지와 배선 패턴을 적층하여 구성되는 빌드업 다층 구조의 기판이나, 복수의 기판이 적층된 다층 기판을 사용하여도 좋다.
기판(70)에는 배선 패턴(72)이 형성되어 있다. 본 실시예에서는 배선 패턴(72)은 기판의 한 쪽 면에 형성되어 있지만, 양면에 형성되어 있어도 좋다. 배선 패턴(72)은 복수층으로 구성되는 경우가 많다. 예를 들면, 동(Cu), 크롬(Cr), 티탄(Ti), 니켈(Ni), 티탄 텅스텐(Ti-W) 중의 어느 하나를 적층하여 배선 패턴(72)을 형성할 수 있다. 예를 들면, 포토리소그래피를 적용하여 배선 패턴(72)을 형성하여도 좋고, 스패터에 의해서 배선 패턴(72)을 기판(70)에 직접 형성하여도 좋으며, 도금 처리에 의해서 배선 패턴(72)을 형성하여도 좋다. 또한, 배선 패턴(72)의 일부는 배선이 되는 부분보다도 면적이 큰 랜드부(도시하지 않음)로 되어 있어도 좋다. 이 랜드부는 전기적 접속부를 충분히 확보하는 기능을 갖는다. 따라서, 랜드부는 전극(12)과의 접속부에 형성되어도 좋고, 와이어(26)의 접속부에 형성되어 있어도 좋다.
복수의 외부 단자(80)는 배선 패턴(72)과 전기적으로 접속된다. 도 1에서는 기판(70)에 형성된 관통 구멍(82)을 통해서, 외부 단자(80)가 배선 패턴(72)상에 형성되어 있다. 이 경우에는, 관통 구멍(82)상에 랜드부가 형성되어 있어도 좋다. 자세하게 설명하면, 외부 단자(80)는 관통 구멍(82)으로부터 노출된 랜드부에 형성되고, 기판(70)에 있어서의 배선 패턴(72)이 형성된 면과는 반대측으로부터 돌출하고 있다. 외부 단자(80)는 땜납으로 형성하여도 좋고, 땜납 볼의 재료가 되는 땜납을 관통 구멍(82)에 충전하여, 땜납 볼과 일체화한 도전부재를 관통 구멍(82) 내에 형성하여도 좋다. 또한, 외부 단자(80)는, 상술한 땜납 이외의 금속이나 도전성 수지 등으로 형성하여도 좋다. 또는, 배선 패턴(72)의 일부를 관통 구멍(82)의 내부에서 굴곡시켜서 외부 단자(80)를 형성하여도 좋다. 예를 들면, 배선 패턴(72)의 일부를, 금형 등을 사용하여 관통 구멍(82)의 내부로 들어가게 하여, 기판(70)에 있어서의 배선 패턴(72)이 형성된 면과는 반대측의 면에서 돌출시키고, 그 돌출한 부분을 외부 단자로 하여도 좋다.
또한, 적극적으로 외부 단자(80)를 형성하지 않고, 마더보드 실장시에 마더보드측에 도포되는 땜납 크림을 이용하여, 그 용융시의 표면 장력으로 결과적으로 외부 단자를 형성하여도 좋다. 이 반도체 장치는, 외부 단자를 형성하기 위한 랜드부를 갖는, 이른바 랜드 그리드 어레이형의 반도체 장치이다. 배선 패턴(72)의 일부가 랜드부로 되어 있어도 좋고, 기판(70)에 있어서의 배선 패턴(72)이 형성된 면과는 반대측의 면에 랜드부를 형성하여, 관통 구멍(82)을 통해서, 랜드부와 배선 패턴(72)이 전기적으로 접속되어 있어도 좋다. 또한, 관통 구멍(82)을 도전 재료로 메우고, 그 표면을 랜드부로 하여도 좋다.
제 1 반도체 칩(10)은 전극(12)의 면을 기판(70)을 향해서 탑재(페이스 다운 본딩)되어 있다. 페이스 다운 본딩에서는, 도전 수지 페이스트(paste)에 의한 것, Au-Au, Au-Sn, 땜납 등에 의한 금속 접합에 의한 것, 절연 수지의 수축력에 의한 것 등의 형태가 있으며, 그 어떤 형태를 사용하여도 좋지만, 제 1 반도체 칩(10)과 기판(70) 사이에 제 1 수지가 형성되는 것이 필수가 된다. 본 발명에 있어서, 제 1 수지가 이방성 도전 재료(74)가 아닌 경우에는, 제 1 반도체 칩(10)의 탑재 후에, 제 1 반도체 칩(10)과 기판(70) 사이에 제 1 수지를 충전시켜도 좋다. 반도체 장치(1)에서는, 제 1 수지는 이방성 도전 재료(74)이다. 이방성 도전 재료(74)는 기판(70)상의 제 1 반도체 칩(10)의 외주로부터 제 1 반도체 칩(10)의 측면에 달할 때까지 형성되어 있어도 좋지만, 이것은 필수는 아니다. 즉, 본 발명에 있어서, 제 1 수지는 기판(70)상의 제 1 반도체 칩(10)의 탑재 영역 내에만 형성되어 있어도 좋다.
본 실시예에 의하면, 제 1 반도체 칩(10)과 기판(70) 사이에는 이방성 도전 재료(74)가 형성되고, 더욱이 이방성 도전 재료(74)는 제 1 반도체 칩(10)의 외주에도 형성되어 있다. 이에 의하면, 제 1 반도체 칩(10)과 이방성 도전 재료(74)의 접착 면적이 커지기 때문에, 제 1 반도체 칩(10)은 그 크기에 관계 없이 기판상에 확실하게 고정된다. 따라서, 예를 들면, 제 2 반도체 칩(20)을 와이어 본딩할 때의 초음파에 의한 진동에도 충분히 대응할 수 있다. 따라서, 제 1 및 제 2 반도체 칩(10 및 20)의 외형에 제약을 받지 않고, 수율이 높은 반도체 장치(1)를 얻을 수 있다.
이방성 도전 재료(74)는, 접착제(바인더)에 도전 입자(필러)가 분산된 것으로, 분산제가 첨가되는 경우도 있다. 이방성 도전 재료(74)의 접착제로서, 열경화성의 접착제가 사용되는 경우가 많다. 또한, 이방성 도전 재료(74)로서, 미리 시트형으로 형성된 이방성 도전막이 사용되는 경우가 많지만, 액상의 것을 사용하여도 좋다. 이방성 도전 재료(74)는, 전극(12)과 배선 패턴(72) 사이에서 눌려지고, 도전 입자에 의해서 양자간에서의 전기적 도통을 도모하도록 되어 있다.
제 2 반도체 칩(20)은 전극(22)의 면이 제 1 반도체 칩(10)과는 반대측을 향해서, 제 1 반도체 칩(10)상에 탑재되어 있다. 바꿔 설명하면, 제 2 반도체 칩(20)은 제 1 반도체 칩(10)에 페이스 업 본딩되고, 전극(22)과 배선 패턴(72)은 와이어 본딩으로 접속되어 있다. 와이어(26)는 금, 동 또는 알루미늄 등으로 구성되는 경우가 많지만, 도전성의 재료이면 특별히 한정되지 않는다. 제 2 반도체 칩(20)은 접착제(76)를 개재하여 탑재하여도 좋다. 접착제(76)는 절연성의 수지인 것이 바람직하다. 도 1에서는, 기판에 있어서 평면으로 보았을 때, 와이어(26)는 제 2 반도체 칩(20)의 전극(22)으로부터 끌어내지고, 제 1 반도체 칩(10)의 외측의 이방성 도전 재료(74)의 더욱 외측의 배선 패턴(72)에 접속된다. 다시 설명하면, 기판(70)에 있어서 평면으로 보았을 때, 와이어(26)는 이방성 도전 재료(74)의 영역을 피하여 배선 패턴(72)에 접속된다. 또한, 와이어(74)의 형상은 관계 없지만, 제 1 및 제 2 반도체 칩(10 및 20)의 특히 단부에 접촉하지 않는 형상이 좋다. 예를 들면, 도 1에 도시하는 바와 같이 와이어를 삼차원적인 루프형으로 형성할 수 있다. 제 2 반도체 칩(20)의 전극(22)상에 범프가 형성되어도 좋지만, 제조 공정(후에 도시함)에 따라서는 범프는 없어도 된다. 또한, 제 1 및 제 2 반도체 칩(10 및 20)의 실장부는 포팅된 에폭시 수지 등의 제 2 수지(90)에 의해서 밀봉되어 있다.
도 1에는, 외부 단자(80)가 제 1 반도체 칩(10)의 탑재 영역 내에만 형성된 FAN-IN형의 반도체 장치(1)가 도시되어 있지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들면, 제 1 반도체 칩(10)의 탑재 영역 외에만 외부 단자(80)가 형성된 FAN-OUT형의 반도체 장치나, 이것에 FAN-IN형을 조합한 FAN-IN/OUT형의 반도체 장치에도 본 발명을 적용할 수 있다.
다음에, 본 실시예에 따른 반도체 장치의 제조 방법에 대해서 설명한다.
제 1 반도체 칩(10)을, 이방성 도전 재료(74)를 개재하여 기판(70)에 탑재한다. 상세하게 설명하면, 제 1 반도체 칩(10)에 있어서의 전극(12)의 형성면을, 기판(70)상으로서 이방성 도전 재료(74)를 형성한 영역에 탑재한다. 본 실시예에 의하면, 이방성 도전 재료(74)에 의해서 전극(12)과 배선 패턴(72)을 전기적으로 도통시키는 동시에, 제 1 반도체 칩(10)과 기판(70)의 언더필(underfill)을 동시에 행할 수 있기 때문에, 신뢰성 및 생산성이 뛰어난 방법으로 반도체 장치를 제조할 수 있다. 또한, 이방성 도전 재료(74)가 열경화성인 경우에는, 제 1 반도체 칩(10)의 탑재 후에 열에 의해서 경화시킴으로써, 기판(70)과 제 1 반도체 칩(10)의 접착을 도모할 수 있다.
본 실시예에 있어서는 제 1 수지인 이방성 도전 재료(74)를 기판(70)상에 형성한 후에, 제 1 반도체 칩을 탑재한다. 그러나, 본 발명은 이에 한정하는 것은 아니고, 제 1 반도체 칩(10)을 기판(70)에 탑재한 후에, 양자간에 제 1 수지를 형성하여도 좋다. 또한, 미리 제 1 반도체 칩(10)상에 제 2 반도체 칩(20)을 탑재하여 두고, 양자를 동시에 기판(70)상에 탑재하여도 좋다. 이것은 모든 실시예에 있어서 공통의 사항이다.
제 1 반도체 칩(10)과 기판(70) 사이에 제 1 수지를 미리 형성한 경우에는, 어느 한 쪽을 다른 쪽의 측에 억압함으로써 양자를 접착시켜도 좋다. 이때, 기판(70)에 있어서의 제 1 반도체 칩(10)의 외주에 이방성 도전 재료(74)를 밀려나오게 할 수 있도록, 제 1 수지를 미리 형성하여 두어도 좋다. 제 1 반도체 칩(10)의 탑재 후에 제 1 수지를 형성하는 경우에 있어서도, 제 1 반도체 칩(10) 외주에 달할 때까지 제 1 수지를 형성할 수 있다. 또한, 제 1 반도체 칩(10)이 기판(70)의 유사 형태인 경우에는, 기판(70)의 평면에 있어서의 중앙에 제 1 반도체 칩(10)을 탑재시키는 것이 바람직하다.
제 2 반도체 칩(20)을 제 1 반도체 칩(10)상에 탑재한다. 자세하게 설명하면, 제 2 반도체 칩(20)의 전극(22)이 형성되는 면과는 반대측의 면을 상기 제 1 반도체 칩(10)을 향해서 탑재한다. 제 2 반도체 칩(20)과 제 1 반도체 칩(10)은 접착제(76)로 접착시켜도 좋다. 본 실시예에 의하면, 제 1 반도체 칩(10)은 제 2 반도체 칩(20)보다도 크다. 따라서, 제 2 반도체 칩(20)이 제 1 반도체 칩(10)의 유사 형태로 할 수 있는 경우에는, 제 2 반도체 칩(20)은 제 1 반도체 칩(10)의 중앙에 탑재하는 것이 바람직하다. 또한, 접착제(76)를 제 1 반도체 칩(10)의 탑재면으로부터 밀려나오게 하여, 제 1 반도체 칩(10)상에 있어서의 제 2 반도체 칩(20)의 외주에 달할 때까지 형성하여도 좋다. 이와 같이 함으로써, 제 2 반도체 칩(20)을 제 1 반도체 칩(10)상에 보다 강하게 접착할 수 있다. 또한, 제 2 반도체 칩(20)을 탑재하기 전에 있어서, 접착제(76)는 제 1 반도체 칩(10)과 제 2 반도체 칩(20)의 적어도 한 쪽에 형성하면 좋다.
제 2 반도체 칩(20)의 전극(22)을 배선 패턴(72)에 와이어 본딩한다. 예를 들면 열과 초음파를 사용하여 본딩할 수 있다. 와이어 본딩은 전극(22)과 배선 패턴(72)의 어느 쪽을 먼저 행하여도 좋지만, 전극(22)부터 행함으로써 전극(22)에 범프를 형성하는 공정을 생략할 수 있다.
본 발명에 의하면, 제 1 반도체 칩(10)과 기판(70) 사이에 형성하는 제 1 수지의 물성은, 제 1 및 제 2 반도체 칩(10 및 20)을 밀봉한 제 2 수지(90)와 다르다. 이에 의하면, 제 1 수지에 밀착하는 부재와, 제 2 수지(90)에 밀착하는 부재의 각각에 적합한 물성을 갖도록, 제 1 수지와 제 2 수지(90)를 선택할 수 있다. 따라서, 예를 들면, 제 2 반도체 칩(20)을 와이어 본딩할 때의 초음파에 의한 진동에도, 제 1 수지를 선정함으로써 충분히 대응할 수 있다. 따라서, 와이어 본딩을 확실하게 행할 수 있고, 수율이 높은 반도체 장치를 제조할 수 있다.
제 1 및 제 2 반도체 칩(10, 20)의 실장부에 제 2 수지(90)에 의해 밀봉한다. 밀봉에는, 예를 들면 금형을 사용하면 좋다. 금형을 사용한 경우에는, 제 2 수지(90)를 몰드 수지라고 칭하여도 좋다. 제 2 수지(90)에 의해서, 제 1 및 제 2 반도체 칩(10 및 20)을 외부 환경으로부터 보호할 수 있다.
복수의 외부 단자(80)를 배선 패턴(72)상에 형성하여도 좋다. 기판(70)에 복수의 관통 구멍(82)이 형성되어 있는 경우에는, 외부 단자(80)는 관통 구멍(82) 내측을 통과한다. 자세하게 설명하면, 배선 패턴(72)의 관통 구멍(82)에서 노출된 부분으로부터, 관통 구멍(82)을 통과시켜서 배선 패턴(82)과는 반대측을 향해서 기판(70)으로부터 돌출시키도록 외부 단자(80)를 형성한다.
본 실시예에서는, 외부 단자(80)는 땜납 볼이다. 땜납 볼의 형성에는, 땜납 구(球) 및 플럭스(flux), 또는 크림 땜납 등을 형성하고 나서, 이것을 가열하여 용융하는 리플로 공정이 행하여진다. 따라서, 상술한 이방성 도전 재료(74; 열경화성인 경우)의 가열을 생략하고, 이 리플로 공정에서, 땜납 볼의 형성과 동시에 이방성 도전 재료(74)를 가열하여도 좋다.
(제 2 실시예)
도 2는, 본 발명의 제 2 실시예에 따른 반도체 장치를 도시하는 도면이다. 반도체 장치(2)는, 제 1 반도체 칩(30)과, 제 2 반도체 칩(40)과, 기판(70)을 포함한다.
제 1 및 제 2 반도체 칩(30 및 40)은 양자의 외형의 크기가 같은 것을 제외하고, 상술하는 제 1 및 제 2 반도체 칩(10, 20)과 같아도 좋다. 도 2에 도시하는 바와 같이 이방성 도전 재료(74)는 기판(70)상에 있어서의 제 1 반도체 칩(30)의 탑재 영역과 그 외주로서, 제 1 반도체 칩(30)의 측면과 제 2 반도체 칩(40)의 측면에 달할 때까지 형성되어도 좋다.
본 실시예에 의하면, 기판에 있어서의 제 1 반도체 칩의 탑재 영역에 더하여, 제 1 반도체 칩의 외주로서 그 측면에, 밀려나오도록 제 1 수지를 형성한다. 이로서, 제 1 반도체 칩과 제 1 수지의 접착 면적이 커지기 때문에, 제 1 반도체 칩은 기판상에 더욱 확실하게 고정된다. 또한, 제 2 반도체 칩의 측면에까지 제 1 수지를 형성하여도 좋고, 이 경우는 제 2 반도체 칩까지도 고정할 수 있다. 따라서, 예를 들면, 제 2 반도체 칩을 와이어 본딩할 때의 초음파에 의한 진동에도 충분히 대응할 수 있다. 따라서, 제 1 및 제 2 반도체 칩의 크기가 같아도, 와이어 본딩을 확실하게 행할 수 있고, 수율이 높은 반도체 장치를 제조할 수 있다.
또한, 도 2에 도시하는 예에서는, 이방성 도전 재료(74) 등의 제 1 수지가, 위의 제 2 반도체 칩(40)의 측면에까지 걸쳐 있기 때문에, 제조 공정에서는, 제 1 및 제 2 반도체 칩(30, 40)간의 접속을 행하고 나서, 제 1 반도체 칩(30)을 기판(70)에 접속하는 경우가 많다. 한편, 제 1 수지의 높이를, 하측의 제 1 반도체 칩(30)의 높이를 넘지 않도록 형성하기 위해서는, 하측의 제 1 반도체 칩(30)과 기판(7O)을 먼저 접속하고, 그 후에 상측의 제 2 반도체 칩(40)을 탑재하여도 좋다.
(제 3 실시예)
도 3은, 본 발명의 제 3 실시예에 따른 반도체 장치를 도시하는 도면이다. 이 반도체 장치(3)는, 제 1 반도체 칩(50)과, 제 2 반도체 칩(60)과, 기판(70)을 포함한다.
제 1 반도체 칩(50)의 외형은 제 2 반도체 칩(60)보다 작다. 도 3에 도시하는 바와 같이 이방성 도전 재료(74)는 기판(70)상에 있어서의 제 1 반도체 칩(30)의 탑재 영역과 그 외주로서, 제 2 반도체 칩(60)을 지지하도록 형성되어 있다.
본 실시예에 의하면, 기판에 있어서의 제 1 반도체 칩의 탑재 영역에 더하여, 제 1 반도체 칩의 외주로서 그 측면에, 밀려나오도록 제 1 수지를 형성한다. 이로서, 제 1 반도체 칩과 제 1 수지의 접착 면적이 커지기 때문에, 제 1 반도체 칩은 기판상에 더욱 확실하게 고정된다. 또한, 제 2 반도체 칩에 있어서의 기판의 측면으로서 제 1 반도체 칩으로부터 돌출하는 영역에까지 제 1 수지를 형성하여도 좋고, 이 경우는 제 2 반도체 칩까지도 고정할 수 있다. 따라서, 예를 들면, 제 2 반도체 칩을 와이어 본딩할 때의 초음파에 의한 진동에도 충분히 대응할 수 있다. 따라서, 제 1 반도체 칩의 외형이 제 2 반도체 칩보다 작아도, 와이어 본딩을 확실하게 행할 수 있고, 수율이 높은 반도체 장치를 얻을 수 있다.
또한, 본 실시예는 제 1 반도체 칩(50)이 얇을 때(50㎛ 정도), 소량의 이방성 도전 재료(74)로 제 2 반도체 칩(60)을 지지하는 것이 가능해지기 때문에, 이방성 도전 재료(74)의 영역을 불필요하게 확대하지 않고 효과적으로 제 2 반도체 칩(60)을 고정할 수 있다.
접착제(76)는, 기본적으로 반도체 칩 사이를 접착하는 기능을 갖는 것이면어떤 것이나 좋지만, 상측의 제 2 반도체 칩(60)의 크기가 하측의 제 1 반도체 칩(50)보다도 큰 경우에는, 페이스트형의 접착제보다는, 필름형의 이른바 고체상의 접착제 쪽이 제조상, 관리하기 쉬운 효과가 있다.
도 4에는, 본 실시예에 따른 반도체 장치(1)를 실장한 회로 기판(100)이 도시되어 있다. 회로 기판(100)에는 예를 들면 유리 에폭시 기판 등의 유기계 기판을 사용하는 것이 일반적이다. 회로 기판(100)에는 예를 들면 동 등으로 이루어지는 배선 패턴이 원하는 회로가 되도록 형성되어 있고, 그것들의 배선 패턴과 반도체 장치(1)의 외부 단자(80)를 기계적으로 접속함으로써 그것들의 전기적 도통을 도모한다.
그리고, 본 발명은 적용한 반도체 장치(1)를 갖는 전자 기기로서, 도 5에는 노트형 퍼스널 컴퓨터, 도 6에는 휴대 전화가 도시되어 있다.

Claims (22)

  1. 배선 패턴이 형성된 기판에, 복수의 전극을 갖는 면을 대향시켜서 탑재되어, 상기 전극이 상기 배선 패턴에 전기적으로 접속된 제 1 반도체 칩과,
    상기 제 1 반도체 칩상에 탑재되어 있고, 복수의 전극을 갖는 면이 상기 제 1 반도체 칩과는 반대측을 향하고, 상기 복수의 전극은 와이어로 상기 배선 패턴과 전기적으로 접속된 제 2 반도체 칩과,
    상기 기판과 상기 제 1 반도체 칩 사이에 형성된 제 1 수지 및,
    상기 기판상에 있어서 상기 제 1 및 제 2 반도체 칩을 밀봉한, 상기 제 1 수지와는 다른 제 2 수지를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 수지는 도전 입자가 포함된 이방성 도전 재료이며,
    상기 제 1 반도체 칩의 전극은, 상기 도전 입자를 통해서 상기 배선 패턴에 전기적으로 접속되는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 기판에는 복수의 관통 구멍이 형성되어 있고, 상기 배선 패턴은 상기 기판의 한 쪽 면에 형성되는 동시에 상기 배선 패턴의 일부는 상기 관통 구멍 위를 통과하며,
    상기 배선 패턴상에 형성되고, 상기 기판에 있어서의 상기 배선 패턴의 측면과는 반대측의 면으로부터, 상기 관통 구멍을 통해서 돌출하는 복수의 외부 단자를 갖는 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 배선 패턴에 전기적으로 접속되는 복수의 외부 단자를 형성하기 위한 복수의 랜드부를 갖는 반도체 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 기판은 유리 에폭시 기판인 반도체 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 반도체 칩은 접착제를 개재하여 상기 제 1 반도체 칩에 접착된 반도체 장치.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 반도체 칩의 외형은 상기 제 2 반도체 칩보다 큰 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 1 수지는 상기 제 1 반도체 칩의 측면에 달할 때까지 형성된 반도체장치.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 및 제 2 반도체 칩의 외형의 크기는 같은 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 1 수지는 상기 제 1 반도체 칩의 측면과 상기 제 2 반도체 칩의 측면 중, 적어도 상기 제 1 반도체 칩의 측면에 달할 때까지 형성된 반도체 장치.
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 반도체 칩의 외형은 상기 제 2 반도체 칩보다 작은 반도체 장치.
  12. 제 11 항에 있어서,
    상기 제 1 수지는 상기 제 1 반도체 칩의 측면과, 상기 제 2 반도체 칩에 있어서의 상기 기판 쪽을 향하는 면으로서 제 1 반도체 칩의 대면을 피하고 있는 영역에 달할 때까지 형성된 반도체 장치.
  13. 제 1 항 또는 제 2 항에 기재된 반도체 장치를 탑재한 회로 기판.
  14. 제 1 항 또는 제 2 항에 기재된 반도체 장치를 갖는 전자 기기.
  15. 제 1 반도체 칩을 배선 패턴이 형성된 기판에 페이스 다운 본딩하는 공정과,
    제 2 반도체 칩을 상기 제 1 반도체 칩상에 탑재하는 공정과,
    상기 제 2 반도체 칩과 상기 배선 패턴을 와이어로 전기적으로 접속하는 공정과,
    상기 제 1 반도체 칩과 상기 기판 사이에 제 1 수지를 형성하는 공정 및,
    상기 제 1 및 제 2 반도체 칩을 상기 제 1 수지와는 다른 제 2 수지로 밀봉하는 공정을 포함하는 반도체 장치의 제조 방법.
  16. 제 15 항에 있어서
    상기 제 1 수지는 도전 입자가 포함된 이방성 도전 재료이며,
    상기 제 1 공정에서, 상기 제 1 반도체 칩의 전극을, 상기 도전 입자를 통해서 상기 배선 패턴에 전기적으로 접속하는 반도체 장치의 제조 방법.
  17. 제 15 항에 있어서,
    상기 제 2 반도체 칩을 탑재하는 공정에서,
    상기 제 2 반도체 칩을 접착제를 개재하여 상기 제 1 반도체 칩에 접착하는 반도체 장치의 제조 방법.
  18. 제 15 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 제 1 반도체 칩의 외형은 상기 제 2 반도체 칩보다 크고,
    적어도, 상기 제 1 반도체 칩을 탑재하는 공정과 제 1 수지를 형성하는 공정후에 있어서,
    상기 제 1 반도체 칩과 상기 기판의 적어도 어느 한 쪽을 다른 쪽을 향하여 눌러,
    상기 제 1 수지를 상기 제 1 반도체 칩의 측면에 달할 때까지 형성하는 반도체 장치의 제조 방법.
  19. 제 15 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 제 1 및 제 2 반도체 칩의 외형의 크기는 같고,
    적어도 상기 제 1 반도체 칩을 탑재하는 공정과 제 1 수지를 형성하는 공정후에 있어서,
    상기 제 1 반도체 칩과 상기 기판의 적어도 어느 한 쪽을 다른 쪽을 향하여 눌러,
    상기 제 1 수지를 상기 제 1 반도체 칩의 측면과 상기 제 2 반도체 칩의 측면 중, 적어도 상기 제 1 반도체 칩의 측면에 달할 때까지 형성하는 반도체 장치의 제조 방법.
  20. 제 15 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 제 1 반도체 칩의 외형은 상기 제 2 반도체 칩보다 작고,
    적어도 상기 제 1 반도체 칩을 탑재하는 공정과 제 1 수지를 형성하는 공정후에 있어서,
    상기 제 1 반도체 칩과 상기 기판의 적어도 어느 한 쪽을 다른 쪽을 향하여 눌러,
    상기 제 1 수지를 상기 제 1 반도체 칩의 측면과, 상기 제 2 반도체 칩에 있어서의 상기 기판 쪽을 향하는 면으로서 제 1 반도체 칩으로부터 돌출하는 영역에 달할 때까지 형성하는 반도체 장치의 제조 방법.
  21. 제 15 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 와이어로 접속하는 공정에서, 상기 와이어를 초음파를 사용하여 본딩하는 반도체 장치의 제조 방법.
  22. 제 21 항에 있어서,
    상기 와이어로 접속하는 공정에서, 상기 제 2 반도체 칩의 전극과 상기 와이어를 본딩한 후, 상기 와이어와 상기 배선 패턴을 본딩하는 반도체 장치의 제조 방법.
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