KR20010090149A - 퓨즈 회로 및 그것의 프로그램 상태 검출 방법 - Google Patents

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Abstract

여기에 개시되는 퓨즈 회로는 제 1 및 제 2 노드들에 각각 연결된 퓨즈 소자들과, 상기 퓨즈 소자들을 통해 흐르는 전류들의 차를 감지하는 감지 회로 및, 감지 회로는 그렇게 감지된 전류차에 따라 상기 제 1 및 제 2 노드들의 전압들을 설정하며, 상기 제 1 및 제 2 노드들의 전압들을 레일-레일 전압들로 각각 증폭하는 증폭 회로를 포함한다. 이러한 구성에 의하면, 퓨즈 소자들의 저항차를 전류차로 감지함으로써, 상기 노드들 각각의 용량성 기생 로딩의 크기에 관계없이 퓨즈 소자의 프로그램 유무를 정확하게 감지할 수 있다.

Description

퓨즈 회로 및 그것의 프로그램 상태 검출 방법{FUSE CIRCUIT AND PROGRAM STATUS DETECTING METHOD THEREOF}
본 발명은 반도체 장치들에 관한 것으로서, 구체적으로는 반도체 퓨즈들에 관한 것이다.
반도체 회로들에는 다양한 목적을 위해 퓨즈들이 사용되어 왔다. 예를 들면,메모리 회로들은 일반적으로 메모리 리던던시를 구현하기 위해 퓨즈들을 사용한다. 동작할 수 없는 비트 셀들을 대체하기 위해 또는 제조 테스트에서 워드 라인들을 대체하기 위해 워드 라인 리던던시가 존재한다. 메모리 리던던시를 사용함으로써 유효 수율이 향상되는 효과를 얻을 수 있다. 메모리 회로의 필요에 따라 도전 상태 또는 전기적인 오픈 상태로 존재하도록 퓨즈들 또는 퓨즈 회로들을 프로그램함으로써 수율이 향상될 수 있다. 또한, 반도체에서 퓨즈 기술은 전자 칩 확인(electronic chip identification)을 수행하기 위해 사용될 수 있다. 칩 확인은 웨이퍼 및 상기 웨이퍼에서의 X/Y 좌표 위치(coordinate location)를 포함하는 각 칩의 자료를 확인함으로써 달성되며, 그 결과 제조 업체는 임의의 집적 회로에 관련된 공정 데이터를 쉽게 검색할 수 있다.
퓨즈들은 일반적으로 폴리실리콘 또는 금속 중 어느 하나로 반도체에 구현되어 왔다. 퓨즈를 구현하는 데 사용된 물질에 관계없이, 퓨즈가 끊어졌는 지의 여부를 제어하기 위해 그리고 퓨즈가 도전 상태에 있는 지의 여부를 나타내기 위해서 프로그래밍 회로가 필요하다. 프로그램 가능한 퓨즈 회로의 예들이 "Programmable Fuse Circuit"라는 제목으로 U.S. Pat. No. 4,446,534에 그리고 "Fuse Option Circuit For Memory Device"라는 제목으로 U.S. Pat. No. 5,953,279에 각각 게재되어 있다. 반도체 퓨즈들은 일반적으로 전원 전압에 비해 높은 전압을 인가하여 또는 레이저광(laser beam)을 사용하여 비도전 상태 (즉, 오픈 상태)로 만들어진다. 어떠한 경우라도, 퓨즈가 성공적으로 비도전 상태로 설정되었는 지의 여부의 현재 상태를 나타내는 퓨즈 회로가 필요하다. 퓨즈 회로의 출력은 퓨즈를 끊는 프로그램동작이 성공하였는 지의 여부를 나타낸다.
이 분야에 일반적으로 사용되는 퓨즈 회로가 도 1에 도시되어 있다. 퓨즈 회로 (10)는 제 1 퓨즈 저항 소자 (14)를 포함하며, 상기 제 1 퓨즈 저항 소자 (14)는 PMOS 트랜지스터 (12)를 통해 Vcc로 표기된 노드와 ND1로 표기된 노드 사이에 연결된다. 제 2 퓨즈 저항 소자 (18)는 PMOS 트랜지스터 (16)를 통해 노드 (Vcc)와 ND2로 표기된 노드 사이에 연결된다. 상기 PMOS 트랜지스터들 (12, 16)은 신호 (PEFE)를 공통으로 받아들이도록 연결된 게이트들 또는 제어 전극들을 포함한다. NMOS 트랜지스터 (20)는 노드 (ND1)에 연결된 드레인 또는 제 1 전극, 접지 전압에 연결된 소오스 또는 제 2 전극, 그리고 상기 노드 (ND2)에 연결된 게이트를 갖는다. 게이트가 노드 (ND1)에 연결된 NMOS 트랜지스터 (22)는 노드 (ND2)에 연결된 드레인 및 접지 전압에 연결된 소오스를 갖는다. 인버터 (24)는 노드 (ND2)에 연결된 입력과 "FUSE OUT"로 표기된 신호를 제공하는 출력을 갖는다. 퓨즈 프로그램용 NMOS 트랜지스터 (26)는 노드 (ND1)에 연결된 드레인, 접지 전압에 연결된 소오스, 그리고 퓨즈 프로그램 펄스 신호 (FCUT)를 받아들이도록 연결된 게이트를 갖는다.
도 1에서, 퓨즈 저항 소자 (14)는 전기적으로 프로그램 가능한 퓨즈이며, 저항으로 동작하는 퓨즈 저항 소자 (18)는 퓨즈 저항 소자 (14)가 프로그램되기 이전의 상태 (intact state) (즉, 퓨즈 저항 소자가 끊어지기 이전의 도전 상태)로 유지될 때 퓨즈 저항 소자 (14)보다 큰 저항값을 갖도록 구성될 수 있다. 이와 반대로, 퓨즈 저항 소자 (18)은 퓨즈 저항 소자 (14)이 프로그램되기 이전의 상태로 유지될 때 퓨즈 저항 소자 (14)보다 작은 저항값을 갖도록 구성될 수 있다.
전기적으로 프로그램 가능한 퓨즈 (electrically programmable fuse)는, 비록 과도한 전압의 인가에 의해서 프로그램되더라도, 완벽하게 끊어지지 않거나, 끊어진 후 여러가지 원인들에 의해서 다시 연결된다. 실질적으로, 프로그램 동작이 수행된 후, 전기적으로 프로그램 가능한 퓨즈는 프로그램되기 이전의 저항값과 비교하여 볼 때 증가된 저항값을 갖는다. 이러한 특성을 이용한 도 1의 퓨즈 회로 (10)의 문제점은 비록 퓨즈 저항 소자 (14)의 저항값이 프로그래밍 이전의 저항값보다 증가되더라도(즉, 퓨즈 저항 소자 (18)의 저항값보다 크더라도) 퓨즈 회로 (10)의 출력 신호 (FUSE OUT)는 프로그램 동작에 관계없이 프로그램 동작 이전에 설정된 로직 하이 레벨로 계속 유지된다는 점이다. 좀 더 구체적으로 설명하면, 다음과 같다.
도 1의 퓨즈 회로 (10)에 있어서, NMOS 트랜지스터들 (20, 22)로 구성된 래치 회로는 퓨즈 저항 소자들 (14, 18)의 저항차를 노드들 (ND1, ND2)의 전압차로 감지한다. 예를 들면, 퓨즈 저항 소자 (14)의 저항값이 퓨즈 저항 소자 (18)의 저항값보다 작은 조건에서 (즉, 퓨즈 저항 소자 (14)가 프로그램되기 이전에), 노드 (ND1)의 용량성 기생 로딩 (capacitive parasitic loading)이 노드 (ND2)의 용량성 기생 로딩보다 작기 때문에, 노드들 (ND1, ND2)은 파워-업시 NMOS 트랜지스터들 (20, 22)의 래치 동작에 의해서 로직 로우 레벨과 로직 하이 레벨로 각각 설정된다.
그 다음에, 퓨즈 저항 소자 (14)의 저항값이 퓨즈 저항 소자 (18)의 저항값보다 큰 조건에서 (즉, 퓨즈 저항 소자 (14)가 프로그램된 후에), 노드들 (ND1,ND2)은, 이상적으로, 로직 하이 레벨과 로직 로우 레벨로 설정되어야 한다. 하지만, 노드들 (ND1, ND2)은 프로그램 이전의 로직 상태들로 계속 유지된다. 이는 노드들 (ND1, ND2)의 전압들이 퓨즈 저항 소자들 (14, 18)의 저항차에 의해서 결정되는 것이 아니라, 노드 (ND1)의 용량성 기생 로딩 (capacitive parasitic loading)과 노드 (ND2)의 용량성 기생 로딩에 의해서 결정되기 때문이다. 그러므로, 퓨즈 저항 소자 (14)의 저항값이 프로그램 전후에 변화되더라도 (또는 증가되더라도), 퓨즈 회로 (10)는 퓨즈 저항 소자 (14)가 프로그램되지 않았음을 나타내는 로직 로우 레벨의 신호 (FUSE OUT)를 출력한다.
결론적으로, 소자들 (14, 18)의 저항차를 감지하는 퓨즈 회로 (10)의 노드들 (ND1, ND2)의 전압들은 퓨즈 저항 소자 (14)의 프로그램 동작과 관계없이 각 노드 (ND1, ND2)의 용량성 기생 로딩에 따라 결정된다 (고정된다). 그러므로, 퓨즈 회로 (10)는 퓨즈 저항 소자 (14)가 실질적으로 프로그램된 후 상기 인버터 (24)의 출력에 퓨즈 저항 소자 (14)의 도전 상태를 나타내는 결점을 가지며, 결과적으로 신뢰성 문제의 원인이 된다.
본 발명의 목적은 전기적으로 프로그램 가능한 퓨즈의 신뢰성을 향상시킬 수 있는 퓨즈 회로 및 그것의 프로그램 상태 검출 방법을 제공하는 것이다.
도 1은 이 분야에 잘 알려진 퓨즈 회로를 보여주는 회로도;
도 2는 본 발명에 따른 퓨즈 회로를 보여주는 회로도;
도 3은 제어 신호에 따른 도 2의 제어 노드들의 전압 변화를 보여주는 도면;
도 4는 본 발명의 다른 실시예에 따른 퓨즈 회로를 보여주는 회로도;
도 5는 본 발명의 또 다른 실시예에 따른 퓨즈 회로를 보여주는 회로도; 그리고
도 6은 본 발명의 또 다른 실시예에 따른 퓨즈 회로를 보여주는 회로도이다.
*도면의 주요 부분에 대한 부호의 설명*
10, 100, 100', 200, 200' : 퓨즈 회로
(구성)
상술한 바와 같은 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 퓨즈 회로는 제 1 전원 단자에 연결된 제 1 단자 및, 제 2 단자를 갖는 제 1 퓨즈 소자와; 상기 제 1 전원 단자에 연결된 제 1 단자 및, 제 2 단자를 갖는 제 2 퓨즈 소자와; 상기 제 1 및 제 2 퓨즈 소자들의 제 2 단자들에 각각 연결된 제 1 및 제 2 노드들과; 상기 제 1 및 제 2 퓨즈 소자들을 통해 흐르는 전류들의 차를 감지하고, 그렇게 감지된 전류차에 따라 상기 제 1 및 제 2 노드들의 전압들을 설정하는 수단 및; 상기 제 1 및 제 2 노드들의 전압들을 상기 제 1 및 제 2 전원 단자들의 전압들로 또는 상기 제 2 및 제 1 전원 단자들의 전압들로 각각 증폭하는 수단을 포함한다.
본 발명의 다른 특징에 따르면, 제어 펄스 신호에 응답하여 퓨즈 회로의 프로그램 상태를 판별하는 방법이 제공된다. 상기 방법은 각각의 일단자가 제 1 전원 단자에 연결된 제 1 및 제 2 퓨즈 소자들을 제공하는 단계와; 상기 제어 펄스 신호가 제 1 로직 레벨로 유지될 때 상기 제 1 및 제 2 퓨즈 소자들을 통해 흐르는 전류들의 차를 감지하고, 그렇게 감지된 전류차에 따라, 상기 제 1 및 제 2 퓨즈 소자들의 타단자들에 각각 연결된, 제 1 및 제 2 노드들 사이에 전압차를 설정하는 단계 및; 상기 제어 펄스 신호가 제 2 로직 레벨로 유지될 때 상기 제 1 및 제 2 노드들의 전압들을 제 1 전원 단자 및 제 2 전원 단자에 공급되는 전압들로 또는 제 2 전원 단자 및 제 1 전원 단자에 공급되는 전압들로 각각 증폭하는 단계를 포함한다.
(작용)
이러한 회로 및 방법에 의하면, 퓨즈 저항 소자들의 저항차를 전류차로 감지함으로써 퓨즈 저항 소자의 프로그램 유무를 정확하게 감지할 수 있다.
(실시예)
본 발명의 바람직한 실시예들이 이하 참조도면들에 의거하여 상세히 설명된다. 본 발명의 실시예들에 따른 퓨즈 회로들은 저항으로 동작하는 퓨즈 소자를 이용하여 전기적으로 프로그램 가능한 퓨즈 소자의 저항값 변화를 감지하고, 상기 전기적으로 프로그램 가능한 퓨즈 소자의 프로그램 유무를 나타내는 신호로서 감지 결과를 출력한다. 앞서 설명된 바와 같이, 상기 전기적으로 프로그램 가능한 퓨즈 소자의 신뢰성을 확보하는 것이 상당히 어렵다. 그러한 신뢰성을 향상시킬 수 있는 퓨즈 회로의 바람직한 실시예가 도 2에 도시되어 있다.
본 발명의 퓨즈 회로 (100)는 제 1 퓨즈 저항 소자 (102)와 제 2 퓨즈 저항 소자 (104)를 포함하며, 상기 퓨즈 저항 소자들 (102, 104)은 서로 다른 저항값들을 갖도록 구현된다. 예를 들면, 프로그램되기 이전에, 퓨즈 저항 소자 (102)의 저항값은 퓨즈 저항 소자 (104)보다 낮게 구현된다. 상기 퓨즈 저항 소자들 (102, 104) 각각은 VEXT로 표기된 노드에 연결된 제 1 단자를 갖는다. PMOS 트랜지스터 (106)는 노드 (VEXT)의 맞은 편의 상기 퓨즈 저항 소자 (102)의 제 2 단자에 연결된 소오스 및 ND10로 표기된 노드에 연결된 드레인을 갖는다. 게이트가 노드 (ND10)에 연결된 PMOS 트랜지스터 (108)는 노드 (VEXT)의 맞은 편의 상기 퓨즈 저항 소자 (104)의 제 2 단자에 연결된 소오스 및 ND20로 표기된 노드에 연결된 드레인을 갖는다. 상기 PMOS 트랜지스터 (106)의 게이트는 노드 (ND20)에 연결된다. NMOS 트랜지스터 (110)는 노드 (ND10)에 연결된 드레인, 접지 전압에 연결된 소오스, 그리고 노드 (ND20)에 연결된 게이트를 갖는다. NMOS 트랜지스터 (112)의 게이트는 노드 (ND10)에 연결되고, 드레인은 노드 (ND20)에 연결되며, 소오스는 접지 전압에 연결된다. 상기 트랜지스터들 (106, 108, 110, 112)은 도면에 도시된 바와 같이 상보 래치 회로 (complementary latch circuit)를 구성한다.
NMOS 트랜지스터 (114)는 노드 (ND10)에 연결된 드레인, 접지 전압에 연결된 소오스, 그리고 액티브 하이의 제어 펄스 신호 (control pulse signal of an active high) (MRS1)를 받아들이도록 연결된 게이트를 갖는다. NMOS 트랜지스터 (116)는 노드 (ND20)에 연결된 드레인, 접지 전압에 연결된 소오스, 그리고 상기 제어 펄스 신호 (MRS1)를 받아들이도록 연결된 게이트를 갖는다. 퓨즈 프로그램용 NMOS 트랜지스터 (120)는 상기 퓨즈 저항 소자 (102)의 제 2 단자에 연결된 드레인, 접지 전압에 연결된 소오스, 그리고 액티브 하이의 퓨즈 프로그램 펄스 신호 (MRS2)를 받아들이도록 연결된 게이트를 갖는다. 인버터 (118)는 노드 (ND20)에 연결된 입력과 "FUSE OUT"으로 표기된 신호를 제공하는 출력을 갖는다. 신호들 (MRS1, MRS2)은, 예를 들면, 이 분야에 잘 알려진 반도체 메모리의 모드 레지스터 설정 회로 (mode register set circuit)로부터 생성되는 신호들로서, 파워-업 후에 또는 반도체 메모리 (또는 시스템)의 다양한 동작 시점들에서 생성될 수 있다.
도 3은 제어 펄스 신호에 따른 도 2의 제어 노드들의 전압 변화를 보여주는 도면이다. 이하, 본 발명에 따른 퓨즈 회로의 동작이 참조도면들에 의거하여 상세히 설명된다.
먼저, 전기적으로 프로그램 가능한 퓨즈 소자로서 기능하는 퓨즈 저항 소자 (102)의 저항값 (이하, "R1"로 표기함)이 저항으로 기능하는 퓨즈 저항 소자 (104)의 저항값 (이하, "R2"로 표기함) 보다 작게 구현되었다고 가정하자. 이러한 조건에서, 전원이 인가된 후, 퓨즈 회로 (100)의 노드들 (ND10, ND20)의 전압 레벨들은, 도 3에 도시된 바와 같이, 각 노드의 용량성 기생 로딩 (capacitive parasite loading)의 크기에 따라 결정된다. 그 다음에, 제어 펄스 신호 (MRS1)가 로우 레벨에서 하이 레벨로 천이함에 따라, NMOS 트랜지스터들 (114, 116)이 턴 온된다. 그 결과로서, 전류 감지 증폭 회로 (current sense amplifier circuit)로 동작하는 PMOS 및 NMOS 트랜지스터들 (106, 108, 114, 116)의 전류 감지 동작에 따라, 상기 퓨즈 저항 소자들 (102, 104)의 저항차에 의한 미세한 전압차가 노드들 (ND10, ND20) 사이에 생긴다. 퓨즈 저항 소자 (102)의 저항값 (R1)이 퓨즈 저항 소자 (104)의 저항값 (R2) 보다 작기 때문에 (또는, 서로 다른 저항값을 갖는 소자들 (102, 104)로부터 공급되는 전류가, 노드들 (ND10, ND20) 각각의 용량성 기생 로딩의 크기에 관계없이, 동일한 방전 능력을 갖는 NMOS 트랜지스터들 (114, 116)을 통해 일정하게 방전되기 때문에, 전류 감지 동작의 결과로서 노드 (ND10)의 전압이 노드 (ND20)의 전압보다 높게 설정된다.
소정 시간이 경과한 후, 상기 제어 펄스 신호 (MRS1)는 하이 레벨에서 로우 레벨로 천이한다. 앞서 설명된 전류 감지 동작의 결과에 따라 설정된 노드들 (ND10, ND20)의 전압들은, 도 3에서 알 수 있듯이, PMOS 및 NMOS 트랜지스터들 (106, 108, 110, 112)의 상보적인 래치 동작에 의해서 레일-레일 전압들 (rail-to-rail voltages) 즉, 전원 전압 (VEXT)과 접지 전압 (GND)이 된다. 즉, 노드 (ND10) 전압이 노드 (ND20) 전압보다 상대적으로 높기 때문에, PMOS 트랜지스터 (106) 및 NMOS 트랜지스터 (112)는 턴 온되는 반면에, PMOS 트랜지스터 (108) 및 NMOS 트랜지스터 (110)는 턴 오프된다. 그러므로, 노드 (ND10)의 전압은 퓨즈 저항 소자 (102) 및 PMOS 트랜지스터 (106)를 통해 전원 전압 (VEXT)이 되는 반면에, 노드 (ND20)의 전압은 NMOS 트랜지스터 (112)를 통해 접지 전압이 된다. 결론적으로, 퓨즈 회로 (100)는 퓨즈 저항 소자 (102)가 프로그램되지 않았음을 나타내는 하이 레벨의 신호 (FUSE OUT)를 출력한다.
퓨즈 저항 소자 (102)의 저항값 (R1)이 퓨즈 저항 소자 (104)의 저항값보다 약간 크게 설정되도록 상기 퓨즈 저항 소자 (102)가 앞서 언급된 것과 동일한 방법으로 프로그램되었다고 가정하자. 이러한 조건에서, 제어 펄스 신호 (MRS1)가 로우 레벨에서 하이 레벨로 천이함에 따라, NMOS 트랜지스터들 (114, 116)이 턴 온된다. 그 결과로서, PMOS 및 NMOS 트랜지스터들 (106, 108, 114, 116)의 전류 감지 동작에 따라, 상기 퓨즈 저항 소자들 (102, 104)의 저항차에 의한 미세한 전압차가 노드들 (ND10, ND20) 사이에 생긴다. 퓨즈 저항 소자 (102)의 저항값 (R1)이 퓨즈 저항 소자 (104)의 저항값 (R2) 보다 크기 때문에, 전류 감지 동작의 결과로서 노드 (ND20)의 전압이 노드 (ND10)의 전압보다 높게 설정된다.
소정 시간이 경과한 후, 상기 제어 펄스 신호 (MRS1)는 하이 레벨에서 로우 레벨로 천이한다. 앞서 설명된 전류 감지 동작의 결과에 따라 설정된 노드들(ND10, ND20)의 전압들은 PMOS 및 NMOS 트랜지스터들 (106, 108, 110, 112)의 상보적인 래치 동작에 의해서 레일-레일 전압들 (rail-to-rail voltages) 즉, 접지 전압과 전원 전압 (VEXT)이 된다. 즉, 노드 (ND10) 전압이 노드 (ND20) 전압보다 상대적으로 낮기 때문에, PMOS 트랜지스터 (106) 및 NMOS 트랜지스터 (112)는 턴 오프되는 반면에, PMOS 트랜지스터 (108) 및 NMOS 트랜지스터 (110)는 턴 온된다. 그러므로, 노드 (ND20)의 전압은 퓨즈 저항 소자 (104) 및 PMOS 트랜지스터 (108)를 통해 전원 전압 (VEXT)이 되는 반면에, 노드 (ND10)의 전압은 NMOS 트랜지스터 (110)를 통해 접지 전압이 된다. 결론적으로, 퓨즈 회로 (100)는 퓨즈 저항 소자 (102)가 프로그램되었음을 나타내는 로우 레벨의 신호 (FUSE OUT)를 출력한다.
본 발명의 실시예에 따른 퓨즈 회로는, 퓨즈 저항 소자들의 저항차를 전압으로 감지하는 스킴 대신에 그러한 저항차를 전류차로 감지하는 스킴을 이용하기 때문에, 노드들 (ND10, ND20) 각각의 용량성 기생 로딩의 크기에 관계없이 퓨즈 저항 소자 (102)의 프로그램 유무를 정확하게 감지할 수 있다. 그러므로, 종래 기술의 퓨즈 회로에서 생긴 신뢰성 문제를 완벽하게 해결할 수 있다. 부가적으로, 본 발명의 퓨즈 회로에 의하면, 제어 펄스 신호 (MRS1)가 로우 레벨로 유지되는 동안 퓨즈 회로에 의한 전류 소모는 없다. 즉, 전원 전압과 접지 전압 사이의 전류 경로가 존재하지 않는다.
본 발명의 다른 실시예에 따른 퓨즈 회로들이 도 4 내지 도 6에 도시되어 있다. 도 4의 퓨즈 회로 (100')는 도 2의 퓨즈 회로 (100)에서 PMOS 트랜지스터들(106, 108)이 제거되었다는 점을 제외하고 도 2의 퓨즈 회로 (100)와 동일하며, 그것에 대한 설명은 그러므로 생략된다.
도 5의 퓨즈 회로 (200)는 퓨즈 저항 소자들 (202, 204)이 접지 전압과 연결되도록 그리고 래치 회로를 구성하는 PMOS 트랜지스터들 (210, 212)이 전원 전압 (VEXT)에 연결되록 구성된다는 점이 도 2의 퓨즈 회로 (100)와 다르다. 그러한 회로 구성에 따라 액티브 로우의 제어 펄스 신호 (MRS1B)와 액티브 로우의 퓨즈 프로그램 펄스 신호 (MRS2B)가 도 5의 퓨즈 회로 (200)에서 사용된다. 도 5의 퓨즈 회로 (200) 역시 도 2에서 설명된 것과 동일한 방법에 따라 동작하기 때문에, 그것에 대한 설명은 그러므로 생략된다. 도 6의 퓨즈 회로 (200')는 도 5의 퓨즈 회로 (200)에서 NMOS 트랜지스터들 (206, 208)이 제거되었다는 점을 제외하고 도 4의 퓨즈 회로 (200)와 동일하다. 도 4 내지 도 6에 도시된 퓨즈 회로들 (100', 200, 200') 역시 도 2에 도시된 퓨즈 회로 (100)와 동일한 효과를 얻을 수 있음은 자명하다.
본 발명에 따른 퓨즈 회로는, 전기적으로 프로그램 가능한 퓨즈 소자의 프로그램 유무를 정확하게 판별할 수 있기 때문에, 레이저 퓨즈와 달리 웨이퍼 레벨 뿐만 아니라 패키지 레벨에서 매우 유용하게 사용될 수 있다. 예컨대, 만약 패키지된 반도체 메모리에서 1-비트 메모리에 결함이 생겼다면, 그러한 반도체 메모리는 일반적으로 사용될 수 없다. 하지만, 향상된 신뢰성을 갖는 본 발명의 퓨즈 회로를 이용하여 1-비트 메모리에 대한 리던던시 스킴을 반도체 메모리에 구현함으로써 패키지 레벨의 반도체 메모리 역시 구제될 수 있다.
상술한 바와 같이, 퓨즈 저항 소자들의 저항차를 전압으로 감지하는 스킴 대신에 그러한 저항차를 전류차로 감지하는 스킴을 이용함으로써, 노드들 (ND10, ND20) 각각의 용량성 기생 로딩의 크기에 관계없이 퓨즈 저항 소자의 프로그램 유무를 정확하게 감지할 수 있다. 또한, 제어 펄스 신호가 비활성 상태로 유지되는 동안 퓨즈 회로에 의한 전류는 소모되지 않는다.

Claims (19)

  1. 제 1 전원 단자에 연결된 제 1 단자 및, 제 2 단자를 갖는 제 1 퓨즈 소자와;
    상기 제 1 전원 단자에 연결된 제 1 단자 및, 제 2 단자를 갖는 제 2 퓨즈 소자와;
    상기 제 1 및 제 2 퓨즈 소자들의 제 2 단자들에 각각 연결된 제 1 및 제 2 노드들과;
    상기 제 1 및 제 2 퓨즈 소자들을 통해 흐르는 전류들의 차를 감지하고, 그렇게 감지된 전류차에 따라 상기 제 1 및 제 2 노드들의 전압들을 설정하는 수단 및;
    상기 제 1 및 제 2 노드들의 전압들을 상기 제 1 및 제 2 전원 단자들의 전압들로 또는 상기 제 2 및 제 1 전원 단자들의 전압들로 각각 증폭하는 수단을 포함하는 퓨즈 회로.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 퓨즈 소자들은 서로 다른 저항값들을 갖도록 구성되는 퓨즈 회로.
  3. 제 1 항에 있어서,
    상기 제 1 전원 단자는 전원 전압을 공급받고, 상기 제 2 전원 단자는 접지 전압을 공급받는 퓨즈 회로.
  4. 제 1 항에 있어서,
    상기 제 1 전원 단자는 접지 전압을 공급받고, 상기 제 2 전원 단자는 전원 전압을 공급받는 퓨즈 회로.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 감지 수단은
    상기 제 1 노드와 상기 제 2 전원 단자 사이에 연결된 제 1 트랜지스터 및;
    상기 제 2 노드와 상기 제 2 전원 단자 사이에 연결된 제 2 트랜지스터를 포함하며, 상기 제 1 및 제 2 트랜지스터들은 제어 펄스 신호에 따라 동시에 스위치 온/오프되는 퓨즈 회로.
  6. 제 5 항에 있어서,
    상기 증폭 수단은
    상기 제 1 노드와 상기 제 2 전원 단자 사이에 형성된 전류 통로 및 상기 제 2 노드에 연결된 제어 전극을 갖는 제 3 트랜지스터 및;
    상기 제 2 노드와 상기 제 2 전원 단자 사이에 형성된 전류 통로 및 상기 제 1 노드에 연결된 제어 전극을 갖는 제 4 트랜지스터를 포함하며, 상기 제 3 및 제4 트랜지스터들은 래치 회로로 동작하는 퓨즈 회로.
  7. 제 6 항에 있어서,
    상기 제 1 퓨즈 소자의 제 2 단자와 상기 제 1 노드 사이에 형성된 전류 통로 및, 상기 제 2 노드에 연결된 제어 전극을 갖는 제 5 트랜지스터 및;
    상기 제 2 퓨즈 소자의 제 2 단자와 상기 제 2 노드 사이에 형성된 전류 통로 및, 상기 제 1 노드에 연결된 제어 전극을 갖는 제 6 트랜지스터를 부가적으로 포함하며, 상기 제 5 및 제 6 트랜지스터들은 래치 회로로 동작하는 퓨즈 회로.
  8. 제 7 항에 있어서,
    상기 제 1 퓨즈 소자의 제 2 단자와 상기 제 2 전원 단자 사이에 연결되며, 퓨즈 프로그램 펄스 신호에 따라 스위치 온/오프되는 프로그램 트랜지스터를 부가적으로 포함하는 퓨즈 회로.
  9. 제 8 항에 있어서,
    상기 제 2 노드에 연결되며, 상기 제 2 노드의 전압 레벨에 따라 상기 퓨즈 회로의 출력 신호를 출력하는 인버터를 부가적으로 포함하는 퓨즈 회로.
  10. 전원 전압에 연결된 제 1 단자 및 제 2 단자를 갖는 제 1 퓨즈 소자와;
    상기 전원 전압에 연결된 제 1 단자 및 제 2 단자를 갖는 제 2 퓨즈 소자와;
    상기 제 1 퓨즈 소자의 제 2 단자에 연결된 소오스 전극, 제 1 노드에 연결된 드레인 전극 및, 제 2 노드에 연결된 제어 전극을 갖는 제 1 PMOS 트랜지스터와;
    상기 제 2 퓨즈 소자의 제 2 단자에 연결된 소오스 전극, 상기 제 2 노드에 연결된 드레인 전극 및, 상기 제 1 노드에 연결된 제어 전극을 갖는 제 2 PMOS 트랜지스터와;
    상기 제 1 노드와 접지 전압 사이에 형성된 전류 통로 및, 상기 제 2 노드에 연결된 제어 전극을 갖는 제 1 NMOS 트랜지스터와;
    상기 제 2 노드와 상기 접지 전압 사이에 형성된 전류 통로 및, 상기 제 1 노드에 연결된 제어 전극을 갖는 제 2 NMOS 트랜지스터와;
    상기 제 1 노드와 상기 접지 전압 사이에 형성된 전류 통로 및, 제어 펄스 신호를 받아들이도록 연결된 제어 전극을 갖는 제 3 NMOS 트랜지스터 및;
    상기 제 2 노드와 상기 접지 전압 사이에 형성된 전류 통로 및, 상기 제어 펄스 신호를 받아들이도록 연결된 제어 전극을 갖는 제 4 NMOS 트랜지스터를 포함하는 퓨즈 회로.
  11. 제 10 항에 있어서,
    상기 제 1 퓨즈 소자의 제 2 단자와 상기 접지 전압 사이에 연결되며, 퓨즈 프로그램 펄스 신호에 따라 스위치 온/오프되는 프로그램 트랜지스터를 부가적으로 포함하는 퓨즈 회로.
  12. 제 10 항에 있어서,
    상기 제 2 노드에 연결되며, 상기 제 2 노드의 전압 레벨에 따라 상기 퓨즈 회로의 출력 신호를 출력하는 인버터를 부가적으로 포함하는 퓨즈 회로.
  13. 제 10 항에 있어서,
    상기 제 1 및 제 2 퓨즈 소자들은 서로 다른 저항값들을 갖도록 구성되는 퓨즈 회로.
  14. 접지 전압에 연결된 제 1 단자 및 제 2 단자를 갖는 제 1 퓨즈 소자와;
    상기 접지 전압에 연결된 제 1 단자 및 제 2 단자를 갖는 제 2 퓨즈 소자와;
    전원 전압에 연결된 소오스 전극, 제 1 노드에 연결된 드레인 전극 및, 제 2 노드에 연결된 제어 전극을 갖는 제 1 PMOS 트랜지스터와;
    상기 전원 전압에 연결된 소오스 전극, 상기 제 2 노드에 연결된 드레인 전극 및, 상기 제 1 노드에 연결된 제어 전극을 갖는 제 2 PMOS 트랜지스터와;
    상기 전원 전압과 상기 제 1 노드 사이에 형성된 전류 통로 및, 제어 펄스 신호를 받아들이도록 연결된 제 3 PMOS 트랜지스터와;
    상기 전원 전압과 상기 제 2 노드 사이에 형성된 전류 통로 및, 상기 제어 펄스 신호를 받아들이도록 연결된 제어 전극을 갖는 제 4 PMOS 트랜지스터와;
    상기 제 1 노드와 상기 제 1 퓨즈 소자의 제 2 단자 사이에 형성된 전류 통로 및, 상기 제 2 노드에 연결된 제어 전극을 갖는 제 1 NMOS 트랜지스터 및;
    상기 제 2 노드와 상기 제 2 퓨즈 소자의 제 2 단자 사이에 형성된 전류 통로 및, 상기 제 1 노드에 연결된 제어 전극을 갖는 제 2 NMOS 트랜지스터를 포함하는 퓨즈 회로.
  15. 제 14 항에 있어서,
    상기 제 1 퓨즈 소자의 제 2 단자와 상기 전원 전압 사이에 연결되며, 퓨즈 프로그램 펄스 신호에 따라 스위치 온/오프되는 프로그램 트랜지스터를 부가적으로 포함하는 퓨즈 회로.
  16. 제 14 항에 있어서,
    상기 제 2 노드에 연결되며, 상기 제 2 노드의 전압 레벨에 따라 상기 퓨즈 회로의 출력 신호를 출력하는 인버터를 부가적으로 포함하는 퓨즈 회로.
  17. 제 14 항에 있어서,
    상기 제 1 및 제 2 퓨즈 소자들은 서로 다른 저항값들을 갖도록 구성되는 퓨즈 회로.
  18. 제어 펄스 신호에 응답하여 퓨즈 회로의 프로그램 상태를 판별하는 방법에 있어서:
    각각의 일단자가 제 1 전원 단자에 연결된 제 1 및 제 2 퓨즈 소자들을 제공하는 단계와;
    상기 제어 펄스 신호가 제 1 로직 레벨로 유지될 때 상기 제 1 및 제 2 퓨즈 소자들을 통해 흐르는 전류들의 차를 감지하고, 그렇게 감지된 전류차에 따라, 상기 제 1 및 제 2 퓨즈 소자들의 타단자들에 각각 연결된, 제 1 및 제 2 노드들 사이에 전압차를 설정하는 단계 및;
    상기 제어 펄스 신호가 제 2 로직 레벨로 유지될 때 상기 제 1 및 제 2 노드들의 전압들을 제 1 전원 단자 및 제 2 전원 단자에 공급되는 전압들로 또는 제 2 전원 단자 및 제 1 전원 단자에 공급되는 전압들로 각각 증폭하는 단계를 포함하는 것을 특징으로 하는 방법.
  19. 제 18 항에 있어서,
    상기 제 1 및 제 2 퓨즈 소자들은 서로 다른 저항값들을 갖도록 구성되는 방법.
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