JPH0684352A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【構成】 レギュラ、スペア各ワード線セレクタｓW ，
ｓspW の活性化を制御するノード１１とＶSSノードとの
間に、トランジスタＮ18，Ｎ19／Ｎ18，Ｎ21／Ｎ20，Ｎ
21／Ｎ20，Ｎ19により形成される電流パスによって４個
のＡＮＤロジックのＯＲロジックを形成し、いずれか１
本の電流パスが成立すればｓW を活性化させる。また、
各電流パスを形成するＮ18，Ｎ19又はＮ18，Ｎ21又はＮ
20，Ｎ21又はＮ20，Ｎ19間にヒューズ素子Ｆ18又はＦ19
又はＦ20又はＦ21を配置しており、対応するＦ18〜Ｆ20
何れかを切断すれば、当該ＡＮＤロジック電流パスが切
られ、その番地指定にあたってはｓspW を活性化させる
ようになる。 【効果】 アドレスデコーダを不要とし、駆動素子の個
数を増加させずにヒューズ素子の切断回数を減らすこと
ができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＤＲＡＭの冗長回路を構
成する半導体集積回路に関する。

【０００２】

【従来の技術】ＤＲＡＭでは、一般に、スペアのワード
線を用意しておき、レギュラワード線が故障したとき、
そのスペアのワード線を代用してメモリの機能自体は維
持することができるように配慮されている。

【０００３】図７はそのスペアワード線が用意されてい
るＤＲＡＭの回路構成を示すものである。

【０００４】この図において、ＷＬはワード線、ｓｐＷ
Ｌはスペアワード線、ＢＬはビット線、ＤR は行アドレ
スデコーダとして機能するセレクタドライバ群、ＤC は
カラムアドレスデコーダとして機能するセレクタドライ
バ群、ＳW はワード線セレクタ、ＳspW はスペアワード
線セレクタ、ＳB はビット線セレクタである。各ドライ
バＤR ，ＤC はアドレス信号Ａ0 〜Ａ9 をデコードし、
指定されたワード線並びにビット線を各セレクタによっ
てドライブする。

【０００５】ワード線ＷＬのいずれかに故障が発生する
と、その故障が発生したワード線からスペアワード線ｓ
ｐＷＬの１本を使用するモードに切換えられる。この切
換えのため、ワードセレクタのドライバには冗長回路が
設けられている。

【０００６】図４はその冗長回路を有するセレクタドラ
イバの回路構成を示すものである。

【０００７】この図において、ｓW は１本のレギュラワ
ード線に対応するワード線セレクタ、ｓspW は１本のス
ペアワード線に対応するワード線セレクタであり、ワー
ド線セレクタｓW はノード１１が“Ｌ”（ローレベル）
で活性化され、スペアワード線セレクタｓspW は同ノー
ド１１が“Ｈ”（ハイレベル）で活性化される。

【０００８】Ｐ10はノード１１を“Ｈ”にプリチャージ
するための負荷素子となるＰチャネル型ＭＯＳ（以下、
ＰＭＯＳという。）トランジスタであり、ソースは電源
電位Ｖccに接続され、ドレインはノード１１に接続され
ている。このトランジスタＰ10のゲートにはプリチャー
ジ期間に“Ｌ”となるプリチャージ信号１０が入力され
る。

【０００９】Ｎ10〜Ｎ13はアドレス応答用の駆動素子と
なるＮチャネル型ＭＯＳ（以下、ＮＭＯＳという。）ト
ランジスタである。トランジスタＮ10のソースは接地電
位ＶSSに接続され、同ドレインはヒューズ素子Ｆ10を介
してノード１１に接続され、同ゲートには正相アドレス
信号Ａ0 が入力される。トランジスタＮ11のソースは接
地電位ＶSSに接続され、同ドレインはヒューズ素子Ｆ11
を介してノード１１に接続され、同ゲートには逆相アド
レス信号バーＡ0 が入力される。トランジスタＮ12のソ
ースは接地電位ＶSSに接続され、同ドレインはヒューズ
素子Ｆ12を介してノード１１に接続され、ゲートには正
相アドレス信号Ａ1 が入力される。トランジスタＮ13の
ソースは接地電位に接続され、ドレインはヒューズ素子
Ｆ13を介してノード１１に接続され、ゲートには逆相ア
ドレス信号バーＡ1 が入力される。逆相アドレス信号バ
ーＡ0 ，バーＡ1 はメモリ動作（読出し、書込み（リフ
レッシュ、消去を含む。））時にのみ、対応する各正相
アドレス信号Ａ0 ，Ａ1 の反転レベルとしての論理が成
立するものである。よって、非動作時（すなわち、待機
時）には、それらアドレス信号Ａ0 ，Ａ1 は“Ｌ”とさ
れるが、その時にアドレス信号バーＡ0 ，バーＡ1 は
“Ｈ”にはならず、同じく“Ｌ”とされるのである。

【００１０】次に動作について説明する。サイクルは、
ノード１１をプリチャージしておいてアドレス信号を待
機する、というもので、そのタイミングは図６に示すよ
うなものとなる。

【００１１】よって、待機時においては、トランジスタ
Ｐ10のゲートにプリチャージ信号１０として“Ｌ”が入
力されると同時に、トランジスタＮ10〜Ｎ13のゲートに
はＡ0 ＝Ａ1 ＝バーＡ0 ＝バーＡ1 ＝“Ｌ”が入力され
る。これにより、トランジスタＰ10はオン、トランジス
タＮ10〜Ｎ13はオフとなるため、ノード１１は“Ｈ”に
プリチャージされる。この状態でアドレス指定を待つこ
ととなる。

【００１２】次に、メモリ動作時においては、トランジ
スタＰ10のゲートには“Ｈ”が入力され、ノード１１へ
の電源電位の供給が切られ、アドレス信号Ａ0 ，バーＡ
0 ，Ａ1 ，バーＡ1 が動作するまでノード１１はフロー
ティング“Ｈ”が保たれる。ここで例えば、アドレス信
号Ａ0 ，Ａ1 が“Ｈ”になると、トランジスタＮ10，Ｎ
11がオンとなり、ノード１１が“Ｌ”にディスチャージ
されてワード線セレクタｓW が活性化される。これによ
り、所定のワード線がドライブされることとなる。

【００１３】ところで、ワード線のアドレス信号Ａ0 ，
Ａ1 が“Ｈ”になる番地に不良が発生したときに、ワー
ド線セレクタｓW からスペアワード線セレクタｓspW の
使用へ切換える場合には、ヒューズ素子Ｆ10，Ｆ12を切
断することになる。すると、アドレス信号Ａ0 ，Ａ1 が
“Ｈ”になっても、トランジスタＮ10，Ｎ12を介しての
接地電位Ｖssへの電流パスは断たれており、またトラン
ジスタＮ11，Ｎ13のゲートには“Ｌ”が入力されるた
め、これらのトランジスタＮ11，Ｎ13もオフのままとな
ることから、ノード１１は“Ｈ”が保持され、ワード線
セレクタｓW は活性化されず、スペアワード線セレクタ
ｓspW が活性化されることとなる。これにより、アドレ
ス信号Ａ0 ，Ａ1 の両方の信号が“Ｈ”になる番地指定
のとき、スペアワード線がレギュラワード線の代りに使
用されるようになる。よって、テスト等でレギュラワー
ド線に問題が発見されてもスペアワード線が在る限り、
メモリとしての使用を可能にすることができる。

【００１４】ところが、この冗長回路にてワード線セレ
クタの切換えを行う際にはヒューズ素子を総本数の１／
２、つまりこの場合、２本切断しなければならないこと
が生産効率上の問題となっている。

【００１５】そこで、従来、アドレス信号をデコードし
た信号でアドレス信号応答用のトランジスタをドライブ
する回路が案出されている。

【００１６】図５はその一例となる半導体集積回路の構
成を示すものである。

【００１７】この図に示す回路は、図４に示すものと同
様にプリチャージトランジスタＰ10を備え、セレクタｓ
W ，ｓspW のドライブ用ノード１１を“Ｈ”にプリチャ
ージするようになっている。

【００１８】Ｎ14〜Ｎ17はアドレス応答用のＮチャネル
型ＭＯＳ（以下、ＮＭＯＳという。）トランジスタ、Ｆ
14〜Ｆ17はヒューズ素子であり、これらの素子Ｎ14〜Ｎ
17，Ｆ14〜Ｆ17は図４に示す素子Ｎ10〜Ｎ13，Ｆ10〜Ｆ
13と同様の形態でノード１１と接地電位ＶSSとの間に接
続されている。

【００１９】Ｌ0 〜Ｌ3 はアドレスデコーダとなるロジ
ックゲートであり、それぞれＡＮＤ演算を行う。ロジッ
クゲートＬ0 にはアドレス反転信号バーＡ0 ，バーＡ1
が入力され、ロジックゲートＬ1 にはアドレス反転信号
バーＡ0 及びアドレス信号Ａ1 が入力され、ロジックゲ
ートＬ2 にはアドレス信号Ａ0 及びアドレス反転信号バ
ーＡ1 が入力され、ロジックゲートＬ3 にはアドレス信
号Ａ0 ，Ａ1 が入力されている。これにより、（Ａ0 ，
Ａ1 ）、（Ａ0 ，バーＡ1 ）、（バーＡ0 ，Ａ1 ）、
（バーＡ0 ，バーＡ1 ）の組合わせのうちいずれかが指
定されれば、ロジックゲートＬ0 〜Ｌ3 の出力Ｂ0 〜Ｂ
3 のいずれか１個が“Ｈ”になり、トランジスタＮ14〜
Ｎ17のいずれか１個がオンとなる。これにより、ノード
１１が“Ｌ”となってワード線セレクタｓW が活性化さ
れることとなる。

【００２０】さて、この回路の場合、１つの番地指定に
対して活性化されるトランジスタはＮ14〜Ｎ17のうちい
ずれか１個であるため、いずれかの番地に不良が発生し
た場合に切断を要するヒューズ素子はＦ14〜Ｆ17のうち
いずれか１個で済む。例えば、アドレス信号Ａ0 ，Ａ1
が“Ｈ”となる番地に不良が発生している場合には、ト
ランジスタＮ17のみ活性化されるのであるから、これに
対応するヒューズ素子Ｆ17の１本のみを切断すれば、ア
ドレス信号Ａ0 ，バーＡ1 またはバーＡ0 ，Ａ1 または
バーＡ0 ，バーＡ1 が“Ｈ”になる番地指定の際にはレ
ギュラワード線セレクタｓW が活性化されるが、アドレ
ス信号Ａ0 ，Ａ1 の両方共が“Ｈ”になる番地指定の場
合にはレギュラワード線セレクタｓW ではなくスペアワ
ード線セレクタｓspW が活性化されるようになる。よっ
て、この回路の場合、ヒューズ素子総本数の１／４の本
数の切断で済むこととなる。

【００２１】しかしながら、この回路の場合には、ロジ
ックゲートＬ0 〜Ｌ3 を増設する分だけ、駆動素子とし
て使用するトランジスタの個数が増加し、チップ内での
冗長回路のパターンエリアが増えてしまうという問題が
ある。因みに、ロジックゲート１段で、２入力ＮＡＮＤ
のＰＭＯＳトランジスタ２個及びＮＭＯＳトランジスタ
２個と、インバータのＰＭＯＳ、ＮＭＯＳ各トランジス
タそれぞれ１個ずつとの計６個のトランジスタを必要と
する。よって、図５に示す回路の場合にはＰＭＯＳ、Ｎ
ＭＯＳそれぞれ１２個で合計２４個のトランジスタが増
加することとなるのである。

【００２２】この駆動素子の個数という観点ではむしろ
図４に示す回路の方が優れており、上記従来の２種の冗
長回路を採用する場合、パターンエリア面積、生産効率
のいずれかを犠牲にせざるを得ないこととなっている。

【００２３】

【発明が解決しようとする課題】以上のように、従来の
冗長回路にあっては、駆動成素子の個数を押さえようと
した場合はヒューズ素子の切断本数が増えて生産効率の
悪化を生じ、ヒューズ素子の切断本数の削減を図ろうと
すれば駆動素子の個数がかさんでチップ内での冗長回路
パターンのエリア面積が増大することとなり、従来の２
種の冗長回路の採用にあたっては、パターンエリア面
積、生産効率のいずれかを犠牲にせざるを得ないという
問題がある。

【００２４】本発明は上記従来技術の有する問題点に鑑
みてなされたもので、その目的とするところは駆動素子
の個数を増加させることなく１個の番地についてのヒュ
ーズ素子の切断回数を減らすことができる半導体集積回
路を提供することにある。

【００２５】

【課題を解決するための手段】本発明の半導体集積回路
は、電源電位ノードとレギュラワード線セレクタ及びス
ペアワード線セレクタを選択的に活性化させる第１のノ
ードとの間に接続された負荷素子と、上記第１のノード
と第２のノードとの間に接続された第１の駆動素子と、
第３のノードと接地電位ノードとの間に接続された第２
の駆動素子と、上記第１のノードと第４のノードとの間
に接続された第３の駆動素子と、第５のノードと上記接
地電位ノードとの間に接続された第４の駆動素子と、上
記第２のノードと上記第３のノードとの間に接続された
第１のヒューズ素子と、上記第２のノードと上記第５の
ノードとの間に接続された第２のヒューズ素子と、上記
第４のノードと上記第５のノードとの間に接続された第
３のヒューズ素子と、上記第４のノードと上記第３のノ
ードとの間に接続された第４のヒューズ素子とを備えて
いる。

【００２６】さらに、本発明の半導体集積回路は、第１
の駆動素子をオン／オフ制御する第１の制御信号をこの
第１の駆動素子に与える第１の駆動制御手段と、第２の
駆動素子をオン／オフ制御する第２の制御信号をこの第
２の駆動素子に与える第２の駆動制御手段と、第３の駆
動素子を上記第１の駆動素子とは相反的にオン／オフ制
御する第３の制御信号をこの第３の駆動素子に与える第
３の駆動制御手段と、第４の駆動素子を上記第２の駆動
素子とは相反的にオン／オフ制御する第４の制御信号を
この第４の駆動素子に与える第４の駆動制御手段とを備
える構成とすることができる。

【００２７】

【作用】本発明によれば、レギュラ、スペアワード線セ
レクタの活性化を制御する第１のノードと接地電位ノー
ドとの間に、第１、第２の駆動素子により形成される電
流パスと、第１、第４の駆動素子により形成される電流
パスと、第３、第２の駆動素子により形成される電流パ
スと、第３、第４の駆動素子により形成される電流パス
との４本の電流パスによって４個のＡＮＤロジックのＯ
Ｒロジック演算回路を形成したことから、４個の電流パ
スのいずれかが成立すればレギュラワード線セレクタを
活性化させることができる。よって、冗長回路内におい
て４通りの番地指定を４個の駆動素子で得るデコーダと
してロジックを持つ。

【００２８】また、各電流パスを形成する駆動素子間に
ヒューズ素子を配置しており、その各ヒューズ素子を切
断すれば、対応するＡＮＤロジック電流パスが切られ、
その番地へのアドレス指定にあたってはスペアワード線
セレクタを活性化させることができる。

【００２９】よって、アドレス信号デコーダを不要と
し、駆動素子の個数を増加させることなく１個の番地に
ついてのヒューズ素子の切断回数を減らすことができ
る。

【００３０】

【実施例】以下に本発明の実施例について図面を参照し
つつ説明する。

【００３１】図１は本発明の第１実施例に係る半導体集
積回路の構成を示すものである。

【００３２】この図に示す回路は、上記従来の回路と同
様にプリチャージトランジスタＰ10を備え、セレクタｓ
W ，ｓspW ドライブ用の第１のノードとなるノード１１
を“Ｈ”にプリチャージする構成になっている。

【００３３】さて、冗長回路は駆動素子となる４個のＮ
ＭＯＳトランジスタＮ18〜Ｎ21と４個のヒューズ素子Ｆ
18〜Ｆ21とを備えている。

【００３４】トランジスタＮ18は、ドレインがノード１
１に接続され、ソースが第２のノード１２に接続され、
ゲートにはアドレス信号Ａ0 が入力されるようになって
いる。トランジスタＮ19は、ドレインが第３のノード１
３に接続され、ソースが接地電位ＶSSのノードに接続さ
れ、ゲートにはアドレス信号Ａ1 が入力されるようにな
っている。トランジスタＮ20は、ドレインがノード１１
に接続され、ソースが第４のノード１４に接続され、ゲ
ートにはアドレス信号バーＡ0 が入力される。トランジ
スタＮ21は、ドレインが第５のノード１５に接続され、
ソースが接地電位ＶSSのノードに接続され、ゲートには
アドレス信号バーＡ1 が入力されるようになっている。

【００３５】ヒューズ素子Ｆ18はノード１２とノード１
３との間に接続されており、トランジスタＮ18，Ｎ19が
オンとなることで、ノード１１→トランジスタＮ18→ノ
ード１２→ヒューズ素子Ｆ18→ノード１３→トランジス
タＮ19→接地電位という電流パスが形成される。ヒュー
ズ素子Ｆ19はノード１２とノード１５との間に接続され
ており、トランジスタＮ18，Ｎ21がオンとなることで、
ノード１１→トランジスタＮ18→ノード１２→ヒューズ
素子Ｆ19→ノード１５→トランジスタＮ21→接地電位と
いう電流パスが形成される。ヒューズ素子Ｆ20はノード
１４とノード１５との間に接続されており、トランジス
タＮ20，Ｎ21がオンとなることによって、ノード１１→
トランジスタＮ20→ノード１４→ヒューズ素子Ｆ20→ノ
ード１５→トランジスタＮ21→接地電位という電流パス
が形成される。ヒューズ素子Ｆ21はノード１４とノード
１３との間に接続されており、トランジスタＮ20，Ｎ19
がオンとなることによって、ノード１１→トランジスタ
Ｎ20→ノード１４→ヒューズ素子Ｆ21→ノード１３→ト
ランジスタＮ19→接地電位という電流パスが形成される
こととなる。これらのヒューズ素子Ｆ18〜Ｆ21は上記各
電流パスを切るときに、対応するものが切断されること
になるが、その切断はレーザにより行なわれる。

【００３６】次に動作について説明する。

【００３７】動作のサイクルは、ノード１１をプリチャ
ージしておいてアドレス信号を待機する、というもの
で、従来と同様である。

【００３８】まず、待機時においては、トランジスタＰ
10のゲートにプリチャージ信号１０として“Ｌ”が入力
されると同時に、トランジスタＮ18〜Ｎ21のゲートには
Ａ0＝Ａ1 ＝バーＡ0 ＝バーＡ1 ＝“Ｌ”が入力され
る。これにより、トランジスタＰ10はオン、トランジス
タＮ18〜Ｎ21はオフとなるため、ノード１１は“Ｈ”に
プリチャージされる。この状態でアドレス指定を待つこ
ととなる。

【００３９】次に、メモリ動作時においては、トランジ
スタＰ10のゲートには“Ｈ”が入力され、ノード１１へ
の電源電位Ｖccの供給が切られ、アドレス信号Ａ0 ，バ
ーＡ0 ，Ａ1 ，バーＡ1 が動作するまでノード１１はフ
ローティング“Ｈ”が保たれる。ここで例えば、アドレ
ス信号Ａ0 ，Ａ1 が“Ｈ”になると、トランジスタＮ1
8，Ｎ19がオンとなり、ノード１１が“Ｌ”にディスチ
ャージされてワード線セレクタｓW が活性化される。こ
れにより、所定のワード線がドライブされることとな
る。

【００４０】ところで、ワード線のアドレス信号Ａ0 ，
Ａ1 が“Ｈ”になる番地に不良が発生したときにワード
線セレクタｓW からスペアワード線セレクタｓspW の使
用へ切換える場合、ヒューズ素子Ｆ18を切断することに
なる。すると、アドレス信号Ａ0 ，Ａ1 が“Ｈ”になっ
ても、トランジスタＮ20，Ｎ21がオフで、ノード１１か
ら接地電位Ｖssへの電流パスが断たれているため、ノー
ド１１は“Ｈ”が保持されることとなる。よって、レギ
ュラワード線セレクタｓW は活性化されず、スペアワー
ド線セレクタｓspW が活性化されることとなる。これに
より、アドレス信号Ａ0 ，バーＡ1 またはバーＡ0 ，Ａ
1 またはバーＡ0 ，バーＡ1 が“Ｈ”になる番地指定の
場合にはレギュラワード線セレクタｓW が使用される
が、アドレス信号Ａ0 ，Ａ1 が“Ｈ”になる番地指定の
場合にはスペアワード線ｓspW がレギュラワード線ｓW
の代りに使用されるようになり、テスト等でレギュラワ
ード線に問題が発見されてもスペアワード線が在る限
り、メモリとしての使用を可能にすることができる。

【００４１】このように本実施例によれば、レギュラ、
スペア各ワード線セレクタｓW ，ｓspW の活性化を制御
するノード１１と接地電位ＶSSのノードとの間に、トラ
ンジスタＮ18，Ｎ19により形成される電流パスと、トラ
ンジスタＮ18，Ｎ21により形成される電流パスと、トラ
ンジスタＮ20，Ｎ21により形成される電流パスと、トラ
ンジスタＮ20，Ｎ19により形成される電流パスとの４本
の電流パスによって４個のＡＮＤロジックのＯＲロジッ
ク演算回路を形成したことから、４個の電流パスのいず
れかが成立すればレギュラワード線セレクタｓW を活性
化させることができる。よって、冗長回路内にて４通り
の番地指定を４個の駆動素子で得るデコーダとしてのロ
ジックを持つことができる。

【００４２】また、各電流パスを形成するトランジスタ
Ｎ18，Ｎ19またはＮ18，Ｎ21またはＮ20，Ｎ21またはＮ
20，Ｎ19間にヒューズ素子Ｆ18またはＦ19またはＦ20ま
たはＦ21を配置しており、対応するヒューズ素子Ｆ18〜
Ｆ20を切断すれば、当該ＡＮＤロジック電流パスが切ら
れ、その番地へのアドレス指定にあたってはスペアワー
ド線セレクタｓspW を活性化させることができる。

【００４３】したがって、アドレス信号デコーダを不要
とし、駆動素子となるトランジスタの個数を増加させる
ことがなく、かつヒューズ素子の切断回数を１番地につ
き１回で、ヒューズ素子総本数の１／４の切断で済むこ
ととなる。

【００４４】図２は本発明の第２実施例に係る半導体集
積回路の構成を示すものである。

【００４５】この図に示すものは、アドレスが３本の場
合の構成を有している。よって、図１に示す構成の他
に、ＮＭＯＳトランジスタＮ22，Ｎ23とヒューズ素子Ｆ
22，Ｆ23とを有する。

【００４６】トランジスタＮ22は、ドレインがノード１
６に接続され、ソースが接地電位ＶSSのノードに接続さ
れ、ゲートにはアドレス信号Ａ2 が入力される。トラン
ジスタＮ23は、ドレインがノード１７に接続され、ソー
スが接地電位ＶSSのノードに接続され、ゲートにはアド
レス信号バーＡ2 が入力されるようになっている。

【００４７】ヒューズ素子Ｆ22はノード１１とノード１
６との間に接続されており、トランジスタＮ22のオンに
よってノード１１→ヒューズ素子Ｆ22→ノード１６→ト
ランジスタＮ22→接地電位ＶSSのノードという電流パス
が形成される。ヒューズ素子Ｆ23はノード１１とノード
１７との間に接続され、トランジスタＮ23のオンによっ
てノード１１→ヒューズ素子Ｆ23→ノード１７→トラン
ジスタＮ23→接地電位ＶSSのノードという電流パスが形
成されるようになっている。

【００４８】この回路の動作のサイクルは、やはり、ノ
ード１１をプリチャージしておいてアドレス信号を待機
する、というもので、従来と同様である。

【００４９】メモリ動作時において、例えば、アドレス
信号Ａ0 ，Ａ1 ，Ａ2 が“Ｈ”になると、トランジスタ
Ｎ18，Ｎ19，Ｎ22がオンとなり、ノード１１が“Ｌ”に
ディスチャージされてワード線セレクタｓW が活性化さ
れる。これにより、所定のワード線がドライブされるこ
ととなる。

【００５０】ところで、ワード線のアドレス信号Ａ0 ，
Ａ1 ，Ａ2 が“Ｈ”になる番地に不良が発生したときに
ワード線セレクタｓW からスペアワード線セレクタｓsp
W の使用へ切換える場合は、ヒューズ素子Ｆ19，Ｆ22を
切断することになる。すると、アドレス信号Ａ0 ，Ａ1
が“Ｈ”になっても、トランジスタＮ20，Ｎ21がオフの
ため、ヒューズＦ19を介したノード１１から接地電位Ｖ
ssへの電流パスが断たれているため、ノード１１は
“Ｈ”が保持されることとなり、また、ヒューズＦ22を
介したノード１１から接地電位Ｖssへの電流パスが断た
れる。よって、レギュラワード線セレクタｓW は活性化
されず、スペアワード線セレクタｓspW が活性化される
こととなる。

【００５１】本実施例の冗長回路の場合には、図１に示
す回路構成と図４に示す回路構成との組合わせに当た
る。

【００５２】図４に示す考え方で３本のアドレスに対応
した構成とした場合、１つの番地につき６本の１／２で
３本のヒューズ切断を要することになる。これに対し、
本実施例の場合には２本のヒューズ切断で済み、１個の
番地についてのヒューズ素子切断回数削減が達成されて
いる。

【００５３】図３は本発明の第３実施例に係る半導体集
積回路の構成を示すもんである。

【００５４】この図に示す回路は、アドレスが４本の場
合の構成を有しており、図１に示す回路構成が２個並列
に設けられている。図３では、トランジスタＮ18〜Ｎ2
1、ヒューズ素子Ｆ18〜Ｆ21、及びノード１２〜１５
に、それぞれ位置的に対応する要素の符号に´を付して
いる。

【００５５】トランジスタＮ18´のゲートにはアドレス
信号Ａ2 が入力され、トランジスタＮ19´のゲートには
アドレス信号Ａ3 が入力され、トランジスタＮ20´のゲ
ートにはアドレス信号バーＡ2 が入力され、トランジス
タＮ21´のゲートにはアドレス信号バーＡ3 が入力され
ている。

【００５６】本実施例の回路においても動作のサイクル
は、ノード１１をプリチャージしておいてアドレス信号
を待機する、というもので、従来と同様である。

【００５７】そして、例えば、アドレス信号Ａ0 ，Ａ1
，Ａ2 ，Ａ3 が“Ｈ”になったとする。すると、トラ
ンジスタＮ18，Ｎ19，Ｎ18´，Ｎ19´がオンとなり、ノ
ード１１がディスチャージされてレギュラワード線ｓW
が活性化される。

【００５８】ところで、アドレス信号Ａ0 ，Ａ1 ，Ａ2
，Ａ3 が“Ｈ”になる番地に不良が発生している場
合、ヒューズ素子Ｆ18，Ｆ18´を切断することとなる。
これにより、アドレス信号Ａ0 ，Ａ1 が“Ｈ”になって
も、トランジスタＮ20，Ｎ21がオフのため、ヒューズＦ
18を介したノード１１から接地電位Ｖssへの電流パスが
断たれ、ノード１１は“Ｈ”が保持されることとなる。
また、アドレス信号Ａ2 ，Ａ3 が“Ｈ”になっても、ト
ランジスタＮ20´，Ｎ21´がオフのため、ヒューズＦ18
´を介したノード１１から接地電位Ｖssへの電流パスが
断たれ、ノード１１は“Ｈ”が保持されることとなる。
よって、レギュラワード線セレクタｓW は活性化され
ず、スペアワード線セレクタｓspW が活性化されること
となる。

【００５９】４本のアドレスに関し、図４に示す考え方
で構成した場合、１つの番地につき８本の１／２で４本
のヒューズ切断を要することになる。これに対し、本実
施例の場合には２本のヒューズ切断で済み、１個の番地
についてのヒューズ素子切断回数削減が実現されてい
る。

【００６０】

【発明の効果】以上説明したように本発明によれば、レ
ギュラ、スペアワード線セレクタの活性化を制御する第
１のノードと接地電位ノードとの間に、第１、第２の駆
動素子により形成される電流パスと、第１、第４の駆動
素子により形成される電流パスと、第３、第２の駆動素
子により形成される電流パスと、第３、第４の駆動素子
により形成される電流パスとの４本の電流パスによって
４個のＡＮＤロジックのＯＲロジック演算回路を形成し
たことから、４個の電流パスのいずれかが成立すればレ
ギュラワード線セレクタを活性化させることができ、冗
長回路内において４通りの番地指定を４個の駆動素子で
得るデコーダとしてロジックを持つこととなり、また、
各電流パスを形成する駆動素子間にヒューズ素子を配置
しており、その各ヒューズ素子を切断すれば、対応する
ＡＮＤロジック電流パスが切られ、その番地へのアドレ
ス指定にあたってはスペアワード線セレクタを活性化さ
せることができるので、アドレス信号デコーダを不要と
し、駆動素子の個数を増加させることなしに１個の番地
についてのヒューズ素子の切断回数を減らすことができ
る。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る半導体集積回路の構
成を示すブロック図。

【図２】本発明の第２実施例に係る半導体集積回路の構
成を示すブロック図。

【図３】本発明の第３実施例に係る半導体集積回路の構
成を示すブロック図。

【図４】従来技術の一例となる半導体集積回路の構成を
示すブロック図。

【図５】従来技術の別の一例となる半導体集積回路の構
成を示すブロック図。

【図６】図１〜図５に示す回路の動作を示すタイミング
チャート。

【図７】従来のスペアワード線付ＤＲＡＭの概略構成を
示すブロック図。

【符号の説明】

ｓW レギュラワード線セレクタ ｓspW スペアワード線セレクタ Ａ0 〜Ａ3 ，バーＡ0 〜バーＡ3 アドレス信号 １０ プリチャージ信号 １１ 第１のノード １２，１２´ 第２のノード １３，１３´ 第３のノード １４，１４´ 第４のノード １５，１５´ 第５のノード Ｐ10 負荷素子としてのＰチャネル型ＭＯＳトランジス
タ Ｎ18，Ｎ18´ 第１の駆動素子としてのＮチャネル型Ｍ
ＯＳトランジスタ Ｎ19，Ｎ19´ 第２の駆動素子としてのＮチャネル型Ｍ
ＯＳトランジスタ Ｎ20，Ｎ20´ 第３の駆動素子としてのＮチャネル型Ｍ
ＯＳトランジスタ Ｎ21，Ｎ21´ 第４の駆動素子としてのＮチャネル型Ｍ
ＯＳトランジスタ Ｆ18 第１のヒューズ素子 Ｆ19 第２のヒューズ素子 Ｆ20 第３のヒューズ素子 Ｆ21 第４のヒューズ素子

Claims (2)

【特許請求の範囲】
1. 【請求項１】電源電位ノードと第１のノードとの間に接
   続された負荷素子と、 前記第１のノードと第２のノードとの間に接続された第
   １の駆動素子と、 第３のノードと接地電位ノードとの間に接続された第２
   の駆動素子と、 前記第１のノードと第４のノードとの間に接続された第
   ３の駆動素子と、 第５のノードと前記接地電位ノードとの間に接続された
   第４の駆動素子と、 前記第２のノードと前記第３のノードとの間に接続され
   た第１のヒューズ素子と、 前記第２のノードと前記第５のノードとの間に接続され
   た第２のヒューズ素子と、 前記第４のノードと前記第５のノードとの間に接続され
   た第３のヒューズ素子と、 前記第４のノードと前記第３のノードとの間に接続され
   た第４のヒューズ素子とを備えている半導体集積回路。
2. 【請求項２】第１の駆動素子をオン／オフ制御する第１
   の制御信号を該第１の駆動素子に与える第１の駆動制御
   手段と、 第２の駆動素子をオン／オフ制御する第２の制御信号を
   該第２の駆動素子に与える第２の駆動制御手段と、 第３の駆動素子を前記第１の駆動素子とは相反的にオン
   ／オフ制御する第３の制御信号を該第３の駆動素子に与
   える第３の駆動制御手段と、 第４の駆動素子を前記第２の駆動素子とは相反的にオン
   ／オフ制御する第４の制御信号を該第４の駆動素子に与
   える第４の駆動制御手段とを備えている請求項１記載の
   半導体集積回路。