JPH0684352A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0684352A JPH0684352A JP4234852A JP23485292A JPH0684352A JP H0684352 A JPH0684352 A JP H0684352A JP 4234852 A JP4234852 A JP 4234852A JP 23485292 A JP23485292 A JP 23485292A JP H0684352 A JPH0684352 A JP H0684352A
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Abstract
(57)【要約】
【構成】 レギュラ、スペア各ワード線セレクタsW ,
sspW の活性化を制御するノード11とVSSノードとの
間に、トランジスタN18,N19/N18,N21/N20,N
21/N20,N19により形成される電流パスによって4個
のANDロジックのORロジックを形成し、いずれか1
本の電流パスが成立すればsW を活性化させる。また、
各電流パスを形成するN18,N19又はN18,N21又はN
20,N21又はN20,N19間にヒューズ素子F18又はF19
又はF20又はF21を配置しており、対応するF18〜F20
何れかを切断すれば、当該ANDロジック電流パスが切
られ、その番地指定にあたってはsspW を活性化させる
ようになる。 【効果】 アドレスデコーダを不要とし、駆動素子の個
数を増加させずにヒューズ素子の切断回数を減らすこと
ができる。
sspW の活性化を制御するノード11とVSSノードとの
間に、トランジスタN18,N19/N18,N21/N20,N
21/N20,N19により形成される電流パスによって4個
のANDロジックのORロジックを形成し、いずれか1
本の電流パスが成立すればsW を活性化させる。また、
各電流パスを形成するN18,N19又はN18,N21又はN
20,N21又はN20,N19間にヒューズ素子F18又はF19
又はF20又はF21を配置しており、対応するF18〜F20
何れかを切断すれば、当該ANDロジック電流パスが切
られ、その番地指定にあたってはsspW を活性化させる
ようになる。 【効果】 アドレスデコーダを不要とし、駆動素子の個
数を増加させずにヒューズ素子の切断回数を減らすこと
ができる。
Description
【0001】
【産業上の利用分野】本発明はDRAMの冗長回路を構
成する半導体集積回路に関する。
成する半導体集積回路に関する。
【0002】
【従来の技術】DRAMでは、一般に、スペアのワード
線を用意しておき、レギュラワード線が故障したとき、
そのスペアのワード線を代用してメモリの機能自体は維
持することができるように配慮されている。
線を用意しておき、レギュラワード線が故障したとき、
そのスペアのワード線を代用してメモリの機能自体は維
持することができるように配慮されている。
【0003】図7はそのスペアワード線が用意されてい
るDRAMの回路構成を示すものである。
るDRAMの回路構成を示すものである。
【0004】この図において、WLはワード線、spW
Lはスペアワード線、BLはビット線、DR は行アドレ
スデコーダとして機能するセレクタドライバ群、DC は
カラムアドレスデコーダとして機能するセレクタドライ
バ群、SW はワード線セレクタ、SspW はスペアワード
線セレクタ、SB はビット線セレクタである。各ドライ
バDR ,DC はアドレス信号A0 〜A9 をデコードし、
指定されたワード線並びにビット線を各セレクタによっ
てドライブする。
Lはスペアワード線、BLはビット線、DR は行アドレ
スデコーダとして機能するセレクタドライバ群、DC は
カラムアドレスデコーダとして機能するセレクタドライ
バ群、SW はワード線セレクタ、SspW はスペアワード
線セレクタ、SB はビット線セレクタである。各ドライ
バDR ,DC はアドレス信号A0 〜A9 をデコードし、
指定されたワード線並びにビット線を各セレクタによっ
てドライブする。
【0005】ワード線WLのいずれかに故障が発生する
と、その故障が発生したワード線からスペアワード線s
pWLの1本を使用するモードに切換えられる。この切
換えのため、ワードセレクタのドライバには冗長回路が
設けられている。
と、その故障が発生したワード線からスペアワード線s
pWLの1本を使用するモードに切換えられる。この切
換えのため、ワードセレクタのドライバには冗長回路が
設けられている。
【0006】図4はその冗長回路を有するセレクタドラ
イバの回路構成を示すものである。
イバの回路構成を示すものである。
【0007】この図において、sW は1本のレギュラワ
ード線に対応するワード線セレクタ、sspW は1本のス
ペアワード線に対応するワード線セレクタであり、ワー
ド線セレクタsW はノード11が“L”(ローレベル)
で活性化され、スペアワード線セレクタsspW は同ノー
ド11が“H”(ハイレベル)で活性化される。
ード線に対応するワード線セレクタ、sspW は1本のス
ペアワード線に対応するワード線セレクタであり、ワー
ド線セレクタsW はノード11が“L”(ローレベル)
で活性化され、スペアワード線セレクタsspW は同ノー
ド11が“H”(ハイレベル)で活性化される。
【0008】P10はノード11を“H”にプリチャージ
するための負荷素子となるPチャネル型MOS(以下、
PMOSという。)トランジスタであり、ソースは電源
電位Vccに接続され、ドレインはノード11に接続され
ている。このトランジスタP10のゲートにはプリチャー
ジ期間に“L”となるプリチャージ信号10が入力され
る。
するための負荷素子となるPチャネル型MOS(以下、
PMOSという。)トランジスタであり、ソースは電源
電位Vccに接続され、ドレインはノード11に接続され
ている。このトランジスタP10のゲートにはプリチャー
ジ期間に“L”となるプリチャージ信号10が入力され
る。
【0009】N10〜N13はアドレス応答用の駆動素子と
なるNチャネル型MOS(以下、NMOSという。)ト
ランジスタである。トランジスタN10のソースは接地電
位VSSに接続され、同ドレインはヒューズ素子F10を介
してノード11に接続され、同ゲートには正相アドレス
信号A0 が入力される。トランジスタN11のソースは接
地電位VSSに接続され、同ドレインはヒューズ素子F11
を介してノード11に接続され、同ゲートには逆相アド
レス信号バーA0 が入力される。トランジスタN12のソ
ースは接地電位VSSに接続され、同ドレインはヒューズ
素子F12を介してノード11に接続され、ゲートには正
相アドレス信号A1 が入力される。トランジスタN13の
ソースは接地電位に接続され、ドレインはヒューズ素子
F13を介してノード11に接続され、ゲートには逆相ア
ドレス信号バーA1 が入力される。逆相アドレス信号バ
ーA0 ,バーA1 はメモリ動作(読出し、書込み(リフ
レッシュ、消去を含む。))時にのみ、対応する各正相
アドレス信号A0 ,A1 の反転レベルとしての論理が成
立するものである。よって、非動作時(すなわち、待機
時)には、それらアドレス信号A0 ,A1 は“L”とさ
れるが、その時にアドレス信号バーA0 ,バーA1 は
“H”にはならず、同じく“L”とされるのである。
なるNチャネル型MOS(以下、NMOSという。)ト
ランジスタである。トランジスタN10のソースは接地電
位VSSに接続され、同ドレインはヒューズ素子F10を介
してノード11に接続され、同ゲートには正相アドレス
信号A0 が入力される。トランジスタN11のソースは接
地電位VSSに接続され、同ドレインはヒューズ素子F11
を介してノード11に接続され、同ゲートには逆相アド
レス信号バーA0 が入力される。トランジスタN12のソ
ースは接地電位VSSに接続され、同ドレインはヒューズ
素子F12を介してノード11に接続され、ゲートには正
相アドレス信号A1 が入力される。トランジスタN13の
ソースは接地電位に接続され、ドレインはヒューズ素子
F13を介してノード11に接続され、ゲートには逆相ア
ドレス信号バーA1 が入力される。逆相アドレス信号バ
ーA0 ,バーA1 はメモリ動作(読出し、書込み(リフ
レッシュ、消去を含む。))時にのみ、対応する各正相
アドレス信号A0 ,A1 の反転レベルとしての論理が成
立するものである。よって、非動作時(すなわち、待機
時)には、それらアドレス信号A0 ,A1 は“L”とさ
れるが、その時にアドレス信号バーA0 ,バーA1 は
“H”にはならず、同じく“L”とされるのである。
【0010】次に動作について説明する。サイクルは、
ノード11をプリチャージしておいてアドレス信号を待
機する、というもので、そのタイミングは図6に示すよ
うなものとなる。
ノード11をプリチャージしておいてアドレス信号を待
機する、というもので、そのタイミングは図6に示すよ
うなものとなる。
【0011】よって、待機時においては、トランジスタ
P10のゲートにプリチャージ信号10として“L”が入
力されると同時に、トランジスタN10〜N13のゲートに
はA0 =A1 =バーA0 =バーA1 =“L”が入力され
る。これにより、トランジスタP10はオン、トランジス
タN10〜N13はオフとなるため、ノード11は“H”に
プリチャージされる。この状態でアドレス指定を待つこ
ととなる。
P10のゲートにプリチャージ信号10として“L”が入
力されると同時に、トランジスタN10〜N13のゲートに
はA0 =A1 =バーA0 =バーA1 =“L”が入力され
る。これにより、トランジスタP10はオン、トランジス
タN10〜N13はオフとなるため、ノード11は“H”に
プリチャージされる。この状態でアドレス指定を待つこ
ととなる。
【0012】次に、メモリ動作時においては、トランジ
スタP10のゲートには“H”が入力され、ノード11へ
の電源電位の供給が切られ、アドレス信号A0 ,バーA
0 ,A1 ,バーA1 が動作するまでノード11はフロー
ティング“H”が保たれる。ここで例えば、アドレス信
号A0 ,A1 が“H”になると、トランジスタN10,N
11がオンとなり、ノード11が“L”にディスチャージ
されてワード線セレクタsW が活性化される。これによ
り、所定のワード線がドライブされることとなる。
スタP10のゲートには“H”が入力され、ノード11へ
の電源電位の供給が切られ、アドレス信号A0 ,バーA
0 ,A1 ,バーA1 が動作するまでノード11はフロー
ティング“H”が保たれる。ここで例えば、アドレス信
号A0 ,A1 が“H”になると、トランジスタN10,N
11がオンとなり、ノード11が“L”にディスチャージ
されてワード線セレクタsW が活性化される。これによ
り、所定のワード線がドライブされることとなる。
【0013】ところで、ワード線のアドレス信号A0 ,
A1 が“H”になる番地に不良が発生したときに、ワー
ド線セレクタsW からスペアワード線セレクタsspW の
使用へ切換える場合には、ヒューズ素子F10,F12を切
断することになる。すると、アドレス信号A0 ,A1 が
“H”になっても、トランジスタN10,N12を介しての
接地電位Vssへの電流パスは断たれており、またトラン
ジスタN11,N13のゲートには“L”が入力されるた
め、これらのトランジスタN11,N13もオフのままとな
ることから、ノード11は“H”が保持され、ワード線
セレクタsW は活性化されず、スペアワード線セレクタ
sspW が活性化されることとなる。これにより、アドレ
ス信号A0 ,A1 の両方の信号が“H”になる番地指定
のとき、スペアワード線がレギュラワード線の代りに使
用されるようになる。よって、テスト等でレギュラワー
ド線に問題が発見されてもスペアワード線が在る限り、
メモリとしての使用を可能にすることができる。
A1 が“H”になる番地に不良が発生したときに、ワー
ド線セレクタsW からスペアワード線セレクタsspW の
使用へ切換える場合には、ヒューズ素子F10,F12を切
断することになる。すると、アドレス信号A0 ,A1 が
“H”になっても、トランジスタN10,N12を介しての
接地電位Vssへの電流パスは断たれており、またトラン
ジスタN11,N13のゲートには“L”が入力されるた
め、これらのトランジスタN11,N13もオフのままとな
ることから、ノード11は“H”が保持され、ワード線
セレクタsW は活性化されず、スペアワード線セレクタ
sspW が活性化されることとなる。これにより、アドレ
ス信号A0 ,A1 の両方の信号が“H”になる番地指定
のとき、スペアワード線がレギュラワード線の代りに使
用されるようになる。よって、テスト等でレギュラワー
ド線に問題が発見されてもスペアワード線が在る限り、
メモリとしての使用を可能にすることができる。
【0014】ところが、この冗長回路にてワード線セレ
クタの切換えを行う際にはヒューズ素子を総本数の1/
2、つまりこの場合、2本切断しなければならないこと
が生産効率上の問題となっている。
クタの切換えを行う際にはヒューズ素子を総本数の1/
2、つまりこの場合、2本切断しなければならないこと
が生産効率上の問題となっている。
【0015】そこで、従来、アドレス信号をデコードし
た信号でアドレス信号応答用のトランジスタをドライブ
する回路が案出されている。
た信号でアドレス信号応答用のトランジスタをドライブ
する回路が案出されている。
【0016】図5はその一例となる半導体集積回路の構
成を示すものである。
成を示すものである。
【0017】この図に示す回路は、図4に示すものと同
様にプリチャージトランジスタP10を備え、セレクタs
W ,sspW のドライブ用ノード11を“H”にプリチャ
ージするようになっている。
様にプリチャージトランジスタP10を備え、セレクタs
W ,sspW のドライブ用ノード11を“H”にプリチャ
ージするようになっている。
【0018】N14〜N17はアドレス応答用のNチャネル
型MOS(以下、NMOSという。)トランジスタ、F
14〜F17はヒューズ素子であり、これらの素子N14〜N
17,F14〜F17は図4に示す素子N10〜N13,F10〜F
13と同様の形態でノード11と接地電位VSSとの間に接
続されている。
型MOS(以下、NMOSという。)トランジスタ、F
14〜F17はヒューズ素子であり、これらの素子N14〜N
17,F14〜F17は図4に示す素子N10〜N13,F10〜F
13と同様の形態でノード11と接地電位VSSとの間に接
続されている。
【0019】L0 〜L3 はアドレスデコーダとなるロジ
ックゲートであり、それぞれAND演算を行う。ロジッ
クゲートL0 にはアドレス反転信号バーA0 ,バーA1
が入力され、ロジックゲートL1 にはアドレス反転信号
バーA0 及びアドレス信号A1 が入力され、ロジックゲ
ートL2 にはアドレス信号A0 及びアドレス反転信号バ
ーA1 が入力され、ロジックゲートL3 にはアドレス信
号A0 ,A1 が入力されている。これにより、(A0 ,
A1 )、(A0 ,バーA1 )、(バーA0 ,A1 )、
(バーA0 ,バーA1 )の組合わせのうちいずれかが指
定されれば、ロジックゲートL0 〜L3 の出力B0 〜B
3 のいずれか1個が“H”になり、トランジスタN14〜
N17のいずれか1個がオンとなる。これにより、ノード
11が“L”となってワード線セレクタsW が活性化さ
れることとなる。
ックゲートであり、それぞれAND演算を行う。ロジッ
クゲートL0 にはアドレス反転信号バーA0 ,バーA1
が入力され、ロジックゲートL1 にはアドレス反転信号
バーA0 及びアドレス信号A1 が入力され、ロジックゲ
ートL2 にはアドレス信号A0 及びアドレス反転信号バ
ーA1 が入力され、ロジックゲートL3 にはアドレス信
号A0 ,A1 が入力されている。これにより、(A0 ,
A1 )、(A0 ,バーA1 )、(バーA0 ,A1 )、
(バーA0 ,バーA1 )の組合わせのうちいずれかが指
定されれば、ロジックゲートL0 〜L3 の出力B0 〜B
3 のいずれか1個が“H”になり、トランジスタN14〜
N17のいずれか1個がオンとなる。これにより、ノード
11が“L”となってワード線セレクタsW が活性化さ
れることとなる。
【0020】さて、この回路の場合、1つの番地指定に
対して活性化されるトランジスタはN14〜N17のうちい
ずれか1個であるため、いずれかの番地に不良が発生し
た場合に切断を要するヒューズ素子はF14〜F17のうち
いずれか1個で済む。例えば、アドレス信号A0 ,A1
が“H”となる番地に不良が発生している場合には、ト
ランジスタN17のみ活性化されるのであるから、これに
対応するヒューズ素子F17の1本のみを切断すれば、ア
ドレス信号A0 ,バーA1 またはバーA0 ,A1 または
バーA0 ,バーA1 が“H”になる番地指定の際にはレ
ギュラワード線セレクタsW が活性化されるが、アドレ
ス信号A0 ,A1 の両方共が“H”になる番地指定の場
合にはレギュラワード線セレクタsW ではなくスペアワ
ード線セレクタsspW が活性化されるようになる。よっ
て、この回路の場合、ヒューズ素子総本数の1/4の本
数の切断で済むこととなる。
対して活性化されるトランジスタはN14〜N17のうちい
ずれか1個であるため、いずれかの番地に不良が発生し
た場合に切断を要するヒューズ素子はF14〜F17のうち
いずれか1個で済む。例えば、アドレス信号A0 ,A1
が“H”となる番地に不良が発生している場合には、ト
ランジスタN17のみ活性化されるのであるから、これに
対応するヒューズ素子F17の1本のみを切断すれば、ア
ドレス信号A0 ,バーA1 またはバーA0 ,A1 または
バーA0 ,バーA1 が“H”になる番地指定の際にはレ
ギュラワード線セレクタsW が活性化されるが、アドレ
ス信号A0 ,A1 の両方共が“H”になる番地指定の場
合にはレギュラワード線セレクタsW ではなくスペアワ
ード線セレクタsspW が活性化されるようになる。よっ
て、この回路の場合、ヒューズ素子総本数の1/4の本
数の切断で済むこととなる。
【0021】しかしながら、この回路の場合には、ロジ
ックゲートL0 〜L3 を増設する分だけ、駆動素子とし
て使用するトランジスタの個数が増加し、チップ内での
冗長回路のパターンエリアが増えてしまうという問題が
ある。因みに、ロジックゲート1段で、2入力NAND
のPMOSトランジスタ2個及びNMOSトランジスタ
2個と、インバータのPMOS、NMOS各トランジス
タそれぞれ1個ずつとの計6個のトランジスタを必要と
する。よって、図5に示す回路の場合にはPMOS、N
MOSそれぞれ12個で合計24個のトランジスタが増
加することとなるのである。
ックゲートL0 〜L3 を増設する分だけ、駆動素子とし
て使用するトランジスタの個数が増加し、チップ内での
冗長回路のパターンエリアが増えてしまうという問題が
ある。因みに、ロジックゲート1段で、2入力NAND
のPMOSトランジスタ2個及びNMOSトランジスタ
2個と、インバータのPMOS、NMOS各トランジス
タそれぞれ1個ずつとの計6個のトランジスタを必要と
する。よって、図5に示す回路の場合にはPMOS、N
MOSそれぞれ12個で合計24個のトランジスタが増
加することとなるのである。
【0022】この駆動素子の個数という観点ではむしろ
図4に示す回路の方が優れており、上記従来の2種の冗
長回路を採用する場合、パターンエリア面積、生産効率
のいずれかを犠牲にせざるを得ないこととなっている。
図4に示す回路の方が優れており、上記従来の2種の冗
長回路を採用する場合、パターンエリア面積、生産効率
のいずれかを犠牲にせざるを得ないこととなっている。
【0023】
【発明が解決しようとする課題】以上のように、従来の
冗長回路にあっては、駆動成素子の個数を押さえようと
した場合はヒューズ素子の切断本数が増えて生産効率の
悪化を生じ、ヒューズ素子の切断本数の削減を図ろうと
すれば駆動素子の個数がかさんでチップ内での冗長回路
パターンのエリア面積が増大することとなり、従来の2
種の冗長回路の採用にあたっては、パターンエリア面
積、生産効率のいずれかを犠牲にせざるを得ないという
問題がある。
冗長回路にあっては、駆動成素子の個数を押さえようと
した場合はヒューズ素子の切断本数が増えて生産効率の
悪化を生じ、ヒューズ素子の切断本数の削減を図ろうと
すれば駆動素子の個数がかさんでチップ内での冗長回路
パターンのエリア面積が増大することとなり、従来の2
種の冗長回路の採用にあたっては、パターンエリア面
積、生産効率のいずれかを犠牲にせざるを得ないという
問題がある。
【0024】本発明は上記従来技術の有する問題点に鑑
みてなされたもので、その目的とするところは駆動素子
の個数を増加させることなく1個の番地についてのヒュ
ーズ素子の切断回数を減らすことができる半導体集積回
路を提供することにある。
みてなされたもので、その目的とするところは駆動素子
の個数を増加させることなく1個の番地についてのヒュ
ーズ素子の切断回数を減らすことができる半導体集積回
路を提供することにある。
【0025】
【課題を解決するための手段】本発明の半導体集積回路
は、電源電位ノードとレギュラワード線セレクタ及びス
ペアワード線セレクタを選択的に活性化させる第1のノ
ードとの間に接続された負荷素子と、上記第1のノード
と第2のノードとの間に接続された第1の駆動素子と、
第3のノードと接地電位ノードとの間に接続された第2
の駆動素子と、上記第1のノードと第4のノードとの間
に接続された第3の駆動素子と、第5のノードと上記接
地電位ノードとの間に接続された第4の駆動素子と、上
記第2のノードと上記第3のノードとの間に接続された
第1のヒューズ素子と、上記第2のノードと上記第5の
ノードとの間に接続された第2のヒューズ素子と、上記
第4のノードと上記第5のノードとの間に接続された第
3のヒューズ素子と、上記第4のノードと上記第3のノ
ードとの間に接続された第4のヒューズ素子とを備えて
いる。
は、電源電位ノードとレギュラワード線セレクタ及びス
ペアワード線セレクタを選択的に活性化させる第1のノ
ードとの間に接続された負荷素子と、上記第1のノード
と第2のノードとの間に接続された第1の駆動素子と、
第3のノードと接地電位ノードとの間に接続された第2
の駆動素子と、上記第1のノードと第4のノードとの間
に接続された第3の駆動素子と、第5のノードと上記接
地電位ノードとの間に接続された第4の駆動素子と、上
記第2のノードと上記第3のノードとの間に接続された
第1のヒューズ素子と、上記第2のノードと上記第5の
ノードとの間に接続された第2のヒューズ素子と、上記
第4のノードと上記第5のノードとの間に接続された第
3のヒューズ素子と、上記第4のノードと上記第3のノ
ードとの間に接続された第4のヒューズ素子とを備えて
いる。
【0026】さらに、本発明の半導体集積回路は、第1
の駆動素子をオン/オフ制御する第1の制御信号をこの
第1の駆動素子に与える第1の駆動制御手段と、第2の
駆動素子をオン/オフ制御する第2の制御信号をこの第
2の駆動素子に与える第2の駆動制御手段と、第3の駆
動素子を上記第1の駆動素子とは相反的にオン/オフ制
御する第3の制御信号をこの第3の駆動素子に与える第
3の駆動制御手段と、第4の駆動素子を上記第2の駆動
素子とは相反的にオン/オフ制御する第4の制御信号を
この第4の駆動素子に与える第4の駆動制御手段とを備
える構成とすることができる。
の駆動素子をオン/オフ制御する第1の制御信号をこの
第1の駆動素子に与える第1の駆動制御手段と、第2の
駆動素子をオン/オフ制御する第2の制御信号をこの第
2の駆動素子に与える第2の駆動制御手段と、第3の駆
動素子を上記第1の駆動素子とは相反的にオン/オフ制
御する第3の制御信号をこの第3の駆動素子に与える第
3の駆動制御手段と、第4の駆動素子を上記第2の駆動
素子とは相反的にオン/オフ制御する第4の制御信号を
この第4の駆動素子に与える第4の駆動制御手段とを備
える構成とすることができる。
【0027】
【作用】本発明によれば、レギュラ、スペアワード線セ
レクタの活性化を制御する第1のノードと接地電位ノー
ドとの間に、第1、第2の駆動素子により形成される電
流パスと、第1、第4の駆動素子により形成される電流
パスと、第3、第2の駆動素子により形成される電流パ
スと、第3、第4の駆動素子により形成される電流パス
との4本の電流パスによって4個のANDロジックのO
Rロジック演算回路を形成したことから、4個の電流パ
スのいずれかが成立すればレギュラワード線セレクタを
活性化させることができる。よって、冗長回路内におい
て4通りの番地指定を4個の駆動素子で得るデコーダと
してロジックを持つ。
レクタの活性化を制御する第1のノードと接地電位ノー
ドとの間に、第1、第2の駆動素子により形成される電
流パスと、第1、第4の駆動素子により形成される電流
パスと、第3、第2の駆動素子により形成される電流パ
スと、第3、第4の駆動素子により形成される電流パス
との4本の電流パスによって4個のANDロジックのO
Rロジック演算回路を形成したことから、4個の電流パ
スのいずれかが成立すればレギュラワード線セレクタを
活性化させることができる。よって、冗長回路内におい
て4通りの番地指定を4個の駆動素子で得るデコーダと
してロジックを持つ。
【0028】また、各電流パスを形成する駆動素子間に
ヒューズ素子を配置しており、その各ヒューズ素子を切
断すれば、対応するANDロジック電流パスが切られ、
その番地へのアドレス指定にあたってはスペアワード線
セレクタを活性化させることができる。
ヒューズ素子を配置しており、その各ヒューズ素子を切
断すれば、対応するANDロジック電流パスが切られ、
その番地へのアドレス指定にあたってはスペアワード線
セレクタを活性化させることができる。
【0029】よって、アドレス信号デコーダを不要と
し、駆動素子の個数を増加させることなく1個の番地に
ついてのヒューズ素子の切断回数を減らすことができ
る。
し、駆動素子の個数を増加させることなく1個の番地に
ついてのヒューズ素子の切断回数を減らすことができ
る。
【0030】
【実施例】以下に本発明の実施例について図面を参照し
つつ説明する。
つつ説明する。
【0031】図1は本発明の第1実施例に係る半導体集
積回路の構成を示すものである。
積回路の構成を示すものである。
【0032】この図に示す回路は、上記従来の回路と同
様にプリチャージトランジスタP10を備え、セレクタs
W ,sspW ドライブ用の第1のノードとなるノード11
を“H”にプリチャージする構成になっている。
様にプリチャージトランジスタP10を備え、セレクタs
W ,sspW ドライブ用の第1のノードとなるノード11
を“H”にプリチャージする構成になっている。
【0033】さて、冗長回路は駆動素子となる4個のN
MOSトランジスタN18〜N21と4個のヒューズ素子F
18〜F21とを備えている。
MOSトランジスタN18〜N21と4個のヒューズ素子F
18〜F21とを備えている。
【0034】トランジスタN18は、ドレインがノード1
1に接続され、ソースが第2のノード12に接続され、
ゲートにはアドレス信号A0 が入力されるようになって
いる。トランジスタN19は、ドレインが第3のノード1
3に接続され、ソースが接地電位VSSのノードに接続さ
れ、ゲートにはアドレス信号A1 が入力されるようにな
っている。トランジスタN20は、ドレインがノード11
に接続され、ソースが第4のノード14に接続され、ゲ
ートにはアドレス信号バーA0 が入力される。トランジ
スタN21は、ドレインが第5のノード15に接続され、
ソースが接地電位VSSのノードに接続され、ゲートには
アドレス信号バーA1 が入力されるようになっている。
1に接続され、ソースが第2のノード12に接続され、
ゲートにはアドレス信号A0 が入力されるようになって
いる。トランジスタN19は、ドレインが第3のノード1
3に接続され、ソースが接地電位VSSのノードに接続さ
れ、ゲートにはアドレス信号A1 が入力されるようにな
っている。トランジスタN20は、ドレインがノード11
に接続され、ソースが第4のノード14に接続され、ゲ
ートにはアドレス信号バーA0 が入力される。トランジ
スタN21は、ドレインが第5のノード15に接続され、
ソースが接地電位VSSのノードに接続され、ゲートには
アドレス信号バーA1 が入力されるようになっている。
【0035】ヒューズ素子F18はノード12とノード1
3との間に接続されており、トランジスタN18,N19が
オンとなることで、ノード11→トランジスタN18→ノ
ード12→ヒューズ素子F18→ノード13→トランジス
タN19→接地電位という電流パスが形成される。ヒュー
ズ素子F19はノード12とノード15との間に接続され
ており、トランジスタN18,N21がオンとなることで、
ノード11→トランジスタN18→ノード12→ヒューズ
素子F19→ノード15→トランジスタN21→接地電位と
いう電流パスが形成される。ヒューズ素子F20はノード
14とノード15との間に接続されており、トランジス
タN20,N21がオンとなることによって、ノード11→
トランジスタN20→ノード14→ヒューズ素子F20→ノ
ード15→トランジスタN21→接地電位という電流パス
が形成される。ヒューズ素子F21はノード14とノード
13との間に接続されており、トランジスタN20,N19
がオンとなることによって、ノード11→トランジスタ
N20→ノード14→ヒューズ素子F21→ノード13→ト
ランジスタN19→接地電位という電流パスが形成される
こととなる。これらのヒューズ素子F18〜F21は上記各
電流パスを切るときに、対応するものが切断されること
になるが、その切断はレーザにより行なわれる。
3との間に接続されており、トランジスタN18,N19が
オンとなることで、ノード11→トランジスタN18→ノ
ード12→ヒューズ素子F18→ノード13→トランジス
タN19→接地電位という電流パスが形成される。ヒュー
ズ素子F19はノード12とノード15との間に接続され
ており、トランジスタN18,N21がオンとなることで、
ノード11→トランジスタN18→ノード12→ヒューズ
素子F19→ノード15→トランジスタN21→接地電位と
いう電流パスが形成される。ヒューズ素子F20はノード
14とノード15との間に接続されており、トランジス
タN20,N21がオンとなることによって、ノード11→
トランジスタN20→ノード14→ヒューズ素子F20→ノ
ード15→トランジスタN21→接地電位という電流パス
が形成される。ヒューズ素子F21はノード14とノード
13との間に接続されており、トランジスタN20,N19
がオンとなることによって、ノード11→トランジスタ
N20→ノード14→ヒューズ素子F21→ノード13→ト
ランジスタN19→接地電位という電流パスが形成される
こととなる。これらのヒューズ素子F18〜F21は上記各
電流パスを切るときに、対応するものが切断されること
になるが、その切断はレーザにより行なわれる。
【0036】次に動作について説明する。
【0037】動作のサイクルは、ノード11をプリチャ
ージしておいてアドレス信号を待機する、というもの
で、従来と同様である。
ージしておいてアドレス信号を待機する、というもの
で、従来と同様である。
【0038】まず、待機時においては、トランジスタP
10のゲートにプリチャージ信号10として“L”が入力
されると同時に、トランジスタN18〜N21のゲートには
A0=A1 =バーA0 =バーA1 =“L”が入力され
る。これにより、トランジスタP10はオン、トランジス
タN18〜N21はオフとなるため、ノード11は“H”に
プリチャージされる。この状態でアドレス指定を待つこ
ととなる。
10のゲートにプリチャージ信号10として“L”が入力
されると同時に、トランジスタN18〜N21のゲートには
A0=A1 =バーA0 =バーA1 =“L”が入力され
る。これにより、トランジスタP10はオン、トランジス
タN18〜N21はオフとなるため、ノード11は“H”に
プリチャージされる。この状態でアドレス指定を待つこ
ととなる。
【0039】次に、メモリ動作時においては、トランジ
スタP10のゲートには“H”が入力され、ノード11へ
の電源電位Vccの供給が切られ、アドレス信号A0 ,バ
ーA0 ,A1 ,バーA1 が動作するまでノード11はフ
ローティング“H”が保たれる。ここで例えば、アドレ
ス信号A0 ,A1 が“H”になると、トランジスタN1
8,N19がオンとなり、ノード11が“L”にディスチ
ャージされてワード線セレクタsW が活性化される。こ
れにより、所定のワード線がドライブされることとな
る。
スタP10のゲートには“H”が入力され、ノード11へ
の電源電位Vccの供給が切られ、アドレス信号A0 ,バ
ーA0 ,A1 ,バーA1 が動作するまでノード11はフ
ローティング“H”が保たれる。ここで例えば、アドレ
ス信号A0 ,A1 が“H”になると、トランジスタN1
8,N19がオンとなり、ノード11が“L”にディスチ
ャージされてワード線セレクタsW が活性化される。こ
れにより、所定のワード線がドライブされることとな
る。
【0040】ところで、ワード線のアドレス信号A0 ,
A1 が“H”になる番地に不良が発生したときにワード
線セレクタsW からスペアワード線セレクタsspW の使
用へ切換える場合、ヒューズ素子F18を切断することに
なる。すると、アドレス信号A0 ,A1 が“H”になっ
ても、トランジスタN20,N21がオフで、ノード11か
ら接地電位Vssへの電流パスが断たれているため、ノー
ド11は“H”が保持されることとなる。よって、レギ
ュラワード線セレクタsW は活性化されず、スペアワー
ド線セレクタsspW が活性化されることとなる。これに
より、アドレス信号A0 ,バーA1 またはバーA0 ,A
1 またはバーA0 ,バーA1 が“H”になる番地指定の
場合にはレギュラワード線セレクタsW が使用される
が、アドレス信号A0 ,A1 が“H”になる番地指定の
場合にはスペアワード線sspW がレギュラワード線sW
の代りに使用されるようになり、テスト等でレギュラワ
ード線に問題が発見されてもスペアワード線が在る限
り、メモリとしての使用を可能にすることができる。
A1 が“H”になる番地に不良が発生したときにワード
線セレクタsW からスペアワード線セレクタsspW の使
用へ切換える場合、ヒューズ素子F18を切断することに
なる。すると、アドレス信号A0 ,A1 が“H”になっ
ても、トランジスタN20,N21がオフで、ノード11か
ら接地電位Vssへの電流パスが断たれているため、ノー
ド11は“H”が保持されることとなる。よって、レギ
ュラワード線セレクタsW は活性化されず、スペアワー
ド線セレクタsspW が活性化されることとなる。これに
より、アドレス信号A0 ,バーA1 またはバーA0 ,A
1 またはバーA0 ,バーA1 が“H”になる番地指定の
場合にはレギュラワード線セレクタsW が使用される
が、アドレス信号A0 ,A1 が“H”になる番地指定の
場合にはスペアワード線sspW がレギュラワード線sW
の代りに使用されるようになり、テスト等でレギュラワ
ード線に問題が発見されてもスペアワード線が在る限
り、メモリとしての使用を可能にすることができる。
【0041】このように本実施例によれば、レギュラ、
スペア各ワード線セレクタsW ,sspW の活性化を制御
するノード11と接地電位VSSのノードとの間に、トラ
ンジスタN18,N19により形成される電流パスと、トラ
ンジスタN18,N21により形成される電流パスと、トラ
ンジスタN20,N21により形成される電流パスと、トラ
ンジスタN20,N19により形成される電流パスとの4本
の電流パスによって4個のANDロジックのORロジッ
ク演算回路を形成したことから、4個の電流パスのいず
れかが成立すればレギュラワード線セレクタsW を活性
化させることができる。よって、冗長回路内にて4通り
の番地指定を4個の駆動素子で得るデコーダとしてのロ
ジックを持つことができる。
スペア各ワード線セレクタsW ,sspW の活性化を制御
するノード11と接地電位VSSのノードとの間に、トラ
ンジスタN18,N19により形成される電流パスと、トラ
ンジスタN18,N21により形成される電流パスと、トラ
ンジスタN20,N21により形成される電流パスと、トラ
ンジスタN20,N19により形成される電流パスとの4本
の電流パスによって4個のANDロジックのORロジッ
ク演算回路を形成したことから、4個の電流パスのいず
れかが成立すればレギュラワード線セレクタsW を活性
化させることができる。よって、冗長回路内にて4通り
の番地指定を4個の駆動素子で得るデコーダとしてのロ
ジックを持つことができる。
【0042】また、各電流パスを形成するトランジスタ
N18,N19またはN18,N21またはN20,N21またはN
20,N19間にヒューズ素子F18またはF19またはF20ま
たはF21を配置しており、対応するヒューズ素子F18〜
F20を切断すれば、当該ANDロジック電流パスが切ら
れ、その番地へのアドレス指定にあたってはスペアワー
ド線セレクタsspW を活性化させることができる。
N18,N19またはN18,N21またはN20,N21またはN
20,N19間にヒューズ素子F18またはF19またはF20ま
たはF21を配置しており、対応するヒューズ素子F18〜
F20を切断すれば、当該ANDロジック電流パスが切ら
れ、その番地へのアドレス指定にあたってはスペアワー
ド線セレクタsspW を活性化させることができる。
【0043】したがって、アドレス信号デコーダを不要
とし、駆動素子となるトランジスタの個数を増加させる
ことがなく、かつヒューズ素子の切断回数を1番地につ
き1回で、ヒューズ素子総本数の1/4の切断で済むこ
ととなる。
とし、駆動素子となるトランジスタの個数を増加させる
ことがなく、かつヒューズ素子の切断回数を1番地につ
き1回で、ヒューズ素子総本数の1/4の切断で済むこ
ととなる。
【0044】図2は本発明の第2実施例に係る半導体集
積回路の構成を示すものである。
積回路の構成を示すものである。
【0045】この図に示すものは、アドレスが3本の場
合の構成を有している。よって、図1に示す構成の他
に、NMOSトランジスタN22,N23とヒューズ素子F
22,F23とを有する。
合の構成を有している。よって、図1に示す構成の他
に、NMOSトランジスタN22,N23とヒューズ素子F
22,F23とを有する。
【0046】トランジスタN22は、ドレインがノード1
6に接続され、ソースが接地電位VSSのノードに接続さ
れ、ゲートにはアドレス信号A2 が入力される。トラン
ジスタN23は、ドレインがノード17に接続され、ソー
スが接地電位VSSのノードに接続され、ゲートにはアド
レス信号バーA2 が入力されるようになっている。
6に接続され、ソースが接地電位VSSのノードに接続さ
れ、ゲートにはアドレス信号A2 が入力される。トラン
ジスタN23は、ドレインがノード17に接続され、ソー
スが接地電位VSSのノードに接続され、ゲートにはアド
レス信号バーA2 が入力されるようになっている。
【0047】ヒューズ素子F22はノード11とノード1
6との間に接続されており、トランジスタN22のオンに
よってノード11→ヒューズ素子F22→ノード16→ト
ランジスタN22→接地電位VSSのノードという電流パス
が形成される。ヒューズ素子F23はノード11とノード
17との間に接続され、トランジスタN23のオンによっ
てノード11→ヒューズ素子F23→ノード17→トラン
ジスタN23→接地電位VSSのノードという電流パスが形
成されるようになっている。
6との間に接続されており、トランジスタN22のオンに
よってノード11→ヒューズ素子F22→ノード16→ト
ランジスタN22→接地電位VSSのノードという電流パス
が形成される。ヒューズ素子F23はノード11とノード
17との間に接続され、トランジスタN23のオンによっ
てノード11→ヒューズ素子F23→ノード17→トラン
ジスタN23→接地電位VSSのノードという電流パスが形
成されるようになっている。
【0048】この回路の動作のサイクルは、やはり、ノ
ード11をプリチャージしておいてアドレス信号を待機
する、というもので、従来と同様である。
ード11をプリチャージしておいてアドレス信号を待機
する、というもので、従来と同様である。
【0049】メモリ動作時において、例えば、アドレス
信号A0 ,A1 ,A2 が“H”になると、トランジスタ
N18,N19,N22がオンとなり、ノード11が“L”に
ディスチャージされてワード線セレクタsW が活性化さ
れる。これにより、所定のワード線がドライブされるこ
ととなる。
信号A0 ,A1 ,A2 が“H”になると、トランジスタ
N18,N19,N22がオンとなり、ノード11が“L”に
ディスチャージされてワード線セレクタsW が活性化さ
れる。これにより、所定のワード線がドライブされるこ
ととなる。
【0050】ところで、ワード線のアドレス信号A0 ,
A1 ,A2 が“H”になる番地に不良が発生したときに
ワード線セレクタsW からスペアワード線セレクタssp
W の使用へ切換える場合は、ヒューズ素子F19,F22を
切断することになる。すると、アドレス信号A0 ,A1
が“H”になっても、トランジスタN20,N21がオフの
ため、ヒューズF19を介したノード11から接地電位V
ssへの電流パスが断たれているため、ノード11は
“H”が保持されることとなり、また、ヒューズF22を
介したノード11から接地電位Vssへの電流パスが断た
れる。よって、レギュラワード線セレクタsW は活性化
されず、スペアワード線セレクタsspW が活性化される
こととなる。
A1 ,A2 が“H”になる番地に不良が発生したときに
ワード線セレクタsW からスペアワード線セレクタssp
W の使用へ切換える場合は、ヒューズ素子F19,F22を
切断することになる。すると、アドレス信号A0 ,A1
が“H”になっても、トランジスタN20,N21がオフの
ため、ヒューズF19を介したノード11から接地電位V
ssへの電流パスが断たれているため、ノード11は
“H”が保持されることとなり、また、ヒューズF22を
介したノード11から接地電位Vssへの電流パスが断た
れる。よって、レギュラワード線セレクタsW は活性化
されず、スペアワード線セレクタsspW が活性化される
こととなる。
【0051】本実施例の冗長回路の場合には、図1に示
す回路構成と図4に示す回路構成との組合わせに当た
る。
す回路構成と図4に示す回路構成との組合わせに当た
る。
【0052】図4に示す考え方で3本のアドレスに対応
した構成とした場合、1つの番地につき6本の1/2で
3本のヒューズ切断を要することになる。これに対し、
本実施例の場合には2本のヒューズ切断で済み、1個の
番地についてのヒューズ素子切断回数削減が達成されて
いる。
した構成とした場合、1つの番地につき6本の1/2で
3本のヒューズ切断を要することになる。これに対し、
本実施例の場合には2本のヒューズ切断で済み、1個の
番地についてのヒューズ素子切断回数削減が達成されて
いる。
【0053】図3は本発明の第3実施例に係る半導体集
積回路の構成を示すもんである。
積回路の構成を示すもんである。
【0054】この図に示す回路は、アドレスが4本の場
合の構成を有しており、図1に示す回路構成が2個並列
に設けられている。図3では、トランジスタN18〜N2
1、ヒューズ素子F18〜F21、及びノード12〜15
に、それぞれ位置的に対応する要素の符号に´を付して
いる。
合の構成を有しており、図1に示す回路構成が2個並列
に設けられている。図3では、トランジスタN18〜N2
1、ヒューズ素子F18〜F21、及びノード12〜15
に、それぞれ位置的に対応する要素の符号に´を付して
いる。
【0055】トランジスタN18´のゲートにはアドレス
信号A2 が入力され、トランジスタN19´のゲートには
アドレス信号A3 が入力され、トランジスタN20´のゲ
ートにはアドレス信号バーA2 が入力され、トランジス
タN21´のゲートにはアドレス信号バーA3 が入力され
ている。
信号A2 が入力され、トランジスタN19´のゲートには
アドレス信号A3 が入力され、トランジスタN20´のゲ
ートにはアドレス信号バーA2 が入力され、トランジス
タN21´のゲートにはアドレス信号バーA3 が入力され
ている。
【0056】本実施例の回路においても動作のサイクル
は、ノード11をプリチャージしておいてアドレス信号
を待機する、というもので、従来と同様である。
は、ノード11をプリチャージしておいてアドレス信号
を待機する、というもので、従来と同様である。
【0057】そして、例えば、アドレス信号A0 ,A1
,A2 ,A3 が“H”になったとする。すると、トラ
ンジスタN18,N19,N18´,N19´がオンとなり、ノ
ード11がディスチャージされてレギュラワード線sW
が活性化される。
,A2 ,A3 が“H”になったとする。すると、トラ
ンジスタN18,N19,N18´,N19´がオンとなり、ノ
ード11がディスチャージされてレギュラワード線sW
が活性化される。
【0058】ところで、アドレス信号A0 ,A1 ,A2
,A3 が“H”になる番地に不良が発生している場
合、ヒューズ素子F18,F18´を切断することとなる。
これにより、アドレス信号A0 ,A1 が“H”になって
も、トランジスタN20,N21がオフのため、ヒューズF
18を介したノード11から接地電位Vssへの電流パスが
断たれ、ノード11は“H”が保持されることとなる。
また、アドレス信号A2 ,A3 が“H”になっても、ト
ランジスタN20´,N21´がオフのため、ヒューズF18
´を介したノード11から接地電位Vssへの電流パスが
断たれ、ノード11は“H”が保持されることとなる。
よって、レギュラワード線セレクタsW は活性化され
ず、スペアワード線セレクタsspW が活性化されること
となる。
,A3 が“H”になる番地に不良が発生している場
合、ヒューズ素子F18,F18´を切断することとなる。
これにより、アドレス信号A0 ,A1 が“H”になって
も、トランジスタN20,N21がオフのため、ヒューズF
18を介したノード11から接地電位Vssへの電流パスが
断たれ、ノード11は“H”が保持されることとなる。
また、アドレス信号A2 ,A3 が“H”になっても、ト
ランジスタN20´,N21´がオフのため、ヒューズF18
´を介したノード11から接地電位Vssへの電流パスが
断たれ、ノード11は“H”が保持されることとなる。
よって、レギュラワード線セレクタsW は活性化され
ず、スペアワード線セレクタsspW が活性化されること
となる。
【0059】4本のアドレスに関し、図4に示す考え方
で構成した場合、1つの番地につき8本の1/2で4本
のヒューズ切断を要することになる。これに対し、本実
施例の場合には2本のヒューズ切断で済み、1個の番地
についてのヒューズ素子切断回数削減が実現されてい
る。
で構成した場合、1つの番地につき8本の1/2で4本
のヒューズ切断を要することになる。これに対し、本実
施例の場合には2本のヒューズ切断で済み、1個の番地
についてのヒューズ素子切断回数削減が実現されてい
る。
【0060】
【発明の効果】以上説明したように本発明によれば、レ
ギュラ、スペアワード線セレクタの活性化を制御する第
1のノードと接地電位ノードとの間に、第1、第2の駆
動素子により形成される電流パスと、第1、第4の駆動
素子により形成される電流パスと、第3、第2の駆動素
子により形成される電流パスと、第3、第4の駆動素子
により形成される電流パスとの4本の電流パスによって
4個のANDロジックのORロジック演算回路を形成し
たことから、4個の電流パスのいずれかが成立すればレ
ギュラワード線セレクタを活性化させることができ、冗
長回路内において4通りの番地指定を4個の駆動素子で
得るデコーダとしてロジックを持つこととなり、また、
各電流パスを形成する駆動素子間にヒューズ素子を配置
しており、その各ヒューズ素子を切断すれば、対応する
ANDロジック電流パスが切られ、その番地へのアドレ
ス指定にあたってはスペアワード線セレクタを活性化さ
せることができるので、アドレス信号デコーダを不要と
し、駆動素子の個数を増加させることなしに1個の番地
についてのヒューズ素子の切断回数を減らすことができ
る。
ギュラ、スペアワード線セレクタの活性化を制御する第
1のノードと接地電位ノードとの間に、第1、第2の駆
動素子により形成される電流パスと、第1、第4の駆動
素子により形成される電流パスと、第3、第2の駆動素
子により形成される電流パスと、第3、第4の駆動素子
により形成される電流パスとの4本の電流パスによって
4個のANDロジックのORロジック演算回路を形成し
たことから、4個の電流パスのいずれかが成立すればレ
ギュラワード線セレクタを活性化させることができ、冗
長回路内において4通りの番地指定を4個の駆動素子で
得るデコーダとしてロジックを持つこととなり、また、
各電流パスを形成する駆動素子間にヒューズ素子を配置
しており、その各ヒューズ素子を切断すれば、対応する
ANDロジック電流パスが切られ、その番地へのアドレ
ス指定にあたってはスペアワード線セレクタを活性化さ
せることができるので、アドレス信号デコーダを不要と
し、駆動素子の個数を増加させることなしに1個の番地
についてのヒューズ素子の切断回数を減らすことができ
る。
【図1】本発明の第1実施例に係る半導体集積回路の構
成を示すブロック図。
成を示すブロック図。
【図2】本発明の第2実施例に係る半導体集積回路の構
成を示すブロック図。
成を示すブロック図。
【図3】本発明の第3実施例に係る半導体集積回路の構
成を示すブロック図。
成を示すブロック図。
【図4】従来技術の一例となる半導体集積回路の構成を
示すブロック図。
示すブロック図。
【図5】従来技術の別の一例となる半導体集積回路の構
成を示すブロック図。
成を示すブロック図。
【図6】図1〜図5に示す回路の動作を示すタイミング
チャート。
チャート。
【図7】従来のスペアワード線付DRAMの概略構成を
示すブロック図。
示すブロック図。
sW レギュラワード線セレクタ sspW スペアワード線セレクタ A0 〜A3 ,バーA0 〜バーA3 アドレス信号 10 プリチャージ信号 11 第1のノード 12,12´ 第2のノード 13,13´ 第3のノード 14,14´ 第4のノード 15,15´ 第5のノード P10 負荷素子としてのPチャネル型MOSトランジス
タ N18,N18´ 第1の駆動素子としてのNチャネル型M
OSトランジスタ N19,N19´ 第2の駆動素子としてのNチャネル型M
OSトランジスタ N20,N20´ 第3の駆動素子としてのNチャネル型M
OSトランジスタ N21,N21´ 第4の駆動素子としてのNチャネル型M
OSトランジスタ F18 第1のヒューズ素子 F19 第2のヒューズ素子 F20 第3のヒューズ素子 F21 第4のヒューズ素子
タ N18,N18´ 第1の駆動素子としてのNチャネル型M
OSトランジスタ N19,N19´ 第2の駆動素子としてのNチャネル型M
OSトランジスタ N20,N20´ 第3の駆動素子としてのNチャネル型M
OSトランジスタ N21,N21´ 第4の駆動素子としてのNチャネル型M
OSトランジスタ F18 第1のヒューズ素子 F19 第2のヒューズ素子 F20 第3のヒューズ素子 F21 第4のヒューズ素子
Claims (2)
- 【請求項1】電源電位ノードと第1のノードとの間に接
続された負荷素子と、 前記第1のノードと第2のノードとの間に接続された第
1の駆動素子と、 第3のノードと接地電位ノードとの間に接続された第2
の駆動素子と、 前記第1のノードと第4のノードとの間に接続された第
3の駆動素子と、 第5のノードと前記接地電位ノードとの間に接続された
第4の駆動素子と、 前記第2のノードと前記第3のノードとの間に接続され
た第1のヒューズ素子と、 前記第2のノードと前記第5のノードとの間に接続され
た第2のヒューズ素子と、 前記第4のノードと前記第5のノードとの間に接続され
た第3のヒューズ素子と、 前記第4のノードと前記第3のノードとの間に接続され
た第4のヒューズ素子とを備えている半導体集積回路。 - 【請求項2】第1の駆動素子をオン/オフ制御する第1
の制御信号を該第1の駆動素子に与える第1の駆動制御
手段と、 第2の駆動素子をオン/オフ制御する第2の制御信号を
該第2の駆動素子に与える第2の駆動制御手段と、 第3の駆動素子を前記第1の駆動素子とは相反的にオン
/オフ制御する第3の制御信号を該第3の駆動素子に与
える第3の駆動制御手段と、 第4の駆動素子を前記第2の駆動素子とは相反的にオン
/オフ制御する第4の制御信号を該第4の駆動素子に与
える第4の駆動制御手段とを備えている請求項1記載の
半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4234852A JPH0684352A (ja) | 1992-09-02 | 1992-09-02 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4234852A JPH0684352A (ja) | 1992-09-02 | 1992-09-02 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0684352A true JPH0684352A (ja) | 1994-03-25 |
Family
ID=16977368
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4234852A Pending JPH0684352A (ja) | 1992-09-02 | 1992-09-02 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0684352A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100363327B1 (ko) * | 2000-03-23 | 2002-11-30 | 삼성전자 주식회사 | 퓨즈 회로 및 그것의 프로그램 상태 검출 방법 |
KR100375987B1 (ko) * | 2000-12-28 | 2003-03-15 | 삼성전자주식회사 | 반도체 메모리 장치의 리던던시 회로 |
-
1992
- 1992-09-02 JP JP4234852A patent/JPH0684352A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100363327B1 (ko) * | 2000-03-23 | 2002-11-30 | 삼성전자 주식회사 | 퓨즈 회로 및 그것의 프로그램 상태 검출 방법 |
KR100375987B1 (ko) * | 2000-12-28 | 2003-03-15 | 삼성전자주식회사 | 반도체 메모리 장치의 리던던시 회로 |
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