JPH11162190A - 直列ヒューズ冗長回路 - Google Patents
直列ヒューズ冗長回路Info
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- JPH11162190A JPH11162190A JP9324071A JP32407197A JPH11162190A JP H11162190 A JPH11162190 A JP H11162190A JP 9324071 A JP9324071 A JP 9324071A JP 32407197 A JP32407197 A JP 32407197A JP H11162190 A JPH11162190 A JP H11162190A
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Abstract
(57)【要約】
【課題】従来のヒューズ切断式の冗長回路は、各ヒュー
ズにラッチ回路が設けられ素子数が多く、製造工程が増
え占有面積が大きかった。電源投入時にラッチ回路の初
期リセットさせるための電源立ち上がり検出回路が必要
であった。 【解決手段】本発明は、電流通路（ドレイン・ソース）
が直列接続され、アドレスデコード信号で駆動するトラ
ンジスタＴr0〜Ｔr3（トランジスタ列）と、各トランジ
スタの電流通路間に接続し、冗長回路使用時にいずれか
を切断するヒューズｈ０〜ｈ３と、前記電流通路へ冗長
回路選択時にＬレベル信号を出力する冗長イネーブル回
路１３と、前記電流通路に接続しトランジスタのオン動
作と前記Ｌレベル信号によりＨレベルのＲＣ信号を出力
するインバータ回路１１と、ＲＣ信号及び他のアドレス
デコード信号によるＲＡ，ＲＢ信号を受けて、冗長回路
選択信号（／ＲＥＮ）を出力する直列ヒューズ冗長回路
である。
ズにラッチ回路が設けられ素子数が多く、製造工程が増
え占有面積が大きかった。電源投入時にラッチ回路の初
期リセットさせるための電源立ち上がり検出回路が必要
であった。 【解決手段】本発明は、電流通路（ドレイン・ソース）
が直列接続され、アドレスデコード信号で駆動するトラ
ンジスタＴr0〜Ｔr3（トランジスタ列）と、各トランジ
スタの電流通路間に接続し、冗長回路使用時にいずれか
を切断するヒューズｈ０〜ｈ３と、前記電流通路へ冗長
回路選択時にＬレベル信号を出力する冗長イネーブル回
路１３と、前記電流通路に接続しトランジスタのオン動
作と前記Ｌレベル信号によりＨレベルのＲＣ信号を出力
するインバータ回路１１と、ＲＣ信号及び他のアドレス
デコード信号によるＲＡ，ＲＢ信号を受けて、冗長回路
選択信号（／ＲＥＮ）を出力する直列ヒューズ冗長回路
である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
時に回路素子に生じた不具合を補償するためのヒューズ
切断式の冗長回路に関する。
時に回路素子に生じた不具合を補償するためのヒューズ
切断式の冗長回路に関する。
【０００２】
【従来の技術】一般に半導体装置を製造した場合、設計
時や製造時に定めたマージンを越えたり、製造ミス等に
より半導体装置の一部に不具合が生じる可能性がある。
このような不具合が半導体装置の一部に生じると、場合
によっては、その装置全体が不良品となることもあり、
その不具合の箇所を電気的に切り離して良品として利用
できるような手法が用いられている。
時や製造時に定めたマージンを越えたり、製造ミス等に
より半導体装置の一部に不具合が生じる可能性がある。
このような不具合が半導体装置の一部に生じると、場合
によっては、その装置全体が不良品となることもあり、
その不具合の箇所を電気的に切り離して良品として利用
できるような手法が用いられている。
【０００３】この手法として、代表的なものには、回路
網の中で線部分にレーザ光の照射により電気的に遮断可
能なヒューズを設けておき、そのヒューズを溶解して不
具合のあった素子自体やそれを含む回路をブロック単位
で電気的に切り離し可能なヒューズ切断式の冗長回路が
ある。
網の中で線部分にレーザ光の照射により電気的に遮断可
能なヒューズを設けておき、そのヒューズを溶解して不
具合のあった素子自体やそれを含む回路をブロック単位
で電気的に切り離し可能なヒューズ切断式の冗長回路が
ある。
【０００４】図５には、従来の冗長回路の構成例を示
す。
す。
【０００５】この冗長回路は、アドレスデコード信号Ａ
0 〜Ａ3 ，Ｂ0 〜Ｂ3 ，Ｃ0 〜Ｃ3のそれぞれの配線上
にラッチ回路と、各ラッチ回路をラッチ動作させる駆動
部と、ヒューズが設けられ、各アドレスデコード信号Ａ
0 〜Ａ3 ，Ｂ0 〜Ｂ3 ，Ｃ0〜Ｃ3 群からの出力信号Ｒ
Ａ，ＲＢ，ＲＣをとりまとめるＮＡＮＤ回路６とで構成
される。ここで、アドレスデコード信号Ａ0 〜Ａ3 ，Ｂ
0 〜Ｂ3 ，Ｃ0 〜Ｃ3に対する処理構成は同等であるた
め、代表的にアドレスデコード信号Ｃ0 〜Ｃ3に対応す
るヒューズの構成を示し説明する。
0 〜Ａ3 ，Ｂ0 〜Ｂ3 ，Ｃ0 〜Ｃ3のそれぞれの配線上
にラッチ回路と、各ラッチ回路をラッチ動作させる駆動
部と、ヒューズが設けられ、各アドレスデコード信号Ａ
0 〜Ａ3 ，Ｂ0 〜Ｂ3 ，Ｃ0〜Ｃ3 群からの出力信号Ｒ
Ａ，ＲＢ，ＲＣをとりまとめるＮＡＮＤ回路６とで構成
される。ここで、アドレスデコード信号Ａ0 〜Ａ3 ，Ｂ
0 〜Ｂ3 ，Ｃ0 〜Ｃ3に対する処理構成は同等であるた
め、代表的にアドレスデコード信号Ｃ0 〜Ｃ3に対応す
るヒューズの構成を示し説明する。
【０００６】この冗長回路において、アドレスデコード
信号Ｃ0 〜Ｃ3 の配線上には、それぞれにラッチ回路２
ａ〜２ｄが配置される。これらのラッチ回路２ａ〜２ｄ
には、電源投入時にラッチ解除を行うための信号／Ｐu
（以下、／は反転信号を表す）を供給する配線が接続さ
れる。信号／Ｐｕの入力により、ラッチ回路２ａ〜２ｄ
をそれぞれラッチ動作させるためのトランジスタ対４ａ
〜４ｄ及びＮＡＮＤ回路５ａ〜５ｄとからなる駆動部が
設けられる。
信号Ｃ0 〜Ｃ3 の配線上には、それぞれにラッチ回路２
ａ〜２ｄが配置される。これらのラッチ回路２ａ〜２ｄ
には、電源投入時にラッチ解除を行うための信号／Ｐu
（以下、／は反転信号を表す）を供給する配線が接続さ
れる。信号／Ｐｕの入力により、ラッチ回路２ａ〜２ｄ
をそれぞれラッチ動作させるためのトランジスタ対４ａ
〜４ｄ及びＮＡＮＤ回路５ａ〜５ｄとからなる駆動部が
設けられる。
【０００７】不具合の発生により、ヒューズ３ａ〜３ｄ
をレーザ光等で溶断する。この溶断より、ヒューズが溶
断されたラッチ回路２ａ〜２ｄの出力信号がＲＣ信号と
なってＮＡＮＤ回路６への入力レベルが、Ｌレベルから
Ｈレベルに変位し、ＮＡＮＤ回路６からＨレベルで出力
されていた冗長回路選択信号／ＲＥＮがＬレベルとな
り、このＬレベルになった時に冗長回路を選択する。
をレーザ光等で溶断する。この溶断より、ヒューズが溶
断されたラッチ回路２ａ〜２ｄの出力信号がＲＣ信号と
なってＮＡＮＤ回路６への入力レベルが、Ｌレベルから
Ｈレベルに変位し、ＮＡＮＤ回路６からＨレベルで出力
されていた冗長回路選択信号／ＲＥＮがＬレベルとな
り、このＬレベルになった時に冗長回路を選択する。
【０００８】
【発明が解決しようとする課題】前述したヒューズ切断
式の冗長回路においては、ヒューズ１個に対して、ラッ
チ回路が１個が設けられ、トランジスタ対からなる駆動
部も必要となっているため、形成する素子数が多くな
り、結果的に製造工程が多く、占有面積が大きくなって
いた。
式の冗長回路においては、ヒューズ１個に対して、ラッ
チ回路が１個が設けられ、トランジスタ対からなる駆動
部も必要となっているため、形成する素子数が多くな
り、結果的に製造工程が多く、占有面積が大きくなって
いた。
【０００９】そして、電源投入時にラッチ回路の初期リ
セットを行うための信号Ｐuを発生させる図示しない電
源立ち上がり検出回路も必要であった。
セットを行うための信号Ｐuを発生させる図示しない電
源立ち上がり検出回路も必要であった。
【００１０】そこで本発明は、簡素な構成で素子数を最
小限に抑え、駆動するための検出回路を必要としない直
列ヒューズ冗長回路を提供することを目的とする。
小限に抑え、駆動するための検出回路を必要としない直
列ヒューズ冗長回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明は上記目的を達成
するために、入力されるアドレスデコード信号群に駆動
され、電流通路が直列接続された複数のトランジスタで
構成される複数のトランジスタ列と、それぞれに抵抗を
介して前記トランジスタ列の電流通路の一端にそれぞれ
所定電源を供給する電源と、前記トランジスタのそれぞ
れのソース・ドレイン間を短絡させ、切断可能な複数の
ヒューズと、前記トランジスタ列の電流通路の他端に接
続し、冗長回路を選択する所定レベルのイネーブル信号
を入力する冗長イネーブル回路とを備え、各アドレスデ
コード信号群による選択信号が予め定めたレベルで一致
した時に冗長回路を選択する直列ヒューズ冗長回路を提
供する。
するために、入力されるアドレスデコード信号群に駆動
され、電流通路が直列接続された複数のトランジスタで
構成される複数のトランジスタ列と、それぞれに抵抗を
介して前記トランジスタ列の電流通路の一端にそれぞれ
所定電源を供給する電源と、前記トランジスタのそれぞ
れのソース・ドレイン間を短絡させ、切断可能な複数の
ヒューズと、前記トランジスタ列の電流通路の他端に接
続し、冗長回路を選択する所定レベルのイネーブル信号
を入力する冗長イネーブル回路とを備え、各アドレスデ
コード信号群による選択信号が予め定めたレベルで一致
した時に冗長回路を選択する直列ヒューズ冗長回路を提
供する。
【００１２】以上のような構成の直列ヒューズ冗長回路
において、冗長回路を使用しない場合には、ヒューズを
切断せず、スイッチ手段のそれぞれのスイッチがショー
トされ、スイッチのオン・オフに関わらず、常に冗長イ
ネーブル回路からのＨレベルの／ＥＮ信号がインバータ
回路に入力され、ＬレベルのＲＣ信号が出力される。ま
た、冗長回路を使用する場合には、いずれか１つがＨレ
ベルになるアドレスデコード信号Ｃ0 〜Ｃ3 がトランジ
スタＴr0〜Ｔr3のゲートに順次入力した際に、切断され
た、例えばヒューズｈ1 が短絡していたトランジスタＴ
r1のゲートにＨレベルのアドレスデコード信号Ｃ1が入
力した際に、トランジスタＴr1 がオンして、電流通路
が導通し、／ＣＥのレベル変位に同期するＬレベルの／
ＥＮ信号がインバータ回路に入力され、このインバータ
回路からＨレベルのＲＣ信号が出力される。従って、Ｒ
Ａ，ＲＢ信号が共にＨレベル信号となった時に、冗長回
路が選択される。
において、冗長回路を使用しない場合には、ヒューズを
切断せず、スイッチ手段のそれぞれのスイッチがショー
トされ、スイッチのオン・オフに関わらず、常に冗長イ
ネーブル回路からのＨレベルの／ＥＮ信号がインバータ
回路に入力され、ＬレベルのＲＣ信号が出力される。ま
た、冗長回路を使用する場合には、いずれか１つがＨレ
ベルになるアドレスデコード信号Ｃ0 〜Ｃ3 がトランジ
スタＴr0〜Ｔr3のゲートに順次入力した際に、切断され
た、例えばヒューズｈ1 が短絡していたトランジスタＴ
r1のゲートにＨレベルのアドレスデコード信号Ｃ1が入
力した際に、トランジスタＴr1 がオンして、電流通路
が導通し、／ＣＥのレベル変位に同期するＬレベルの／
ＥＮ信号がインバータ回路に入力され、このインバータ
回路からＨレベルのＲＣ信号が出力される。従って、Ｒ
Ａ，ＲＢ信号が共にＨレベル信号となった時に、冗長回
路が選択される。
【００１３】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について詳細に説明する。
施形態について詳細に説明する。
【００１４】図１には、本発明による直列ヒューズ冗長
回路の実施形態の一構成例を示し説明する。尚、以下の
実施形態において、”／”は、Low イネーブル信号を意
味するものとする。
回路の実施形態の一構成例を示し説明する。尚、以下の
実施形態において、”／”は、Low イネーブル信号を意
味するものとする。
【００１５】本実施形態の直列ヒューズ冗長回路におい
て、アドレスデコード信号Ａ0 〜Ａ3 ，Ｂ0 〜Ｂ3 ，Ｃ
0 〜Ｃ3 のそれぞれに対する処理構成は、同等であるた
め、代表的にアドレスデコード信号Ｃ0 〜Ｃ3 に対応す
る冗長回路の構成を示し説明する。
て、アドレスデコード信号Ａ0 〜Ａ3 ，Ｂ0 〜Ｂ3 ，Ｃ
0 〜Ｃ3 のそれぞれに対する処理構成は、同等であるた
め、代表的にアドレスデコード信号Ｃ0 〜Ｃ3 に対応す
る冗長回路の構成を示し説明する。
【００１６】この直列ヒューズ冗長回路は、一端が抵抗
Ｒ１を介して電源に接続され、他端が後述する／ＥＮ信
号を出力する冗長イネーブル回路１３に接続され、電流
通路（ドレイン・ソース）が直列接続されたトランジス
タＴr0，Ｔr1，Ｔr2，Ｔr3（トランジスタ列）と、それ
ぞれのトランジスタのドレインとソースとの間に接続さ
れたヒューズｈ０，ｈ１，ｈ２，ｈ３（ヒューズ列）
と、抵抗Ｒ１及びトランジスタＴr0のドレインに接続さ
れたインバータ回路１１と、各アドレスデコード信号Ａ
0 〜Ａ3 ，Ｂ0 〜Ｂ3 ，Ｃ0 〜Ｃ3 群のインバータ回路
１１からの出力信号ＲＡ，ＲＢ，ＲＣをとりまとめ、Ｌ
レベルの／ＲＥＮ信号の出力により冗長回路を選択させ
るＮＡＮＤ回路１２とで構成される。
Ｒ１を介して電源に接続され、他端が後述する／ＥＮ信
号を出力する冗長イネーブル回路１３に接続され、電流
通路（ドレイン・ソース）が直列接続されたトランジス
タＴr0，Ｔr1，Ｔr2，Ｔr3（トランジスタ列）と、それ
ぞれのトランジスタのドレインとソースとの間に接続さ
れたヒューズｈ０，ｈ１，ｈ２，ｈ３（ヒューズ列）
と、抵抗Ｒ１及びトランジスタＴr0のドレインに接続さ
れたインバータ回路１１と、各アドレスデコード信号Ａ
0 〜Ａ3 ，Ｂ0 〜Ｂ3 ，Ｃ0 〜Ｃ3 群のインバータ回路
１１からの出力信号ＲＡ，ＲＢ，ＲＣをとりまとめ、Ｌ
レベルの／ＲＥＮ信号の出力により冗長回路を選択させ
るＮＡＮＤ回路１２とで構成される。
【００１７】これらのトランジスタ列の各ゲートには、
それぞれアドレスデコード信号Ｃ0〜Ｃ3 が入力され
る。
それぞれアドレスデコード信号Ｃ0〜Ｃ3 が入力され
る。
【００１８】また、冗長イネーブル回路１３は、バッフ
ァ１４，１５、ヒューズｈｅ及び、一方の入力端がバッ
ファ１４の出力端に接続され、他端が抵抗Ｒ２を介して
電源に接続されるＮＡＮＤ回路１６が、直列接続されて
構成される。
ァ１４，１５、ヒューズｈｅ及び、一方の入力端がバッ
ファ１４の出力端に接続され、他端が抵抗Ｒ２を介して
電源に接続されるＮＡＮＤ回路１６が、直列接続されて
構成される。
【００１９】この冗長イネーブル回路１３は、本実施形
態で冗長回路を選択する場合には、ヒューズｈｅを切断
することより、入力端子１６ａ側がＨレベルに固定さ
れ、常に入力する／ＣＥ信号の信号レベルと同じレベル
の／ＥＮ信号となる。
態で冗長回路を選択する場合には、ヒューズｈｅを切断
することより、入力端子１６ａ側がＨレベルに固定さ
れ、常に入力する／ＣＥ信号の信号レベルと同じレベル
の／ＥＮ信号となる。
【００２０】また冗長回路を選択しない場合には、ヒュ
ーズｈｅは切断しない。これにより入力端１６ａと入力
端１６ｂに入力される信号レベルは、常に反対レベルと
なり、出力される／ＥＮ信号は、入力される／ＣＥ信号
のレベル変化に関わらず、常にＨレベルとなる。
ーズｈｅは切断しない。これにより入力端１６ａと入力
端１６ｂに入力される信号レベルは、常に反対レベルと
なり、出力される／ＥＮ信号は、入力される／ＣＥ信号
のレベル変化に関わらず、常にＨレベルとなる。
【００２１】このように構成された直列ヒューズ冗長回
路の動作について説明する。
路の動作について説明する。
【００２２】まず、冗長回路を使用しない場合には、図
１に示すように直列接続されたヒューズｈ０〜ｈ３及び
ｈｅを切断しないため、全てのトランジスタＴr0〜Ｔr3
のドレイン・ソース間がショートされる。また／ＣＥ信
号がＨレベルやＬレベルであっても、トランジスタ列に
供給される／ＥＮ信号のレベルはＨレベルである。
１に示すように直列接続されたヒューズｈ０〜ｈ３及び
ｈｅを切断しないため、全てのトランジスタＴr0〜Ｔr3
のドレイン・ソース間がショートされる。また／ＣＥ信
号がＨレベルやＬレベルであっても、トランジスタ列に
供給される／ＥＮ信号のレベルはＨレベルである。
【００２３】従って、図２に示すように入力したアドレ
スデコード信号Ｃ0 〜Ｃ3 が、Ｈレベル、Ｌレベルのい
ずれであっても、ヒューズ列でショートされているた
め、インバータ回路１１に入力する信号レベルは、／Ｅ
Ｎ信号のＨレベルに固定される。
スデコード信号Ｃ0 〜Ｃ3 が、Ｈレベル、Ｌレベルのい
ずれであっても、ヒューズ列でショートされているた
め、インバータ回路１１に入力する信号レベルは、／Ｅ
Ｎ信号のＨレベルに固定される。
【００２４】これにより、インバータ回路１１の出力す
るＲＣ信号は、Ｌレベルとなり、冗長回路は選択されな
い。
るＲＣ信号は、Ｌレベルとなり、冗長回路は選択されな
い。
【００２５】しかし、不具合が発生した場合には、冗長
回路を選択する必要がある。この場合、図３に示すよう
に、該当するヒューズにレーザ光を照射し溶断する。本
実施形態では、例えば、ヒューズｈ１及びヒューズｈｅ
を切断した例について図４を参照して説明する。
回路を選択する必要がある。この場合、図３に示すよう
に、該当するヒューズにレーザ光を照射し溶断する。本
実施形態では、例えば、ヒューズｈ１及びヒューズｈｅ
を切断した例について図４を参照して説明する。
【００２６】まず、いずれか１つがＨレベルになるアド
レスデコード信号Ｃ0 ，Ｃ１ ，Ｃ2，Ｃ3 がトランジス
タＴr0，Ｔr1，Ｔr2，Ｔr3のゲートに順次入力した際
に、切断されたヒューズｈ1が短絡していたトランジス
タＴr1のゲートにＬレベルのアドレスデコード信号Ｃ1
が入力していた場合には、トランジスタＴr1 はオフの
ままとなり、他のトランジスタＴr0，Ｔr2，Ｔr3のオン
・オフに関係なく、このトランジスタ列が形成するデコ
ード線が電気的に切断された状態にあり、／ＣＥ信号す
なわち、／ＥＮ信号の信号レベルに関わらず、インバー
タ回路１１に入力される信号レベルは、抵抗Ｒ1 介して
電源から与えられたＨレベル信号となり、インバータ回
路１１からＬレベルのＲＣ信号が出力される。
レスデコード信号Ｃ0 ，Ｃ１ ，Ｃ2，Ｃ3 がトランジス
タＴr0，Ｔr1，Ｔr2，Ｔr3のゲートに順次入力した際
に、切断されたヒューズｈ1が短絡していたトランジス
タＴr1のゲートにＬレベルのアドレスデコード信号Ｃ1
が入力していた場合には、トランジスタＴr1 はオフの
ままとなり、他のトランジスタＴr0，Ｔr2，Ｔr3のオン
・オフに関係なく、このトランジスタ列が形成するデコ
ード線が電気的に切断された状態にあり、／ＣＥ信号す
なわち、／ＥＮ信号の信号レベルに関わらず、インバー
タ回路１１に入力される信号レベルは、抵抗Ｒ1 介して
電源から与えられたＨレベル信号となり、インバータ回
路１１からＬレベルのＲＣ信号が出力される。
【００２７】よって、ＮＡＮＤ回路１２に入力するＲ
Ａ，ＲＢ信号のＨ，Ｌのレベルに関わらず、Ｈレベルの
／ＲＥＮ信号が出力され、冗長回路は選択されない。
Ａ，ＲＢ信号のＨ，Ｌのレベルに関わらず、Ｈレベルの
／ＲＥＮ信号が出力され、冗長回路は選択されない。
【００２８】しかし、トランジスタＴr1 のゲートにＨ
レベルのアドレスデコード信号Ｃ1が入力した場合に
は、トランジスタＴr1 がオンして、電流通路が導通
し、／ＣＥがＬレベルの時に、ＮＡＤ回路１１にＬレベ
ル信号が入力する。このインバータ回路１１からは、Ｈ
レベルのＲＣ信号がＮＡＮＤ回路１２に出力される。
レベルのアドレスデコード信号Ｃ1が入力した場合に
は、トランジスタＴr1 がオンして、電流通路が導通
し、／ＣＥがＬレベルの時に、ＮＡＤ回路１１にＬレベ
ル信号が入力する。このインバータ回路１１からは、Ｈ
レベルのＲＣ信号がＮＡＮＤ回路１２に出力される。
【００２９】従って、ＲＡ，ＲＢ信号が共にＨレベル信
号となった時に、ＮＡＮＤ回路１２からは、Ｌレベルの
／ＲＥＮ信号が出力され、冗長回路が選択される。
号となった時に、ＮＡＮＤ回路１２からは、Ｌレベルの
／ＲＥＮ信号が出力され、冗長回路が選択される。
【００３０】以上説明したように、本実施形態によれ
ば、従来のようなラッチ回路を備えていないため、素子
数を少なくすることができ、製造工程の省略と高集積化
が実現できる。さらに、従来必要であったラッチ回路の
初期リセットのための信号Ｐuが不要であるため、検出
回路を省略することができる。
ば、従来のようなラッチ回路を備えていないため、素子
数を少なくすることができ、製造工程の省略と高集積化
が実現できる。さらに、従来必要であったラッチ回路の
初期リセットのための信号Ｐuが不要であるため、検出
回路を省略することができる。
【００３１】
【発明の効果】以上詳述したように本発明によれば、簡
素な構成で素子数を最小限に抑え、駆動するための検出
回路を必要としない直列ヒューズ冗長回路を提供するこ
とができる。
素な構成で素子数を最小限に抑え、駆動するための検出
回路を必要としない直列ヒューズ冗長回路を提供するこ
とができる。
【図１】本発明による直列ヒューズ冗長回路の実施形態
の一構成例を示す図である。
の一構成例を示す図である。
【図２】本実施形態における冗長回路の非選択について
説明するためのタイミングチャートである。
説明するためのタイミングチャートである。
【図３】本実施形態において、冗長回路を選択するため
にヒューズを切断した状態の構成を示す図である。
にヒューズを切断した状態の構成を示す図である。
【図４】本実施形態における冗長回路の選択について説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
【図５】図５には、従来の冗長回路の構成例を示す図で
ある。
ある。
１１…インバータ回路 １２，１６…ＮＡＮＤ回路 １３…冗長イネーブル回路 １４，１５…バッファ １６ａ，１６ｂ…入力端子 Ａ0〜Ａ3，Ｂ0〜Ｂ3，Ｃ0〜Ｃ3…アドレスデコード信号 Ｒ１，Ｒ２…抵抗 Ｔr0，Ｔr1，Ｔr2，Ｔr3…トランジスタ ｈ０，ｈ１，ｈ２，ｈ３，ｈｅ…ヒューズ ＲＡ，ＲＢ，ＲＣ…出力信号 ／ＲＥＮ…冗長回路選択信号
Claims (3)
- 【請求項１】 入力されるアドレスデコード信号群によ
り、それぞれに駆動するスイッチが直列接続されるスイ
ッチ手段と、 前記スイッチを個々に短絡させ、切断可能な複数のヒュ
ーズからなるヒューズ手段と、 外部から入力される冗長回路選択指示信号（／ＣＥ）に
応じたレベル信号を前記スイッチ手段に入力する選択手
段とを具備し、 前記冗長回路を使用する際に前記ヒューズのうちいずれ
か１つを切断し、前記アドレスデコード信号群により駆
動する前記スイッチ手段の導通状態と前記レベル信号に
よって、選択指示を示す信号を出力して、冗長回路を選
択させることを特徴とする直列ヒューズ冗長回路。 - 【請求項２】 入力されるアドレスデコード信号群によ
り駆動し、電流通路が直列接続された複数のトランジス
タで構成される複数のトランジスタ列と、 それぞれに抵抗を介して前記トランジスタ列の電流通路
の一端にそれぞれ所定電源を供給する電源と、 前記トランジスタのそれぞれのソース・ドレイン間を短
絡させ、切断可能な複数のヒューズと、 前記トランジスタ列の電流通路の他端に接続し、冗長回
路を選択する所定レベルのイネーブル信号を入力する冗
長イネーブル回路と、を具備し、 各アドレスデコード信号群による選択信号が予め定めた
レベルで一致した時に冗長回路を選択することを特徴と
する直列ヒューズ冗長回路。 - 【請求項３】 前記冗長イネーブル回路は、 外部から冗長回路選択指示信号（／ＣＥ）が入力される
第１のバッファと、 第１のバッファの出力信号を反転する第２のバッファ
と、 入力端子の一方に、前記第１のバッファの出力信号を入
力し、他方に、第２のバッファの出力信号及び、抵抗を
介して電源が入力されるＮＡＮＤ回路と、 第２のバッファの出力信号が前記ＮＡＮＤ回路に入力す
るのを遮断可能なヒューズと、で構成され、 冗長回路を選択する場合には、前記ヒューズを切断し、
前記入力端子の他方に電源電位のＨレベルに固定し、常
に入力する冗長回路選択指示信号の信号レベルと同じレ
ベルの冗長イネーブル信号を前記トランジスタ列の電流
通路に出力し、 冗長回路を選択しない場合には、前記ヒューズを切断せ
ず、第１の入力端子と第２の入力端子に入力される信号
レベルが常に反対レベルとなり、常にＨレベルの冗長イ
ネーブル信号を、前記トランジスタ列の電流通路に出力
することを特徴とする請求項２に記載の直列ヒューズ冗
長回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9324071A JPH11162190A (ja) | 1997-11-26 | 1997-11-26 | 直列ヒューズ冗長回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9324071A JPH11162190A (ja) | 1997-11-26 | 1997-11-26 | 直列ヒューズ冗長回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11162190A true JPH11162190A (ja) | 1999-06-18 |
Family
ID=18161830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9324071A Pending JPH11162190A (ja) | 1997-11-26 | 1997-11-26 | 直列ヒューズ冗長回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11162190A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100363327B1 (ko) * | 2000-03-23 | 2002-11-30 | 삼성전자 주식회사 | 퓨즈 회로 및 그것의 프로그램 상태 검출 방법 |
| US7301845B2 (en) | 2005-01-25 | 2007-11-27 | Samsung Electronics Co., Ltd. | Defect address storing circuit for semiconductor memory device |
-
1997
- 1997-11-26 JP JP9324071A patent/JPH11162190A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100363327B1 (ko) * | 2000-03-23 | 2002-11-30 | 삼성전자 주식회사 | 퓨즈 회로 및 그것의 프로그램 상태 검출 방법 |
| US7301845B2 (en) | 2005-01-25 | 2007-11-27 | Samsung Electronics Co., Ltd. | Defect address storing circuit for semiconductor memory device |
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