JPH11162190A - 直列ヒューズ冗長回路 - Google Patents
直列ヒューズ冗長回路Info
- Publication number
- JPH11162190A JPH11162190A JP9324071A JP32407197A JPH11162190A JP H11162190 A JPH11162190 A JP H11162190A JP 9324071 A JP9324071 A JP 9324071A JP 32407197 A JP32407197 A JP 32407197A JP H11162190 A JPH11162190 A JP H11162190A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- level
- input
- fuse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】従来のヒューズ切断式の冗長回路は、各ヒュー
ズにラッチ回路が設けられ素子数が多く、製造工程が増
え占有面積が大きかった。電源投入時にラッチ回路の初
期リセットさせるための電源立ち上がり検出回路が必要
であった。 【解決手段】本発明は、電流通路(ドレイン・ソース)
が直列接続され、アドレスデコード信号で駆動するトラ
ンジスタTr0〜Tr3(トランジスタ列)と、各トランジ
スタの電流通路間に接続し、冗長回路使用時にいずれか
を切断するヒューズh0〜h3と、前記電流通路へ冗長
回路選択時にLレベル信号を出力する冗長イネーブル回
路13と、前記電流通路に接続しトランジスタのオン動
作と前記Lレベル信号によりHレベルのRC信号を出力
するインバータ回路11と、RC信号及び他のアドレス
デコード信号によるRA,RB信号を受けて、冗長回路
選択信号(/REN)を出力する直列ヒューズ冗長回路
である。
ズにラッチ回路が設けられ素子数が多く、製造工程が増
え占有面積が大きかった。電源投入時にラッチ回路の初
期リセットさせるための電源立ち上がり検出回路が必要
であった。 【解決手段】本発明は、電流通路(ドレイン・ソース)
が直列接続され、アドレスデコード信号で駆動するトラ
ンジスタTr0〜Tr3(トランジスタ列)と、各トランジ
スタの電流通路間に接続し、冗長回路使用時にいずれか
を切断するヒューズh0〜h3と、前記電流通路へ冗長
回路選択時にLレベル信号を出力する冗長イネーブル回
路13と、前記電流通路に接続しトランジスタのオン動
作と前記Lレベル信号によりHレベルのRC信号を出力
するインバータ回路11と、RC信号及び他のアドレス
デコード信号によるRA,RB信号を受けて、冗長回路
選択信号(/REN)を出力する直列ヒューズ冗長回路
である。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造
時に回路素子に生じた不具合を補償するためのヒューズ
切断式の冗長回路に関する。
時に回路素子に生じた不具合を補償するためのヒューズ
切断式の冗長回路に関する。
【0002】
【従来の技術】一般に半導体装置を製造した場合、設計
時や製造時に定めたマージンを越えたり、製造ミス等に
より半導体装置の一部に不具合が生じる可能性がある。
このような不具合が半導体装置の一部に生じると、場合
によっては、その装置全体が不良品となることもあり、
その不具合の箇所を電気的に切り離して良品として利用
できるような手法が用いられている。
時や製造時に定めたマージンを越えたり、製造ミス等に
より半導体装置の一部に不具合が生じる可能性がある。
このような不具合が半導体装置の一部に生じると、場合
によっては、その装置全体が不良品となることもあり、
その不具合の箇所を電気的に切り離して良品として利用
できるような手法が用いられている。
【0003】この手法として、代表的なものには、回路
網の中で線部分にレーザ光の照射により電気的に遮断可
能なヒューズを設けておき、そのヒューズを溶解して不
具合のあった素子自体やそれを含む回路をブロック単位
で電気的に切り離し可能なヒューズ切断式の冗長回路が
ある。
網の中で線部分にレーザ光の照射により電気的に遮断可
能なヒューズを設けておき、そのヒューズを溶解して不
具合のあった素子自体やそれを含む回路をブロック単位
で電気的に切り離し可能なヒューズ切断式の冗長回路が
ある。
【0004】図5には、従来の冗長回路の構成例を示
す。
す。
【0005】この冗長回路は、アドレスデコード信号A
0 〜A3 ,B0 〜B3 ,C0 〜C3のそれぞれの配線上
にラッチ回路と、各ラッチ回路をラッチ動作させる駆動
部と、ヒューズが設けられ、各アドレスデコード信号A
0 〜A3 ,B0 〜B3 ,C0〜C3 群からの出力信号R
A,RB,RCをとりまとめるNAND回路6とで構成
される。ここで、アドレスデコード信号A0 〜A3 ,B
0 〜B3 ,C0 〜C3に対する処理構成は同等であるた
め、代表的にアドレスデコード信号C0 〜C3に対応す
るヒューズの構成を示し説明する。
0 〜A3 ,B0 〜B3 ,C0 〜C3のそれぞれの配線上
にラッチ回路と、各ラッチ回路をラッチ動作させる駆動
部と、ヒューズが設けられ、各アドレスデコード信号A
0 〜A3 ,B0 〜B3 ,C0〜C3 群からの出力信号R
A,RB,RCをとりまとめるNAND回路6とで構成
される。ここで、アドレスデコード信号A0 〜A3 ,B
0 〜B3 ,C0 〜C3に対する処理構成は同等であるた
め、代表的にアドレスデコード信号C0 〜C3に対応す
るヒューズの構成を示し説明する。
【0006】この冗長回路において、アドレスデコード
信号C0 〜C3 の配線上には、それぞれにラッチ回路2
a〜2dが配置される。これらのラッチ回路2a〜2d
には、電源投入時にラッチ解除を行うための信号/Pu
(以下、/は反転信号を表す)を供給する配線が接続さ
れる。信号/Puの入力により、ラッチ回路2a〜2d
をそれぞれラッチ動作させるためのトランジスタ対4a
〜4d及びNAND回路5a〜5dとからなる駆動部が
設けられる。
信号C0 〜C3 の配線上には、それぞれにラッチ回路2
a〜2dが配置される。これらのラッチ回路2a〜2d
には、電源投入時にラッチ解除を行うための信号/Pu
(以下、/は反転信号を表す)を供給する配線が接続さ
れる。信号/Puの入力により、ラッチ回路2a〜2d
をそれぞれラッチ動作させるためのトランジスタ対4a
〜4d及びNAND回路5a〜5dとからなる駆動部が
設けられる。
【0007】不具合の発生により、ヒューズ3a〜3d
をレーザ光等で溶断する。この溶断より、ヒューズが溶
断されたラッチ回路2a〜2dの出力信号がRC信号と
なってNAND回路6への入力レベルが、Lレベルから
Hレベルに変位し、NAND回路6からHレベルで出力
されていた冗長回路選択信号/RENがLレベルとな
り、このLレベルになった時に冗長回路を選択する。
をレーザ光等で溶断する。この溶断より、ヒューズが溶
断されたラッチ回路2a〜2dの出力信号がRC信号と
なってNAND回路6への入力レベルが、Lレベルから
Hレベルに変位し、NAND回路6からHレベルで出力
されていた冗長回路選択信号/RENがLレベルとな
り、このLレベルになった時に冗長回路を選択する。
【0008】
【発明が解決しようとする課題】前述したヒューズ切断
式の冗長回路においては、ヒューズ1個に対して、ラッ
チ回路が1個が設けられ、トランジスタ対からなる駆動
部も必要となっているため、形成する素子数が多くな
り、結果的に製造工程が多く、占有面積が大きくなって
いた。
式の冗長回路においては、ヒューズ1個に対して、ラッ
チ回路が1個が設けられ、トランジスタ対からなる駆動
部も必要となっているため、形成する素子数が多くな
り、結果的に製造工程が多く、占有面積が大きくなって
いた。
【0009】そして、電源投入時にラッチ回路の初期リ
セットを行うための信号Puを発生させる図示しない電
源立ち上がり検出回路も必要であった。
セットを行うための信号Puを発生させる図示しない電
源立ち上がり検出回路も必要であった。
【0010】そこで本発明は、簡素な構成で素子数を最
小限に抑え、駆動するための検出回路を必要としない直
列ヒューズ冗長回路を提供することを目的とする。
小限に抑え、駆動するための検出回路を必要としない直
列ヒューズ冗長回路を提供することを目的とする。
【0011】
【課題を解決するための手段】本発明は上記目的を達成
するために、入力されるアドレスデコード信号群に駆動
され、電流通路が直列接続された複数のトランジスタで
構成される複数のトランジスタ列と、それぞれに抵抗を
介して前記トランジスタ列の電流通路の一端にそれぞれ
所定電源を供給する電源と、前記トランジスタのそれぞ
れのソース・ドレイン間を短絡させ、切断可能な複数の
ヒューズと、前記トランジスタ列の電流通路の他端に接
続し、冗長回路を選択する所定レベルのイネーブル信号
を入力する冗長イネーブル回路とを備え、各アドレスデ
コード信号群による選択信号が予め定めたレベルで一致
した時に冗長回路を選択する直列ヒューズ冗長回路を提
供する。
するために、入力されるアドレスデコード信号群に駆動
され、電流通路が直列接続された複数のトランジスタで
構成される複数のトランジスタ列と、それぞれに抵抗を
介して前記トランジスタ列の電流通路の一端にそれぞれ
所定電源を供給する電源と、前記トランジスタのそれぞ
れのソース・ドレイン間を短絡させ、切断可能な複数の
ヒューズと、前記トランジスタ列の電流通路の他端に接
続し、冗長回路を選択する所定レベルのイネーブル信号
を入力する冗長イネーブル回路とを備え、各アドレスデ
コード信号群による選択信号が予め定めたレベルで一致
した時に冗長回路を選択する直列ヒューズ冗長回路を提
供する。
【0012】以上のような構成の直列ヒューズ冗長回路
において、冗長回路を使用しない場合には、ヒューズを
切断せず、スイッチ手段のそれぞれのスイッチがショー
トされ、スイッチのオン・オフに関わらず、常に冗長イ
ネーブル回路からのHレベルの/EN信号がインバータ
回路に入力され、LレベルのRC信号が出力される。ま
た、冗長回路を使用する場合には、いずれか1つがHレ
ベルになるアドレスデコード信号C0 〜C3 がトランジ
スタTr0〜Tr3のゲートに順次入力した際に、切断され
た、例えばヒューズh1 が短絡していたトランジスタT
r1のゲートにHレベルのアドレスデコード信号C1が入
力した際に、トランジスタTr1 がオンして、電流通路
が導通し、/CEのレベル変位に同期するLレベルの/
EN信号がインバータ回路に入力され、このインバータ
回路からHレベルのRC信号が出力される。従って、R
A,RB信号が共にHレベル信号となった時に、冗長回
路が選択される。
において、冗長回路を使用しない場合には、ヒューズを
切断せず、スイッチ手段のそれぞれのスイッチがショー
トされ、スイッチのオン・オフに関わらず、常に冗長イ
ネーブル回路からのHレベルの/EN信号がインバータ
回路に入力され、LレベルのRC信号が出力される。ま
た、冗長回路を使用する場合には、いずれか1つがHレ
ベルになるアドレスデコード信号C0 〜C3 がトランジ
スタTr0〜Tr3のゲートに順次入力した際に、切断され
た、例えばヒューズh1 が短絡していたトランジスタT
r1のゲートにHレベルのアドレスデコード信号C1が入
力した際に、トランジスタTr1 がオンして、電流通路
が導通し、/CEのレベル変位に同期するLレベルの/
EN信号がインバータ回路に入力され、このインバータ
回路からHレベルのRC信号が出力される。従って、R
A,RB信号が共にHレベル信号となった時に、冗長回
路が選択される。
【0013】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について詳細に説明する。
施形態について詳細に説明する。
【0014】図1には、本発明による直列ヒューズ冗長
回路の実施形態の一構成例を示し説明する。尚、以下の
実施形態において、”/”は、Low イネーブル信号を意
味するものとする。
回路の実施形態の一構成例を示し説明する。尚、以下の
実施形態において、”/”は、Low イネーブル信号を意
味するものとする。
【0015】本実施形態の直列ヒューズ冗長回路におい
て、アドレスデコード信号A0 〜A3 ,B0 〜B3 ,C
0 〜C3 のそれぞれに対する処理構成は、同等であるた
め、代表的にアドレスデコード信号C0 〜C3 に対応す
る冗長回路の構成を示し説明する。
て、アドレスデコード信号A0 〜A3 ,B0 〜B3 ,C
0 〜C3 のそれぞれに対する処理構成は、同等であるた
め、代表的にアドレスデコード信号C0 〜C3 に対応す
る冗長回路の構成を示し説明する。
【0016】この直列ヒューズ冗長回路は、一端が抵抗
R1を介して電源に接続され、他端が後述する/EN信
号を出力する冗長イネーブル回路13に接続され、電流
通路(ドレイン・ソース)が直列接続されたトランジス
タTr0,Tr1,Tr2,Tr3(トランジスタ列)と、それ
ぞれのトランジスタのドレインとソースとの間に接続さ
れたヒューズh0,h1,h2,h3(ヒューズ列)
と、抵抗R1及びトランジスタTr0のドレインに接続さ
れたインバータ回路11と、各アドレスデコード信号A
0 〜A3 ,B0 〜B3 ,C0 〜C3 群のインバータ回路
11からの出力信号RA,RB,RCをとりまとめ、L
レベルの/REN信号の出力により冗長回路を選択させ
るNAND回路12とで構成される。
R1を介して電源に接続され、他端が後述する/EN信
号を出力する冗長イネーブル回路13に接続され、電流
通路(ドレイン・ソース)が直列接続されたトランジス
タTr0,Tr1,Tr2,Tr3(トランジスタ列)と、それ
ぞれのトランジスタのドレインとソースとの間に接続さ
れたヒューズh0,h1,h2,h3(ヒューズ列)
と、抵抗R1及びトランジスタTr0のドレインに接続さ
れたインバータ回路11と、各アドレスデコード信号A
0 〜A3 ,B0 〜B3 ,C0 〜C3 群のインバータ回路
11からの出力信号RA,RB,RCをとりまとめ、L
レベルの/REN信号の出力により冗長回路を選択させ
るNAND回路12とで構成される。
【0017】これらのトランジスタ列の各ゲートには、
それぞれアドレスデコード信号C0〜C3 が入力され
る。
それぞれアドレスデコード信号C0〜C3 が入力され
る。
【0018】また、冗長イネーブル回路13は、バッフ
ァ14,15、ヒューズhe及び、一方の入力端がバッ
ファ14の出力端に接続され、他端が抵抗R2を介して
電源に接続されるNAND回路16が、直列接続されて
構成される。
ァ14,15、ヒューズhe及び、一方の入力端がバッ
ファ14の出力端に接続され、他端が抵抗R2を介して
電源に接続されるNAND回路16が、直列接続されて
構成される。
【0019】この冗長イネーブル回路13は、本実施形
態で冗長回路を選択する場合には、ヒューズheを切断
することより、入力端子16a側がHレベルに固定さ
れ、常に入力する/CE信号の信号レベルと同じレベル
の/EN信号となる。
態で冗長回路を選択する場合には、ヒューズheを切断
することより、入力端子16a側がHレベルに固定さ
れ、常に入力する/CE信号の信号レベルと同じレベル
の/EN信号となる。
【0020】また冗長回路を選択しない場合には、ヒュ
ーズheは切断しない。これにより入力端16aと入力
端16bに入力される信号レベルは、常に反対レベルと
なり、出力される/EN信号は、入力される/CE信号
のレベル変化に関わらず、常にHレベルとなる。
ーズheは切断しない。これにより入力端16aと入力
端16bに入力される信号レベルは、常に反対レベルと
なり、出力される/EN信号は、入力される/CE信号
のレベル変化に関わらず、常にHレベルとなる。
【0021】このように構成された直列ヒューズ冗長回
路の動作について説明する。
路の動作について説明する。
【0022】まず、冗長回路を使用しない場合には、図
1に示すように直列接続されたヒューズh0〜h3及び
heを切断しないため、全てのトランジスタTr0〜Tr3
のドレイン・ソース間がショートされる。また/CE信
号がHレベルやLレベルであっても、トランジスタ列に
供給される/EN信号のレベルはHレベルである。
1に示すように直列接続されたヒューズh0〜h3及び
heを切断しないため、全てのトランジスタTr0〜Tr3
のドレイン・ソース間がショートされる。また/CE信
号がHレベルやLレベルであっても、トランジスタ列に
供給される/EN信号のレベルはHレベルである。
【0023】従って、図2に示すように入力したアドレ
スデコード信号C0 〜C3 が、Hレベル、Lレベルのい
ずれであっても、ヒューズ列でショートされているた
め、インバータ回路11に入力する信号レベルは、/E
N信号のHレベルに固定される。
スデコード信号C0 〜C3 が、Hレベル、Lレベルのい
ずれであっても、ヒューズ列でショートされているた
め、インバータ回路11に入力する信号レベルは、/E
N信号のHレベルに固定される。
【0024】これにより、インバータ回路11の出力す
るRC信号は、Lレベルとなり、冗長回路は選択されな
い。
るRC信号は、Lレベルとなり、冗長回路は選択されな
い。
【0025】しかし、不具合が発生した場合には、冗長
回路を選択する必要がある。この場合、図3に示すよう
に、該当するヒューズにレーザ光を照射し溶断する。本
実施形態では、例えば、ヒューズh1及びヒューズhe
を切断した例について図4を参照して説明する。
回路を選択する必要がある。この場合、図3に示すよう
に、該当するヒューズにレーザ光を照射し溶断する。本
実施形態では、例えば、ヒューズh1及びヒューズhe
を切断した例について図4を参照して説明する。
【0026】まず、いずれか1つがHレベルになるアド
レスデコード信号C0 ,C1 ,C2,C3 がトランジス
タTr0,Tr1,Tr2,Tr3のゲートに順次入力した際
に、切断されたヒューズh1が短絡していたトランジス
タTr1のゲートにLレベルのアドレスデコード信号C1
が入力していた場合には、トランジスタTr1 はオフの
ままとなり、他のトランジスタTr0,Tr2,Tr3のオン
・オフに関係なく、このトランジスタ列が形成するデコ
ード線が電気的に切断された状態にあり、/CE信号す
なわち、/EN信号の信号レベルに関わらず、インバー
タ回路11に入力される信号レベルは、抵抗R1 介して
電源から与えられたHレベル信号となり、インバータ回
路11からLレベルのRC信号が出力される。
レスデコード信号C0 ,C1 ,C2,C3 がトランジス
タTr0,Tr1,Tr2,Tr3のゲートに順次入力した際
に、切断されたヒューズh1が短絡していたトランジス
タTr1のゲートにLレベルのアドレスデコード信号C1
が入力していた場合には、トランジスタTr1 はオフの
ままとなり、他のトランジスタTr0,Tr2,Tr3のオン
・オフに関係なく、このトランジスタ列が形成するデコ
ード線が電気的に切断された状態にあり、/CE信号す
なわち、/EN信号の信号レベルに関わらず、インバー
タ回路11に入力される信号レベルは、抵抗R1 介して
電源から与えられたHレベル信号となり、インバータ回
路11からLレベルのRC信号が出力される。
【0027】よって、NAND回路12に入力するR
A,RB信号のH,Lのレベルに関わらず、Hレベルの
/REN信号が出力され、冗長回路は選択されない。
A,RB信号のH,Lのレベルに関わらず、Hレベルの
/REN信号が出力され、冗長回路は選択されない。
【0028】しかし、トランジスタTr1 のゲートにH
レベルのアドレスデコード信号C1が入力した場合に
は、トランジスタTr1 がオンして、電流通路が導通
し、/CEがLレベルの時に、NAD回路11にLレベ
ル信号が入力する。このインバータ回路11からは、H
レベルのRC信号がNAND回路12に出力される。
レベルのアドレスデコード信号C1が入力した場合に
は、トランジスタTr1 がオンして、電流通路が導通
し、/CEがLレベルの時に、NAD回路11にLレベ
ル信号が入力する。このインバータ回路11からは、H
レベルのRC信号がNAND回路12に出力される。
【0029】従って、RA,RB信号が共にHレベル信
号となった時に、NAND回路12からは、Lレベルの
/REN信号が出力され、冗長回路が選択される。
号となった時に、NAND回路12からは、Lレベルの
/REN信号が出力され、冗長回路が選択される。
【0030】以上説明したように、本実施形態によれ
ば、従来のようなラッチ回路を備えていないため、素子
数を少なくすることができ、製造工程の省略と高集積化
が実現できる。さらに、従来必要であったラッチ回路の
初期リセットのための信号Puが不要であるため、検出
回路を省略することができる。
ば、従来のようなラッチ回路を備えていないため、素子
数を少なくすることができ、製造工程の省略と高集積化
が実現できる。さらに、従来必要であったラッチ回路の
初期リセットのための信号Puが不要であるため、検出
回路を省略することができる。
【0031】
【発明の効果】以上詳述したように本発明によれば、簡
素な構成で素子数を最小限に抑え、駆動するための検出
回路を必要としない直列ヒューズ冗長回路を提供するこ
とができる。
素な構成で素子数を最小限に抑え、駆動するための検出
回路を必要としない直列ヒューズ冗長回路を提供するこ
とができる。
【図1】本発明による直列ヒューズ冗長回路の実施形態
の一構成例を示す図である。
の一構成例を示す図である。
【図2】本実施形態における冗長回路の非選択について
説明するためのタイミングチャートである。
説明するためのタイミングチャートである。
【図3】本実施形態において、冗長回路を選択するため
にヒューズを切断した状態の構成を示す図である。
にヒューズを切断した状態の構成を示す図である。
【図4】本実施形態における冗長回路の選択について説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
【図5】図5には、従来の冗長回路の構成例を示す図で
ある。
ある。
11…インバータ回路 12,16…NAND回路 13…冗長イネーブル回路 14,15…バッファ 16a,16b…入力端子 A0〜A3,B0〜B3,C0〜C3…アドレスデコード信号 R1,R2…抵抗 Tr0,Tr1,Tr2,Tr3…トランジスタ h0,h1,h2,h3,he…ヒューズ RA,RB,RC…出力信号 /REN…冗長回路選択信号
Claims (3)
- 【請求項1】 入力されるアドレスデコード信号群によ
り、それぞれに駆動するスイッチが直列接続されるスイ
ッチ手段と、 前記スイッチを個々に短絡させ、切断可能な複数のヒュ
ーズからなるヒューズ手段と、 外部から入力される冗長回路選択指示信号(/CE)に
応じたレベル信号を前記スイッチ手段に入力する選択手
段とを具備し、 前記冗長回路を使用する際に前記ヒューズのうちいずれ
か1つを切断し、前記アドレスデコード信号群により駆
動する前記スイッチ手段の導通状態と前記レベル信号に
よって、選択指示を示す信号を出力して、冗長回路を選
択させることを特徴とする直列ヒューズ冗長回路。 - 【請求項2】 入力されるアドレスデコード信号群によ
り駆動し、電流通路が直列接続された複数のトランジス
タで構成される複数のトランジスタ列と、 それぞれに抵抗を介して前記トランジスタ列の電流通路
の一端にそれぞれ所定電源を供給する電源と、 前記トランジスタのそれぞれのソース・ドレイン間を短
絡させ、切断可能な複数のヒューズと、 前記トランジスタ列の電流通路の他端に接続し、冗長回
路を選択する所定レベルのイネーブル信号を入力する冗
長イネーブル回路と、を具備し、 各アドレスデコード信号群による選択信号が予め定めた
レベルで一致した時に冗長回路を選択することを特徴と
する直列ヒューズ冗長回路。 - 【請求項3】 前記冗長イネーブル回路は、 外部から冗長回路選択指示信号(/CE)が入力される
第1のバッファと、 第1のバッファの出力信号を反転する第2のバッファ
と、 入力端子の一方に、前記第1のバッファの出力信号を入
力し、他方に、第2のバッファの出力信号及び、抵抗を
介して電源が入力されるNAND回路と、 第2のバッファの出力信号が前記NAND回路に入力す
るのを遮断可能なヒューズと、で構成され、 冗長回路を選択する場合には、前記ヒューズを切断し、
前記入力端子の他方に電源電位のHレベルに固定し、常
に入力する冗長回路選択指示信号の信号レベルと同じレ
ベルの冗長イネーブル信号を前記トランジスタ列の電流
通路に出力し、 冗長回路を選択しない場合には、前記ヒューズを切断せ
ず、第1の入力端子と第2の入力端子に入力される信号
レベルが常に反対レベルとなり、常にHレベルの冗長イ
ネーブル信号を、前記トランジスタ列の電流通路に出力
することを特徴とする請求項2に記載の直列ヒューズ冗
長回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9324071A JPH11162190A (ja) | 1997-11-26 | 1997-11-26 | 直列ヒューズ冗長回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9324071A JPH11162190A (ja) | 1997-11-26 | 1997-11-26 | 直列ヒューズ冗長回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11162190A true JPH11162190A (ja) | 1999-06-18 |
Family
ID=18161830
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9324071A Pending JPH11162190A (ja) | 1997-11-26 | 1997-11-26 | 直列ヒューズ冗長回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11162190A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100363327B1 (ko) * | 2000-03-23 | 2002-11-30 | 삼성전자 주식회사 | 퓨즈 회로 및 그것의 프로그램 상태 검출 방법 |
US7301845B2 (en) | 2005-01-25 | 2007-11-27 | Samsung Electronics Co., Ltd. | Defect address storing circuit for semiconductor memory device |
-
1997
- 1997-11-26 JP JP9324071A patent/JPH11162190A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100363327B1 (ko) * | 2000-03-23 | 2002-11-30 | 삼성전자 주식회사 | 퓨즈 회로 및 그것의 프로그램 상태 검출 방법 |
US7301845B2 (en) | 2005-01-25 | 2007-11-27 | Samsung Electronics Co., Ltd. | Defect address storing circuit for semiconductor memory device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7355910B2 (en) | Semiconductor memory device with shift redundancy circuits | |
US5387823A (en) | Fuse-programmable redundancy control circuit | |
JPH0658936B2 (ja) | ラッチ支援ヒューズテスト回路及びラッチ支援ヒューズテスト方法 | |
EP0283186A2 (en) | Semiconductor integrated circuit with a plurality of circuit blocks having equivalent functions | |
US4538247A (en) | Redundant rows in integrated circuit memories | |
US5457656A (en) | Zero static power memory device redundancy circuitry | |
KR19990086743A (ko) | 반도체 메모리 장치의 리던던시 디코더 인에이블회로 | |
JP3189886B2 (ja) | 半導体記憶装置 | |
EP0646866A2 (en) | Redundant line decoder master enable | |
JPH08213896A (ja) | 冗長デコード構成体及び欠陥要素置換方法 | |
JPH11162190A (ja) | 直列ヒューズ冗長回路 | |
US6333876B1 (en) | Semiconductor memory device | |
JPH10241395A (ja) | 冗長回路を備えた半導体メモリ装置 | |
JPS6350799B2 (ja) | ||
KR20030019198A (ko) | 프로그램값 판정회로, 이것을 갖는 반도체 집적회로 장치및 프로그램값 판정방법 | |
KR100299001B1 (ko) | 반도체 기억 장치 | |
KR100196515B1 (ko) | 반도체 메모리 장치의 리던던시 회로 | |
KR100253395B1 (ko) | 로우/컬럼 선택 회로 | |
JP3868091B2 (ja) | 半導体記憶装置 | |
KR940005698B1 (ko) | 반도체 메모리장치의 리던던트 디코더 | |
KR940006921B1 (ko) | 반도체 메모리장치의 불량 메모리셀 재대치 회로 | |
JP2002141468A (ja) | 半導体集積回路装置、半導体集積回路装置におけるidの書き込み方法及びidの読み出し方法 | |
JP2000068379A (ja) | 冗長回路 | |
KR100245819B1 (ko) | 반도체 메모리의 리던던시장치 | |
KR100315027B1 (ko) | 반도체메모리장치의리페어회로 |