KR100253646B1 - 반도체메모리장치의시그너쳐회로. - Google Patents
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Abstract
본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 반도체 메모리 장치에 대한 소정 정보를 저장하여 패키지 상태에서 상기 소정 정보를 판별할 수 있는 반도체 메모리 장치의 시그너쳐 회로에 관한 것으로서, 정상적인 동작 모드시 패드로 입력되는 전류의 흐름을 감지하여 반도체 메모리 장치의 특정 정보를 검출하는 것을 특징으로 한다. 이때, 본 발명에 따른 시그너쳐 회로는 전원 전압이나 접지 전압 단자 중 하나에 본딩된 버퍼로부터의 스위치 제어 신호의 제어에 의해 패드로부터 제공되는 전류 흐름을 스위칭하는 스위치 회로를 포함함으로써, 반도체 메모리 장치의 정상 동작시 패드로 인가되는 전원의 누설이 방지된다. 이와 같이, 본 발명에 따른 시그너쳐 회로는 반도체 메모리 정상 동작시 패드에 인가되는 전원의 누설을 방지함으로써, 반도체 메모리 장치의 DC 특성의 저하가 방지된다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 반도체 메모리 장치에 대한 소정 정보를 저장하여 패키지 상태에서 상기 소정 정보를 판별할 수 있는 반도체 메모리 장치의 시그너쳐(signature) 회로에 관한 것이다.
반도체 메모리 장치의 ×1/×4/×8/×16 등과 같은 입출력 구조는 메탈 또는 패키지 와이어 본딩(package wire bonding)에 의하여 구현될 수 있으며 결함이 있는 메모리 셀은 용량 구제(redundant) 회로에 의하여 구제될 수 있다. 통상적으로, 위와 같은 방법을 사용할 경우 외부에서 핀으로 소정 신호를 인가함으로서 메모리 칩의 입출력 구조, 프라임 다이(prime die), 그리고 리페어 다이(repaired die) 등에 관한 정보를 알수 있다. 롬(ROM)과 같은 반도체 메모리 장치는 셀 어레이에 특정 정보를 저장하게 되지만 스태택 램(SRAM) 또는 다이나믹 램(DRAM)과 같은 반도체 메모리 장치는 스그너쳐 회로를 이용하여 특정 정보를 저장하게 된다. 이러한 signature 회로는 외부에서 소정 신호를 핀으로 인가할 경우 흐르는 전류의 양에 따라 미리 저장되어 있는 정보를 검출할 수 있다. 이러한 signature 회로는 칩의 정상적인 동작 모드에서 핀 누설 전류(pin leackage current)와 같은 전류 특성에 영향을 주지말아야 한다. 다시말해서, 칩이 정상적인 동작 상태에서 핀으로 소정 신호가 인가되더라도 상기 signature 회로로 전류가 흐르지 않아야만 된다.
이러한 시그너쳐 회로는 외부에서 소정 신호를 핀으로 인가할 경우 흐르는 전류의 양에 따라 미리 저장되어 있는 정보를 검출할 수 있다. 이러한 시그너쳐 회로는 칩의 정상적인 동작 모드에서 핀 누설 전류(pin leackage current)와 같은 전류 특성에 영향을 주지말아야 한다. 다시말해서, 칩이 정상적인 동작 상태에서 핀으로 소정 신호가 인가되더라도 상기 시그너쳐 회로로 전류가 흐르지 않아야만 된다.
도 1에는 종래 기술에 따른 반도체 메모리 장치의 시그너쳐 회로를 보여주는 상세 회로도가 도시되어 있다.
도 1을 참조하면, 시그너쳐 회로는 와이어 본드시 소정 핀과 접속되는 패드(10), 모드선택부(100), 그리고 전류검출 제어부(200)로 구성되어 있다. 상기 모드선택부(100)는 전류의 흐름을 온/오프시키는 역할을 하며 전원전압(VIN_VDD)이 인가되는 전원단자(20)와 상기 전류검출 제어부(200) 사이에 접속된 퓨즈수단(F1)으로 이루어졌다. 즉, 상기 퓨즈수단(F1)의 커팅 유무에 따라 반도체 메모리 장치의 입출력구조, 다이의 종류 등을 나타내는 정보가 저장된다. 상기 전류검출 제어부(200)는 상기 퓨즈수단(100)의 커팅 유무에 따라 상기 전원단자(20)와 외부로부터 소정 신호가 인가되는 상기 패드(10) 사이의 전압차에 따른 전류의 흐름을 제어한다. 상기 전류검출 제어부(200)는 상기 패드(10)와 상기 퓨즈수단(F1)의 일단자 사이에 채널이 직렬로 연결되고 각 게이트와 각 드레인이 상호 접속된 복수개의 NMOS 트랜지스터들(M1 - M3)로 이루어졌다.
이러한 시그너쳐 회로에 있어서, 상기 퓨즈수단(F1)이 커팅되지 않았을 경우 상기 패드(10)로 상기 NMOS 트랜지스터들(M1 - M3)의 각 문턱전압(threshold voltage, Vth)을 합한 값과 전원전압(VIN_VDD)을 더한 값에 비해 상기 패드(10)로 인가되는 테스트 전압(VDD + 3Vth)이 높을 경우 상기 트랜지스터들(M1 - M3)은 활성화됨과 아울러 상기 전원단자(1)로 소정 전류를 흘려주게 된다. 반면, 상기 퓨즈수단(F1)이 커팅될 경우 상기 전원단자(1)로의 전류 경로가 차단되기 때문에 상기 패드(10)로 테스트 전압을 인가하더라도 상기 전원단자(20)로 전류가 흐르지 않게 된다. 실제 시험시 상기 전원단자(20)로 0볼트를 인가하고 상기 패드(10)로 테스트 전압을 인가한 후 상기 전원단자(20)와 상기 패드(10) 사이에 흐르는 전류량에 따라 저장된 정보를 검출하게 된다. 여기서, 상기 테스트 전압은 상기 전류검출 제어부(200)의 각 NMOS 트랜지스터(M1 - M3)의 문턱전압(Vth)과 테스트시 상기 전원단자(20)로 인가되는 전압의 합보다 높은 전압으로 인가된다.
그러나, 상술한 바와같은 종래 반도체 메모리 장치의 시그너쳐 회로에 의하면, 정상적인 칩 동작시 전원단자(20)로 3.3볼트(동작 전압이 3.3볼트인 제품일 경우)가 인가되고, 외부로부터 패드(10)로 6.3볼트 이상의 테스트 전압을 인가할 경우에만 전류검출 제어부(200)를 통해 핀 누설 전류가 흐르게 된다. 반도체 메모리 장치의 입출력 구조가 전원전압 단자를 접지전압 단자로 또는 접지전압 단자를 전원전압 단자로 바꿔 접속(와이어 본딩)함에 따라 반도체 메모리 장치의 입출력 구조가 바뀌도록 설계할 수 있다. 이러한 경우 도 1에 도시된 전원단자(20)가 접지전압(VIN_GND)이 인가되는 접지단자(30)로 접속될 것이다. 이러한 조건하에서 외부전압이 3볼트 이상의 동작 영역에서 칩이 정상적으로 동작하게 되면 핀 즉, 패드(10, 3볼트 이상)와 전원단자(30, 0볼트) 사이의 전압차에 의해 핀 누설전류가 항상 흐르게 된다. 이로인해, 반도체 메모리 장치의 전류 DC 특성을 만족시키지 못하는 문제점이 생겼다.
따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 패키지 와이어 본딩시 제품의 동작에 영향을 주는 신호에 의해 제어되는 반도체 메모리 장치의 시그너쳐 회로를 제공하는 데 있다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 시그너쳐 회로를 보여주는 회로도;
도 2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 시그너쳐 회로를 보여주는 회로도,
*도면의 주요 부분에 대한 부호 설명
100 : 버퍼 200 : 스위치 회로
300 : 저항 회로
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 본 발명에 따른 반도체 메모리 장치의 시그너쳐 회로는 제 1 및 제 2 전원들과; 제 1 및 제 2 단자들과; 상기 제 1 및 제 2 전원들은 선택적으로 상기 제 1 및 제 2 단자들 중 대응하는 하나에 연결되고, 상기 제 1 및 제 2 전원 단자들 중 선택된 하나로부터의 상기 제 1 및 제 2 전원들 중 어느 하나를 버퍼링하여 스위치 제어 신호로서 출력하는 버퍼와; 제 3 전원을 제공하는 제 3 단자와; 정보를 검출하기 위한 정보 검출출 신호가 인가되는 패드와; 상기 제 3 단자와; 정보를 검출하기 위한 정보 검출 신호가 인가되는 패드와; 상기 제 3 단자에 연결되며, 상기 스위치 제어 신호에 응답해서 온/오프되는 스위치 및; 상기 스위치와 상기 패드 사이에 저항 회로를 포함한다. 여기서, 상기 버퍼는 상기 제 1 및 제 2 단자들 중 하나와 상기 스위치 사이에 직렬로 연결된 복수의 인버터들을 포함하고 그리고 상기 스위치는 상기 제 3 단자와 상기 저항 회로 사이에 형성되는 전류 통로 및 상기 버퍼로부터의 상기 스위치 제어 신호에 의해 제어되는 게이트를 가지는 MOS 트랜지스터를 포함한다. 또한, 상기 저항 회로는 스위치의 일 단에 연결된 소오스와, 공통으로 연결된 게이트 및 드레인을 갖는 제 1 MOS 트랜지스터와, 상기 제 1 MOS 트랜지스터의 드레인에 연결된 소오스와 공통으로 연결된 게이트 및 드레인을 갖는 제 2 MOS 트랜지스터 및, 상기 제 2 MOS 트랜지스터의 드레인에 연결된 소오스와, 상기 패드에 연결된 게이트 및 드레인을 갖는 제 3 MOS 트랜지스터를 포함한다.
이와같은 회로에 의해서, 정상적인 동작 모드에서 시그너쳐 회로를 통해 흐르는 핀 누설 전류를 차단함으로써 반도체 메모리 장치의 전류 DC 특성을 만족시킬 수 있다.
이하 본 발명의 실시예에 따른 참조도면 도 2에 의거하여 상세히 설명한다.
도 2에 있어서, 도 1에 도시된 구성요소와 동일한 기능을 갖는 구성요소에 대해서 동일한 참조번호를 병기한다.
도 2를 참조하면, 본 발명의 신규한 반도체 메모리 장치의 시그너쳐 회로에 있어서, 반도체 메모리 장치의 입출력 구조가 전원전압 단자와 접지전압 단자의 연결 상태에 따라 다른 입출력 구조를 갖는 경우 이에 대한 정보를 저장하기 위해 반도체 메모리 장치의 동작에 영향을 주는 공급전원(power suppry voltage)이 인가되는 버퍼(100)로부터 출력되는 선택신호(S)를 이용하여 스위치 회로(200)를 제어한다. 그리고, 본 발명에 따른 시그너쳐 회로는 복수개의 전원전압 단자들 즉, 상기 모드선택부(100)로 인가되는 전원전압(VIN_VDD)과 접지전압(VIN_GND)이 각각 인가되는 제 1 및 제 2 전원전압 단자들(20, 30)과 독립되고 칩 내부적으로 분리된 외부전압(VDDQ)이 인가되는 제 3 전원전압 단자(40)를 이용함으로써 특정 정보(예를들면, 상기 버퍼(100)로 전원전압이 인가되는지 접지전압이 인가되는지에 대한 정보)를 저장할 수 있도록 구현하였다. 이로써, 패키지 상태에서 패드(10)에 연결되는 핀으로 테스트 전압(외부전압 + 3Vth)을 인가하고 상기 외부전압(VDDQ)이 인가되는 제 3 전원전압 단자(40)로 전류가 흐르는지의 유무를 검출하여 상기 버퍼(100)에 상기 제 1 전원전압 단자(20)가 접속되었는지 아니면 상기 제 2 전원전압 단자(30)가 접속되었는지에 대한 반도체 메모리 장치의 정보를 알 수 있다. 이로써, 복수개의 전원전압 단자들을 이용하여 정상적인 동작 영역에서 본 발명에 따른 시그너쳐 회로를 통해 흐르는 핀 누설전류를 차단함에 따라 전류 DC 특성을 만족시킬 수 있다.
도 2에는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 시그너쳐 회로를 보여주는 상세 회로도가 도시되어 있다.
버퍼(100)에 제 1 전원전압 단자(20)가 본딩될 때와 제 2 전원전압 단자(30)가 본딩될 때에 따라 반도체 메모리 장치의 입출력 구조를 달리하도록 설계할 경우 이에 대한 정보를 저장하기 위한 시그너쳐 회로가 도 2에 도시되어 있다. 반도체 메모리 장치의 동작에 영향을 주는 신호들(VIN_VDD, VIN_GND)이 인가되는 제 1 및 제 2 전원전압 단자들(20, 30)은 버퍼(100)의 입력단자에 접속되어 있고, 상기 제 1 및 제 2 전원전압 단자들(20, 30)과 칩 내부적으로 서로 연결되지 않는 제 3 전원전압 단자(40)는 전류검출 스위치 회로(200)의 일단자에 접속되어 있다. 그리고, 외부로부터 테스트 전압(VDDQ + 3Vth)이 인가되는 패드(10)는 일 단자가 상기 스위치 회로(200)에 연결된 액티브 저항 회로(300)의 타단자 접속되며, 상기 패드(10)는 패키지 상태에서 핀과 접속될 것이다.
시그너쳐 회로를 이용하여 반도체 메모리 장치의 입출력 모드를 검출할 경우 즉, 버퍼(100)에 제 1 전원전압 단자(20)가 접속되었는지 아니면 제 2 전원전압 단자(30)가 접속되는는지를 판별하기 위해서는 제 3 전원전압 단자(40)로 0볼트를 인가한다. 이때, 패드(10)로 테스트 전압(VDDQ +3Vth, 3볼트 이상의 전압)이 인가되면, 상기 버퍼(100)에 상기 제 1 전원전압 단자(20)가 접속될 경우 스위치 회로(200)의 전류 통로가 활성화되어 패드(10)로부터 상기 제 3 전원전압 단자(40)로 소정 전류가 흐르게 된다. 반면, 상기 버퍼(100)에 상기 제 2 전원전압 단자(30)가 접속될 경우 상기 스위치 회로(200)의 전류 통로가 비활성화되어 전류는 흐르지 않게 된다. 이와같이, 전류 흐름의 유무에 따라 입출력 모드를 판별할 수 있다.
정상적인 칩 동작 영역에서는 상기 제 3 전원전압 단자(40)로 3.3볼트의 전압이 인가되기 때문에 상기 패드(10)로 인가되는 전압레벨이 6.3볼트 이상인 경우만 핀 누설전류가 흐를 수 있다. 아울러, 상기 제 3 전원전압 단자(40)로 3.3볼트의 전압을 인가하고 상기 패드(10)로 테스트 전압(6.3볼트 이상)을 인가할 경우 흐르는 전류의 유무로 상기 버퍼(100)에 어느 단자가 접속되었는지를 검출하여 반도체 메모리 장치의 입출력 모드를 판별할 수 있다. 따라서, 반도체 메모리 장치가 정상적인 동작 영역하에서 동작할 경우 본 발명에 따른 시그너쳐 회로를 통해 핀 누설 전류가 흐르지 않기 때문에 반도체 메모리 장치의 전류 DC 특성에 영향을 주지 않는다.
상기한 바와같이, 반도체 메모리 장치의 동작에 영향을 주는 신호 즉, 공급전원(전원전압과 접지전압)에 따라 특정 정보를 저장함으로써 정상적인 동작 영역에서의 핀로부터 제 3 전원전압 단자로 핀 누설전류가 흐르는 것을 방지하여 반도체 메모리 장치의 전류 DC 특성이 떨어지는 것을 방지할 수 있다.
Claims (4)
- 제 1 및 제 2 전원들(VIN_VDD, VIN_GND)과; 제 1 및 제 2 단자들(20, 30)과; 상기 제 1 및 제 2 전원들은 선택적으로 상기 제 1 및 제 2 단자들(20, 30) 중 대응하는 하나에 연결되고, 상기 제 1 및 제 2 전원 단자들(20, 30) 중 선택된 하나로부터의 상기 제 1 및 제 2 전원들 중 어느 하나를 버퍼링 하여 스위치 제어 신호(S)로서 출력하는 버퍼(100)와; 제 3 전원을 제공하는 제 3 단자(40)와; 정보를 검출하기 위한 정보 검출 신호가 인가되는 패드(10)와; 상기 제 3 단자에 연결되며, 상기 스위치 제어 신호에 응답해서 온/오프되는 스위치(200)및; 상기 스위치와 상기 패드 사이에 저항 회로(300)를 포함하는 반도체 메모리 장치의 시그너쳐 회로.
- 제 1 항에 있어서, 상기 버퍼(100)는 상기 제 1 및 제 2 단자들(20, 30) 중 하나의 상기 스위치(200)사이에 직렬로 연결된 복수의 인버터들(11, 12)을 포함하는 반도체 메모리 장치의 시그너쳐 회로.
- 제 1 항에 있어서, 상기 스위치(200)는 상기 제 3 단자(40)와 상기 저항 회로(300) 사이에 형성되는 전류 통로 및 상기 버퍼(100)로부터의 상기 스위치 제어 신호(S)에 의해 제어되는 게이트를 가지는 MOS 트랜지스터(M4)를 포함하는 반도체 메모리 장치의 시그너쳐 회로
- 제 1 항에 있어서, 스위치(200)의 일 단에 연결된 소오스와, 공통으로 연결된 게이트 및 드레인을 갖는 제 1 MOS 트랜지스터(M3)와, 상기 제 1 MOS 트랜지스터(M3)의 드레인에 연결된 소오스와 공통으로 연결된 게이트 및 드레인을 갖는 제 2 MOS 트랜지스터(M2) 및, 상기 제 2 MOS 트랜지스터(M2)의 드레인에 연결된 소오스와, 상기 패드(10)에 연결된 게이트 및 드레인을 갖는 제 3 MOS 트랜지스터(M1)를 포함하는 반도체 메모리 장치의 시그너쳐 회로.
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- 1997-02-01 KR KR1019970003183A patent/KR100253646B1/ko not_active IP Right Cessation
Non-Patent Citations (1)
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