KR20010067470A - 반도체 장치 및 그의 제조 방법 - Google Patents

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아끼야마나오또
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가네꼬 히사시
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Abstract

고속 동작을 위한 제 1 NMOS 및 PMOS 트랜지스터들 및 오프 상태에서의 누설 전류를 감소시키기 위한 제 2 NMOS 및 PMOS 트랜지스터들이 p형의 기판 상에 형성된다. 제조 방법에 있어서, 제 1 및 제 2 NMOS 트랜지스터 형성 영역의 기판 표면으로 붕소를 이온 주입하여 p웰을 형성한다. 오프 상태의 누설 전류를 감소시키기 위한 문턱 전압 조절용으로 제 2 NMOS 트랜지스터 형성 영역에만 추가로 붕소를 이온 주입한다. 제 1 및 제 2 PMOS 트랜지스터 형성 영역의 기판 표면으로 비소를 이온 주입하여 n웰을 형성한다. 오프 상태 누설 전류를 최소화하기 위한 문턱 전압 조절용으로 제 2 PMOS 트랜지스터 형성 영역에만 추가로 비소를 이온 주입한다.

Description

반도체 장치 및 그의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 장치 및 그의 제조 방법에 관한 것으로, 좀더 구체적으로는 동일 기판 상에 문턱 전압이 다른 트랜지스터들을 구비하고 MOS(metal oxide semiconductor) 트랜지스터가 오프일 때의 리크 전류(이하, 오프 상태 리크 전류라 함)를 감소킬 수 있는 반도체 장치 및 그의 제조 방법에 관한 것이다.
저전력 소비 동작을 목적으로 하는 LSI(Large-Scale-Integrated) 회로에서 MOS 트랜지스터의 오프 상태 리크 전류를 감소시키는 것은 중요한 요소들 중 하나이다.
통상적으로 MOS 트랜지스터의 오프 상태 리크 전류를 감소시키기 위해 문턱 전압을 높은 값으로 설정하는 방법이 적용된다. MOS 트랜지스터의 문턱 전압을 증가시키는 방법으로는 게이트 전극의 게이트 길이를 길게 만드는 방법, 채널 영역의 불순물 농도를 증가시키는 방법 및 기판 바이어스를 조절하는 방법 등이 사용된다.
그러나, 이와 같은 방법들은 MOS 트랜지스터의 구동 성능을 저하시키는 원인이 되므로, LSI 회로의 높은 동작 속도를 유지할 수 없다는 문제가 있다.
예컨대, 일본특허공개 평11-195976호에는 회로 상의 특정 영역 내에 위치한 MOS 트랜지스터의 문턱 전압을 증가시키는 방법이 개시되어 있다. 이러한 종래 기술은 특정 영역 내의 MOS 트랜지스터의 오프 상태 리크 전류를 감소시키기 위한 것으로, LSI의 동작 속도를 저하시키지 않고 저전력 소비를 실현할 수 있는 효과가 있다.
반면에, 최근 MOS 트랜지스터가 점점 미세해짐에 따라, 높은 문턱 전압이 설정되면 오프 상태 리크 전류가 증가하는 새로운 문제가 발생하고 있다. 이는 스케일링 룰(scaling rule)에 의해 MOS 트랜지스터가 미세해짐에 따라, 기존의 서브-스레숄드(sub-threshold) 리크 전류 및 확산층 리크 전류에 더하여, 게이트 전극과 채널 사이에서 밴드(band)간 리크 전류가 발생하기 때문이다.
한편, MOS 트랜지스터의 문턱 전압을 증가시킴에 따라 확산층의 리크 요소가 증가하는 현상은 예를 들어, 일본특허공개 평10-247725호에 개시되어 있다.
도 1은 종래의 NMOS 트랜지스터의 게이트 전압과 드레인 전류의 특성을 나타내는 그래프이다. 그래프의 가로축은 게이트 전압을 나타내고, 세로축은 드레인 전류의 상용 로그값을 나타낸다. 도 1을 참조하면, 종래의 MOS 트랜지스터의 오프 상태 리크 전류(Ioff)의 지배 성분은 서브-스레숄드 리크 전류이다. 이러한 리크 전류는 문턱 전압이 증가하면 효과적으로 감소하게 된다.
도 2는 미세 NMOS 트랜지스터의 게이트 전압과 드레인 전류의 특성을 나타내는 그래프이다. 그래프의 가로축은 게이트 전압을 나타내고, 세로축은 드레인 전류의 상용 로그값을 나타낸다. 도 2에 도시된 바와 같이, 미세 MOS 트랜지스터에서 문턱 전압을 증가시키기 위하여 채널 영역의 불순물 농도를 증가시키면, 오프 상태의 리크 전류(Ioff)의 지배 성분이 서브-스레숄드 리크 전류에서 밴드간 리크 전류로 변하게 된다. 그 결과, 오프 상태의 리크 전류가 다시 증가하게 되는 현상이 발생한다.
또한, 문턱 전압을 증가시키기 위해 게이트 길이를 증가시킨 경우에도, 이와 유사하게 오프 상태 리크 전류의 지배 성분이 서브-스레숄드 리크 전류에서 밴드간 리크 전류로 변하게 된다. 그 결과, 오프 상태의 리크 전류는 최소값에서 다시 증가하게 되는 현상이 발생한다.
도 3은 문턱 전압이 오프 상태일 때, 미세 NMOS 트랜지스터의 리크 전류 특성을 나타내는 그래프이다. 그래프의 가로축은 문턱 전압을 나타내고, 세로축은 오프 상태 리크 전류를 나타낸다. 앞서 상술한 바와 같이, 채널 영역의 불순물 농도를 증가시키거나 게이트 길이를 증가시키는 방법들에 의해 문턱 전압이 높은 값으로 설정된 경우, 도 3에 도시된 바와 같이, 오프 상태 리크 전류의 지배 성분이 서브-스레숄드 리크 전류에서 밴드간 리크 전류로 변경된다. 즉, 문턱 전압이 상승함에 따라 서브-스레숄드 리크 전류는 감소하게 되므로, 오프 상태 리크 전류도 최소값으로 감소하게 된다. 그런데, 문턱 전압이 더욱 상승하게 되면, 오프 상태 리크 전류의 지배 성분이 밴드간 리크 전류로 변하게 되고, 이로 인해 다시 오프 상태 리크 전류가 증가하게 된다.
한편, 기판 바이어스를 조절하는 방법을 적용한 경우를 살펴보면, 오프 상태 리크 전류의 지배 성분이 서브-스레숄드 전류일 때, 기판 바이어스를 인가하여 문턱 전압을 증가시키면 오프 상태 리크 전류를 효과적으로 감소시킬 수 있다. 도 4는 미세 NMOS 트랜지스터의 기판 바이어스와 오프 상태 리크 전류 특성을 나타내는 그래프이다. 그래프의 가로축은 게이트 전압을 나타내고, 세로축은 드레인 전류를 나타낸다. 도 4에서 기판 바이어스는 높은 값에서 낮은 값의 순서로 인가하였으며, 기판 바이어스를 인가한 후의 결과는 점선 및 일점 세선으로 나타내었다. 도 4에서 알 수 있듯이, 밴드간 리크 전류가 지배 성분이 되면, 기판 바이어스가 조절됨에도 불구하고, 드레인 전류의 최소값, 즉 오프 상태 리크 전류의 지배 성분이 서브-스레숄드 전류에서 밴드간 전류로 변경되는 시점의 값이 크게 감소하지 않고, 반면에 오히려 증가할 수도 있다.
앞서 상술한 바와 같이, 채널 영역의 불순물 농도를 증가시키는 방법, 게이트의 길이를 증가시키는 방법 및 기판 바이어스를 조절하는 방법 등에 의해 문턱 전압을 증가시킴으로써 오프 상태의 리크 전류를 감소시키는 효과는 밴드간 리크 전류에 의해 결정된다. 결과적으로, 반도체 장치의 실제 사용시에는 오프 상태 리크 전류의 한계값이 존재하게 된다.
본 발명의 목적은 동일 기판 상의 저전력 소비를 목적으로 하는 트랜지스터 및 고속 동작을 목적으로 하는 트랜지스터를 구비하고 MOS 트랜지스터의 오프 상태에서의 리크 전류를 감소시킨 저전력 소비에 적합한 반도체 장치를 제공하는 데 있다.
도 1은 종래의 NMOS 트랜지스터의 게이트 전압 및 드레인 전류 특성을 나타내는 그래프이다.
도 2는 미세 NMOS 트랜지스터의 게이트 전압 및 드레인 전류 특성을 나타내는 그래프이다.
도 3은 미세 NMOS 트랜지스터의 오프 상태에서 리크 전류 특성을 나타내는 그래프이다.
도 4는 NMOS 트랜지스터의 기판 바이어스와 오프 상태 리크 전류 특성을 나타내는 그래프이다.
도 5a 내지 도 5j는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 6은 MOS 트랜지스터의 게이트 전압 및 드레인 전류의 특성을 나타내는 그래프이다.
도 7은 본 발명의 제 2 실시예에 의한 반도체 장치를 나타내는 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
100 : 반도체 기판 200 : 소자분리 영역
10, 20, 30, 40 : 소자형성 영역
300, 301, 302, 303, 304, 305, 306 : 감광막
400, 401 : p-웰 500, 501 : n-웰
600 : 게이트 산화막 601 : 게이트 전극
700, 702 : LDD 영역 701, 703 : 포켓 영역
800, 801 : 소오스/드레인 영역
상술한 목적을 달성하기 위하여 본 발명의 제 1 태양(aspect)에 의한 반도체 장치는, 동일 기판 상에 형성된 제 1 MOS 트랜지스터 및 제 1 MOS 트랜지스터에 비해 높은 문턱 전압을 갖는 제 2 MOS 트랜지스터를 포함한다. 제 2 MOS 트랜지스터에서, 서브-스레숄드 리크에서 밴드간 리크로 변경되는 시점에서 나타나는 드레인 전류의 최소값이 제 2 MOS 트랜지스터의 오프 상태 리크 전류가 되도록 채널 영역의 불순물 농도가 설정된다.
상술한 목적을 달성하기 위하여 본 발명의 제 2 태양에 의한 반도체 장치는, 동일 기판 상에 형성된 제 1 MOS 트랜지스터 및 제 1 MOS 트랜지스터에 비해 더 높은 문턱 전압을 갖는 제 2 MOS 트랜지스터를 포함한다. 제 2 MOS 트랜지스터에서, 서브-스레숄드 리크에서 밴드간 리크로 변경되는 시점에서 나타나는 드레인 전류의 최소값이 제 2 MOS 트랜지스터의 오프 상태 리크 전류가 되도록 게이트 길이가 설정된다.
상술한 목적을 달성하기 위하여 본 발명의 제 3 태양에 의한 반도체 장치는, 동일 기판 상에 형성된 제 1 MOS 트랜지스터 및 제 1 MOS 트랜지스터에 비해 더 높은 문턱 전압을 갖는 제 2 MOS 트랜지스터를 포함한다. 제 2 MOS 트랜지스터에서, 서브-스레숄드 리크에서 밴드간 리크로 변경되는 시점에서 나타나는 드레인 전류의 최소값이 제 2 MOS 트랜지스터의 오프 상태 리크 전류가 되도록 채널 영역의 불순물 농도 및 채널 길이가 설정된다.
상술한 목적을 달성하기 위하여 본 발명의 제 1 태양에 의한 반도체 장치의 제조 방법은, 제 1 MOS 트랜지스터 및 제 1 MOS 트랜지스터에 비해 더 높은 문턱 전압에서 동작하는 제 2 MOS 트랜지스터가 동일 기판 상에 형성되는 반도체 장치에 있어서, 서브-스레숄드 리크에서 밴드간 리크로 변경되는 시점에서 나타나는 드레인 전류의 최소값이 제 2 MOS 트랜지스터의 오프 상태 리크 전류가 되도록 제 2 MOS 트랜지스터의 채널 영역의 불순물 농도를 결정하는 단계를 포함한다.
상술한 목적을 달성하기 위하여 본 발명의 제 2 태양에 의한 반도체 장치의 제조 방법은, 제 1 MOS 트랜지스터 및 제 1 MOS 트랜지스터에 비해 더 높은 문턱 전압에서 동작하는 제 2 MOS 트랜지스터를 동일 기판 상에 형성하는 반도체 장치에 있어서, 서브-스레숄드 리크에서 밴드간 리크로 변경되는 시점에서 나타나는 드레인 전류의 최소값이 제 2 MOS 트랜지스터의 오프 상태 리크 전류가 되도록 제 2 MOS 트랜지스터의 게이트 길이를 결정하는 단계를 포함한다.
상술한 목적을 달성하기 위하여 본 발명의 제 3 태양에 의한 반도체 장치의 제조 방법은, 제 1 MOS 트랜지스터 및 제 1 MOS 트랜지스터에 비해 더 높은 문턱 전압에서 동작하는 제 2 MOS 트랜지스터가 동일 기판 상에 형성되는 반도체 장치에 있어서, 서브-스레숄드 리크에서 밴드간 리크로 변경되는 시점에서 나타나는 드레인 전류의 최소값이 제 2 MOS 트랜지스터의 오프 상태 리크 전류가 되도록 제 2 MOS 트랜지스터의 채널 영역의 불순물 농도 및 게이트 길이를 결정하는 단계를 포함한다.
다시 말하면, 본 발명의 반도체 장치는 회로의 소정 영역에서 고속 동작을목적으로 낮은 문턱 전압에서 동작하는 제 1 MOS 트랜지스터 및 오프 상태에서 발생하는 리크 전류를 감소시킬 목적으로 높은 문턱 전압에서 동작하는 제 2 MOS 트랜지스터가 동일한 기판 상에 형성된다. 이와 같은 반도체 장치의 높은 문턱 전압으로 동작하는 제 2 MOS 트랜지스터에 있어서, 제 2 MOS 트랜지스터의 오프 상태 리크 전류가 드레인 전류의 최소값이 되도록 채널 영역의 불순물 농도 및/또는 게이트 길이를 설정하는 것을 특징으로 한다.
본 발명에 있어서, 높은 문턱 전압에서 동작하는 제 2 MOS 트랜지스터의 드레인 전류의 최소값이 트랜지스터의 오프 상태 리크
전류가 되도록 채널 영역의 불순물 농도 및/또는 게이트 길이를 조절함으로써, 제 2 MOS 트랜지스터의 문턱 전압을 설정하게 된다. 즉, 오프 상태의 리크 전류가 최소화되도록 제 2 트랜지스터의 문턱 전압을 설정하면, 기판 바이어스를 인가하지 않고도 리크 전류를 충분히 감소시킬 수 있다. 뿐만 아니라, 게이트 길이의 변동 등과 같이 제조 공정에서 유발되는 여러 요인들에 의해 문턱 전압의 변화가 발생함에도 불구하고, 오프 상태 리크 전류를 안정시키고 최소화된 값을 갖도록 할 수 있다. 이에 따라, 낮은 전력을 소비하는 반도체 장치를 얻을 수 있다.
본 발명에서 언급된 밴드간 리크은 게이트 전압이 감소함에 따라 증가하는 특성을 갖는다. 문턱 전압이 증가할 때 확산층 리크 성분이 현저하게 증가하는 현상은 0.25 ㎛ 이하의 디자인 룰이 적용되는 미세 MOS 트랜지스터에서 주로 발생하며, 채널 영역 및 드레인 영역의 불순물 농도가 높은 경우에도 발생한다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들을 상세히 설명한다.
도 5j는 본 발명의 제 1 실시예에 의한 반도체 장치를 나타내는 단면도이다.도 5j에는 감광막(306)이 도시되어 있지만, 본 발명의 실시예에 의한 반도체 장치에서 감광막(306)은 제거된다.
도 5j를 참조하면, P형의 반도체 기판(100) 상에 복수개의 소자분리 영역들(선택적인 산화막; 200)이 형성되어 소자형성 영역들(10, 20, 30, 40)들을 한정한다. 소자형성 영역들(10, 30)의 반도체 기판(100)의 표면 각각에 p-웰(400, 401)이 형성되어 있다. p-웰(401) 내로의 이온 주입 공정을 반복함으로써, p-웰(401)의 불순물 농도가 조절된다. p-웰들(400, 401)의 소정 부분에 게이트 산화막(600) 및 게이트 전극(601)이 형성되어 있다. 게이트 산화막(600) 및 게이트 전극(601)의 양측면에는 측벽들(602)이 형성되어 있다. p-웰들(400, 401)의 표면에 형성된 게이트 전극들(601) 양옆의 반도체 기판(100)에 LDD(lightly doped drain) 영역들(700), 포켓 영역들(701) 및 소오스/드레인 영역들(800)이 형성되어 있다. 소자형성 영역들(20, 40)의 반도체 기판(100) 표면의 각각에 n-웰(500, 501)이 형성되어 있다. n-웰(501) 내로의 이온 주입 공정을 반복함으로써, n-웰(501)의 불순물 농도가 조절된다. n-웰들(500, 501)의 소정 부분에 게이트 산화막(600) 및 게이트 전극(601)이 형성되어 있다. 게이트 산화막(600) 및 게이트 전극(601)의 양측면에는 측벽들(602)이 형성되어 있다. n-웰들(500, 501)의 표면에 형성된 게이트 전극들(601) 양옆의 반도체 기판(100)에 LDD(lightly doped drain) 영역들(700), 포켓 영역들(701) 및 소오스/드레인 영역들(800)이 형성되어 있다. 결국, 소자형성 영역들(10, 20, 30, 40) 내에 고속 동작을 목적으로 낮은 문턱 전압에서 동작하는NMOS 트랜지스터(110)와 PMOS 트랜지스터(120), 즉 제 1 MOS 트랜지스터들 및 오프 상태에서 리크 전류의 감소를 목적으로 높은 문턱 전압에서 동작하는 NMOS 트랜지스터(130)와 PMOS 트랜지스터(140), 즉 제 2 MOS 트랜지스터들이 위치하게 된다. 제 1 및 제 2 MOS 트랜지스터들은 각각 회로 부분 내에서 사용된다.
상기 실시예에 의한 반도체 장치는 낮은 문턱 전압에서 동작하는 NMOS 트랜지스터(110) 및 PMOS 트랜지스터(120)를 구비하고, 불순물 농도가 조절된 p-웰(401) 및 n-웰(501)을 갖는 NMOS 트랜지스터(130) 및 PMOS 트랜지스터(140)를 구비한다. 이에 따라, 고속 동작을 수행할 수 있을 뿐만 아니라 NMOS 트랜지스터(130)와 PMOS 트랜지스터(140)의 채널 영역의 불순물 농도를 조절하고 문턱 전압을 최적화시킴으로써 오프 상태에서의 리크 전류를 감소시켜 저전력 소비를 실현할 수 있게 된다.
계속해서, 본 발명의 실시예에 의한 반도체 장치의 제조 방법에 대해 상세히 설명한다.
도 5a 내지 도 5j는 공정 순서에 따라 본 발명의 실시예에 의한 반도체 장치의 제조 방법을 나타내는 단면도들이다. 도 6은 MOS 트랜지스터의 게이트 전압과 드레인 전류 특성을 나타내는 그래프이다. 그래프의 가로축은 게이트 전압을 나타내고, 세로축은 드레인 전류의 상용 로그값을 나타낸다. 또한, 드레인 전류의 최소값이 오프 상태의 리크 전류가 되도록 문턱 전압이 설정된다.
우선, 도 5a를 참조하면, p형의 반도체 기판(100) 상에 소자분리를 위해 250 내지 450 nm 정도의 깊이를 갖는 산화막(200)을 선택적으로 형성한다. 여기서, 참조 부호 10 및 20으로 표시된 소자형성 영역은, 일반적인 LSI에서 사용되는 낮은 문턱 전압에서 동작하는 NMOS 트랜지스터 및 PMOS 트랜지스터를 형성하기 위한 영역이다. 또한, 참조 부호 30 및 40으로 표시된 소자형성 영역은 오프 상태의 리크 전류를 최소화하기 위해 문턱 전압을 최적화시킨 NMOS 트랜지스터 및 PMOS 트랜지스터를 형성하기 위한 영역이다.
도 5b를 참조하면, PMOS 트랜지스터 형성 영역(20, 40) 상에 감광막(300)을 형성한다. NMOS 트랜지스터 형성 영역(10, 30)에 1회 또는 복수회로 붕소를 이온 주입하여 p-웰(400)을 형성한다. 이때, 이온 주입 공정은 예를 들어, 100 내지 400 KeV 정도의 이온 주입 에너지와 1 ×1012내지 3 ×1013cm-2정도의 이온 주입량으로 실시한다. 이어서, 문턱 전압을 조절하기 위해, 20 내지 40 KeV 정도의 이온 주입 에너지와 1 ×1012내지 1 ×1013cm-2정도의 이온 주입량으로 붕소를 이온 주입한다. 이 단계에서 트랜지스터 형성 영역들(10, 30)은 각각 동일한 구조를 갖는다.
도 5c를 참조하면, 트랜지스터 형성 영역(30)을 제외한 반도체 기판(100)의 전면에 감광막(301)을 형성한다. 오프 상태의 리크 전류를 최소화하기 위한 문턱 전압 조절을 위해, 트랜지스터 형성 영역(30)에만 추가로 붕소를 이온 주입하여 p-웰(401)을 형성한다. 이때, 이온 주입 에너지는 20 내지 40 KeV 정도로 하고, 이온 주입량은 1 ×1012내지 2 ×1013cm-2정도로 한다. 결국, 트랜지스터 형성 영역(30) 내에는 문턱 전압을 조절하기 위해 전체적으로 20 내지 40 KeV 정도의 이온 주입에너지와 1 ×1013내지 3 ×1013cm-2정도의 이온 주입량으로 붕소 이온이 주입된다.
도 5d를 참조하면, NMOS 트랜지스터 형성 영역(10, 30)들 상에 감광막(302)을 형성한다. PMOS 트랜지스터 형성 영역(20, 40)에 1회 또는 복수회로 인을 이온 주입하여 n-웰(500)을 형성한다. 이때, 이온 주입 공정은 200 내지 800 KeV 정도의 이온 주입 에너지와 1 ×1012내지 2 ×1013cm-2정도의 이온 주입량으로 실시한다. 이어서, 문턱 전압을 조절하기 위해, PMOS 트랜지스터 형성 영역(20, 40)에 70 내지 120 KeV 정도의 이온 주입 에너지와 1 ×1012내지 1 ×1013cm-2정도의 이온 주입량으로 비소를 이온 주입한다. 이 단계에서 트랜지스터 형성 영역들(20, 40)은 각각 동일한 구조를 갖는다.
도 5e를 참조하면, 트랜지스터 형성 영역(40)을 제외한 반도체 기판(100)의 전면에 감광막(303)을 형성한다. 오프 상태의 리크 전류를 최소화하기 위한 문턱 전압 조절을 위해, 트랜지스터 형성 영역(40)에만 추가로 비소를 이온 주입하여 n-웰(501)을 형성한다. 이때, 이온 주입 공정은 70 내지 120 KeV 정도의 이온 주입 에너지와 1 ×1012내지 2 ×1013cm-2정도의 이온 주입량으로 실시한다. 결국, 트랜지스터 형성 영역(40) 내에는 문턱 전압을 조절하기 위해 전체적으로 70 내지 120 KeV 정도의 이온 주입 에너지와 1 ×1013내지 3 ×1013cm-2정도의 이온 주입량으로 비소가 이온 주입된다.
도 5f를 참조하면, 반도체 기판(100) 전면에 2 내지 5㎚ 정도의 두께로 얇은 게이트 산화막(600)을 형성한다. 게이트 산화막(600) 상에 금속막을 형성한 후 소정 형태로 패터닝하여 0.15 내지 0.18㎛ 정도의 게이트 길이를 갖는 게이트 전극(601)을 형성한다. 이후, 반도체 기판(100)의 전면에 BF2를 이온 주입하여 게이트 전극(601)의 양옆에 p-채널 트랜지스터들을 위한 LDD 영역(702)을 형성한다. 이때, 이온 주입 공정은 3 내지 10 KeV 정도의 이온 주입 에너지와 5 ×1013내지 2 ×1014cm-2정도의 이온 주입량으로 실시한다. 이어서, 반도체 기판(100)의 전면에 비소를 이온 주입하여 포켓 영역(703)을 형성한다. 이때, 이온 주입 공정은 50 내지 100 KeV 정도의 이온 주입 에너지와 1 ×1013내지 1 ×1014cm-2정도의 이온 주입량으로 실시한다.
도 5g를 참조하면, PMOS 트랜지스터 형성 영역들(20, 40) 상에 감광막(304)을 형성한다. NMOS 트랜지스터 형성 영역(10, 30)에 5 내지 20 KeV 정도의 이온 주입 에너지와 1 ×1014내지 1 ×1015cm-2정도의 이온 주입량으로 비소를 이온 주입하여 LDD 영역(700)을 형성한다. 계속해서, NMOS 트랜지스터 형성 영역(10, 30)에 20 내지 50 KeV 정도의 이온 주입 에너지와 1 ×1013내지 1 ×1014cm-2정도의 이온 주입량으로 BF2를 이온 주입하여 포켓 영역(701)을 형성한다.
이때, PMOS 트랜지스터의 LDD 영역(702)의 불순물 타입을 p형에서 n형으로반전시킬 정도로 비소 이온의 도핑량을 증가시켜, n-채널 트랜지스터의 LDD 영역(700)을 형성한다. 또한, 이와 유사한 방법으로, PMOS 트랜지스터의 포켓 영역(703)의 불순물 타입을 n형에서 p형으로 반전시켜 NMOS 트랜지스터의 포켓 영역(701)을 형성한다. n형에서 p형으로 불순물 타입을 반전시켜 NMOS 트랜지스터의 LDD 영역 및 포켓 영역을 형성함으로써, 각 트랜지스터의 LDD 영역들 및 포켓 영역들을 한번의 사진 공정에 의해 형성할 수 있게 된다.
도 5h 및 도 5i를 참조하면, 통상의 방법에 의해 게이트 전극들(601)의 양측면에 80 내지 150 ㎚ 정도의 두께로 게이트 측벽들(602)을 형성한다. 이후, PMOS 트랜지스터 형성 영역(20, 40) 상에 감광막(305)을 형성한다. 감광막(305)이 형성된 결과물 전면에 비소 이온을 주입하여 NMOS 트랜지스터의 소오스/드레인 영역(800)을 형성한다. 이때, 이온 주입 공정은 30 내지 60 KeV 정도의 이온 주입 에너지와 1 ×1015내지 2 ×1016cm-2정도의 이온 주입량으로 실시한다.
도 5j를 참조하면, NMOS 트랜지스터 형성 영역(10, 30) 상에 감광막(306)을 형성한다. 감광막(306)이 형성된 결과물 전면에 붕소를 이온 주입하여 PMOS 트랜지스터의 소오스/드레인 영역(801)을 형성한다. 이때, 이온 주입 공정은 1 내지 10 KeV 정도의 이온 주입 에너지와 1 ×1015내지 1 ×1016cm-2정도의 이온 주입량으로 실시한다.
이후, 통상의 방법에 의해 배선 형성 공정을 수행하여 낮은 문턱 전압을 갖는 NMOS 트랜지스터와 PMOS 트랜지스터 및 오프 상태의 리크 전류를 최소화시키기위해 최적화된 문턱 전압을 갖는 NMOS 트랜지스터와 PMOS 트랜지스터를 구비하는 반도체 장치를 완성한다.
이와 같은 실시예에 있어서, 오프 상태의 리크 전류를 최소화하기 위해 최적화된 문턱 전압을 갖는 NMOS 트랜지스터와 PMOS 트랜지스터, 즉 낮은 소비 전력으로 동작하는 제 2 MOS 트랜지스터들에 있어서, 드레인 전류의 최소값이 오프 상태의 리크 전류가 되도록 채널의 도즈(dose)양을 조절함으로써 문턱 전압을 설정한다. 도 6에 도시된 바와 같이, 밴드간 리크에서 서브-스레숄드 리크로 변화되는 시점에서 드레인 전류(Ioff)의 최소값이 나타난다. 이러한 드레인 전류의 최소값이 오프 상태의 리크 전류의 값이 되도록 문턱 전압을 설정함으로써, 오프 상태의 리크 전류가 매우 작은 MOS 트랜지스터들을 형성할 수 있다.
다음, 본 발명의 제 2 실시예를 상세히 설명한다.
도 7은 본 발명의 제 2 실시예에 의한 반도체 장치를 나타내는 단면도이다. 도 7에 도시된 제 2 실시예에 있어서, 도 5j에 도시된 제 1 실시예와 동일한 구성 요소들은 동일 참조 번호로 표기하며, 여기서 이러한 구성 요소들에 대한 상세한 설명은 생략한다.
MOS 트랜지스터의 오프 상태 리크 전류를 최소화하기 위해, 제 1 실시예에서는 채널 영역의 불순물의 농도를 조절함으로써 소정의 문턱 전압을 설정한다. 이와는 달리, 제 2 실시예에서는 MOS 트랜지스터의 게이트 길이를 길게 함으로써 문턱 전압을 조절한다. 즉, 도 7에 도시된 바와 같이, 각각의 트랜지스터 형성 영역 내의 채널 영역의 불순물 농도를 증가시키는 대신에, 기존의 게이트 전극(601)에 비해 게이트 길이가 더 긴 제 2 게이트 전극(603)을 형성함으로써 문턱 전압을 증가시킬 수 있다. 또한, 드레인 전류의 최소값이 오프 상태의 리크 전류가 되도록 게이트 길이를 변화시킴으로써 문턱 전압을 조절하고 오프 상태의 리크 전류를 최소화할 수 있다. 이와 같이, 게이트 길이를 조절하는 방법으로 본 발명의 목적을 달성할 수 있다. 더우기, 게이트 길이를 조절하는 방법을 사용하면, 채널 영역의 불순물 농도를 변화시키기 위한 추가 공정을 실시할 필요가 없으므로 제 1 실시예에 비해 공정이 단순하다는 장점이 있다.
본 발명에 있어서, 오프 상태의 리크 전류가 드레인 전류의 최소값이 되도록 하기 위해 채널 영역의 불순물 농도와 게이트 길이를 모두 최적화시키는 방법을 사용할 수도 있다.
본 발명은 상술한 실시예들에만 한정되는 것은 아니며, 상기 실시예들은 본 발명의 기술적 사상의 범위 내에서 변경될 수 있다.
본 발명에 의하면, MOS 트랜지스터의 드레인 전류의 최소값이 오프 상태의 리크 전류가 되도록 문턱 전압을 설정하는 기초적인 구성에 기반하여, 오프 상태의 리크 전류를 최소화시키는 최적화된 문턱 전압을 갖는 NMOS 트랜지스터와 PMOS 트랜지스터, 즉 저전력 소비를 목적으로 하는 제 2 MOS 트랜지스터들 및 낮은 문턱 전압으로 동작하는 NMOS 트랜지스터와 PMOS 트랜지스터, 즉 고속 동작을 목적으로 하는 제 2 MOS 트랜지스터들을 동일 기판 상에 형성하여 저전력을 소비하는 LSI에 적합한 반도체 장치를 제공할 수 있다.

Claims (6)

  1. 반도체 기판;
    상기 반도체 기판 상에 형성된 제 1 MOS 트랜지스터; 및
    상기 반도체 기판 상에 형성되고, 상기 제 1 MOS 트랜지스터에 비해 높은 문턱 전압을 갖는 제 2 MOS 트랜지스터를 포함하고,
    상기 제 2 MOS 트랜지스터에 있어서, 서브-스레숄드(sub-threshold) 리크에서 밴드간 리크로 변경되는 시점에서 나타나는 드레인 전류의 최소값이 상기 제 2 MOS 트랜지스터의 오프 상태 리크 전류가 되도록 채널 영역의 불순물 농도가 설정된 것을 특징으로 하는 반도체 장치.
  2. 반도체 기판;
    상기 반도체 기판 상에 형성된 제 1 MOS 트랜지스터; 및
    상기 반도체 기판 상에 형성되고, 상기 제 1 MOS 트랜지스터에 비해 높은 문턱 전압을 갖는 제 2 MOS 트랜지스터를 포함하고,
    상기 제 2 MOS 트랜지스터에 있어서, 서브-스레숄드(sub-threshold) 리크에서 밴드간 리크로 변경되는 시점에서 나타나는 드레인 전류의 최소값이 상기 제 2 MOS 트랜지스터의 오프 상태 리크 전류가 되도록 게이트 길이가 설정된 것을 특징으로 하는 반도체 장치.
  3. 반도체 기판;
    상기 반도체 기판 상에 형성된 제 1 MOS 트랜지스터; 및
    상기 반도체 기판 상에 형성되고, 상기 제 1 MOS 트랜지스터에 비해 높은 문턱 전압을 갖는 제 2 MOS 트랜지스터를 포함하고,
    상기 제 2 MOS 트랜지스터에 있어서, 서브-스레숄드(sub-threshold) 리크에서 밴드간 리크로 변경되는 시점에서 나타나는 드레인 전류의 최소값이 상기 제 2 MOS 트랜지스터의 오프 상태 리크 전류가 되도록 채널 영역의 불순물 농도 및 게이트 길이가 설정된 것을 특징으로 하는 반도체 장치.
  4. 제 1 MOS 트랜지스터 및 상기 제 1 MOS 트랜지스터에 비해 높은 문턱 전압을 갖는 제 2 MOS 트랜지스터가 동일 기판 상에 형성되는 반도체 장치를 제조하는 방법에 있어서,
    서브-스레숄드(sub-threshold) 리크에서 밴드간 리크로 변경되는 시점에서 나타나는 드레인 전류의 최소값이 상기 제 2 MOS 트랜지스터의 오프 상태 리크 전류가 되도록 상기 제 2 MOS 트랜지스터에서 채널 영역의 불순물 농도를 설정하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 1 MOS 트랜지스터 및 상기 제 1 MOS 트랜지스터에 비해 높은 문턱 전압을 갖는 제 2 MOS 트랜지스터가 동일 기판 상에 형성되는 반도체 장치를 제조하는 방법에 있어서,
    서브-스레숄드(sub-threshold) 리크에서 밴드간 리크로 변경되는 시점에서 나타나는 드레인 전류의 최소값이 상기 제 2 MOS 트랜지스터의 오프 상태 리크 전류가 되도록 상기 제 2 MOS 트랜지스터의 게이트 길이를 설정하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1 MOS 트랜지스터 및 상기 제 1 MOS 트랜지스터에 비해 높은 문턱 전압을 갖는 제 2 MOS 트랜지스터가 동일 기판 상에 형성되는 반도체 장치를 제조하는 방법에 있어서,
    서브-스레숄드(sub-threshold) 리크에서 밴드간 리크로 변경되는 시점에서 나타나는 드레인 전류의 최소값이 상기 제 2 MOS 트랜지스터의 오프 상태 리크 전류가 되도록 상기 제 2 MOS 트랜지스터에서 채널 영역의 불순물 농도 및 게이트 길이를 설정하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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