JP4045373B2 - 三重ウェル構造を持つ半導体素子の製造方法 - Google Patents
三重ウェル構造を持つ半導体素子の製造方法 Download PDFInfo
- Publication number
- JP4045373B2 JP4045373B2 JP2002379437A JP2002379437A JP4045373B2 JP 4045373 B2 JP4045373 B2 JP 4045373B2 JP 2002379437 A JP2002379437 A JP 2002379437A JP 2002379437 A JP2002379437 A JP 2002379437A JP 4045373 B2 JP4045373 B2 JP 4045373B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- well
- ions
- ion implantation
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 62
- 238000004519 manufacturing process Methods 0.000 title claims description 24
- 238000005468 ion implantation Methods 0.000 claims description 97
- 238000000034 method Methods 0.000 claims description 59
- 150000002500 ions Chemical class 0.000 claims description 35
- 239000000758 substrate Substances 0.000 claims description 33
- 239000012535 impurity Substances 0.000 claims description 23
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 17
- 229910052796 boron Inorganic materials 0.000 claims description 17
- 229910052698 phosphorus Inorganic materials 0.000 claims description 14
- 239000011574 phosphorus Substances 0.000 claims description 14
- OKZIUSOJQLYFSE-UHFFFAOYSA-N difluoroboron Chemical compound F[B]F OKZIUSOJQLYFSE-UHFFFAOYSA-N 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 7
- -1 phosphorus ions Chemical class 0.000 claims 6
- 230000003213 activating effect Effects 0.000 claims 1
- 238000002513 implantation Methods 0.000 claims 1
- 210000004027 cell Anatomy 0.000 description 21
- 239000002019 doping agent Substances 0.000 description 18
- 230000015572 biosynthetic process Effects 0.000 description 10
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 8
- 239000007943 implant Substances 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000004458 analytical method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 210000004692 intercellular junction Anatomy 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体素子の製造方法に係り、特に、リフレッシュ特性に優れた導体素子の製造方法に関するものである。
【０００２】
【従来の技術】
一般に、半導体製品の大部分はＣＭＯＳＦＥＴ技術により製作されているが、ＣＭＯＳＦＥＴ技術は、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴという２種類の半導体素子を一つのチップ上に具現する技術である。ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴを一つのウェーハ上で同時に製作するためには、これらの素子を分離するためのウェル形成技術が必要である。
【０００３】
一般的なウェル形成技術には、低エネルギーでイオン注入した後、長時間の高温熱処理を必要とする拡散ウェル（ｄｉｆｆｕｓｅｄ ｗｅｌｌ）形成技術がある。この拡散ウェル形成技術は、長時間の熱処理が必要であるので、半導体素子の製造コストの側面において不利であり、イオンのドーピング濃度がウェーハ表面から深さ方向に単調な減少をすることになるので、素子の特性を制御する面においても制約がある。
【０００４】
このような短所を改善するため、近年、新しいウェル形成方法のプロファイルドウェル（ｐｒｏｆｉｌｅｄ ｗｅｌｌ）形成技術が提案されているが、これはパンチスルー（ｐｕｎｃｈｔｈｒｏｕｇｈ）及びラッチ・アップ（ｌａｔｃｈｕｐ）防止等の素子の動作特性の改善のため、所望の深さに所望する量の高エネルギーイオン注入を行って、簡単な熱処理を経てウェルを形成する方法である。
【０００５】
一方、ウェル形成方法には、一つのウェーハ上に形成されるウェルの種類の個数に応じて二重ウェル（ｔｗｉｎ ｗｅｌｌ）と三重ウェル（ｔｒｉｐｌｅ ｗｅｌｌ）がある。三重ウェル工程は、二つのｐウェルと二つのｐウェルのうちいずれか一つを取り囲む深いｎウェルからなり、二重ウェル工程の場合と異なり、各ｐウェルに形成されるｎＭＯＳＦＥＴの特性を異なるように制御できる長所と、ｎウェルに取り囲まれたｐウェル上に形成されるｎＭＯＳＦＥＴが外部の雑音に強いという長所がある。
【０００６】
したがって、近年、ウェル形成技術は、拡散二重ウェル工程からプロファイルド三重ウェル工程に変化しつつある。
【０００７】
一方、三重ウェルのうちｎウェルに取り囲まれたｐウェルに形成されるｎＭＯＳＦＥＴは、通常セルトランジスタに利用されるが、このようなセルトランジスタのゲート長（ｇａｔｅ ｌｅｎｇｔｈ）が小さくなるにつれ、しきい電圧（ＶＴ：Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ）が急激に小さくなる、しきい電圧ロールオフ（Ｖｔ ｒｏｌｌ−ｏｆｆ）という現象が発生する問題がある。
【０００８】
しかも、しきい電圧が同一ウェーハ上で不均一に小さくなり、その分布が広がる。しきい電圧の分布が広くなる原因は、ゲート長が小さいトランジスタであるほどゲート長のウェーハ内変動（ｇａｔｅ ｌｅｎｇｔｈ ｖａｒｉａｔｉｏｎ）が激しくなるからである。結局、最近の、ゲート長の小さいトランジスタでは、しきい電圧のロールオフ問題が決定的問題となり、セルトランジスタの均一な特性を確保するためには、しきい電圧の分布が均一であるほど良いので、しきい電圧のロールオフ現象を改善することが望ましい（例えば、特許文献１参照）。
【０００９】
図１ないし図５は、従来の技術に係る三重ウェル構造を有する半導体素子の製造方法を示す工程断面図である。
【００１０】
図１に示すように、半導体基板１１にＳＴＩ（Ｓｈａｌｌｏｗ ＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）工程を通してフィールド酸化膜１２を形成した後、半導体基板１１上に感光膜を塗布し露光及び現像によりパターンニングして第１マスク１３を形成する。
【００１１】
次いで、第１マスク１３をイオン注入マスクにして高エネルギーのイオン注入機でｎ型ドーパントをイオン注入して半導体基板１１内にプロファイルドｎウェルの第１領域１４を形成する。
【００１２】
図２に示すように、第１マスク１３をストリップした後、半導体基板１１上に感光膜を塗布し露光及び現像によりパターンニングして第２マスク１５を形成し、次いで第２マスク１５をイオン注入マスクにして高エネルギーのイオン注入機でｎ型ドーパントをイオン注入してプロファイルドｎウェルの第２領域１６と第３領域１７を形成する。
【００１３】
ここで、プロファイルドｎウェルの第２領域１６は、中間ｎウェルイオン注入領域であり、第３領域１７は、ｐチャネルフィールドストップイオン注入領域であり、プロファイルドｎウェルは、図面中の符号１８のようなプロファイルを有する。
【００１４】
図３に示すように、第２マスク１５をストリップした後、感光膜を塗布した後、露光及び現像によりパターンニングして第３マスク１９を形成し、第３マスク１９をイオン注入マスクにして高エネルギーのイオン注入機でｐ型ドーパントをイオン注入してプロファイルドｐウェルの第１領域２０と第２領域２１を形成する。
【００１５】
ここで、プロファイルドｐウェルの第１領域２０と第２領域２１は、各々ｐウェルイオン注入領域とｎチャネルフィールドストップイオン注入領域であり、プロファイルドｐウェルは、図面中の符号２２のようなプロファイルを有する。
【００１６】
次に、図４に示すように、プロファイルドｎウェルとｐウェルにイオン注入されたドーパントを炉熱処理（ｆｕｒｎａｃｅ ａｎｎｅａｌ）過程を通して活性化させて三重ウェル形成工程を完成する。
【００１７】
ここで、三重ウェルは、第１ｐウェル２３、第１ｐウェル２３に隣接した深いｎウェル２４、深いｎウェル２４により囲まれ、第１ｐウェル２３と所定の距離を置いて深いｎウェル２４内に形成された第２ｐウェル２５、からなる。
【００１８】
一方、第２ｐウェル２５に形成されるトランジスタは、第１ｐウェル２３に形成されるトランジスタと異なる特性を持つことができる。さらに、第２ｐウェル２５は、深いｎウェル２４により囲まれているので、突然侵入するサージ性外部電圧やノイズから保護される長所がある。したがって、セルトランジスタを第２ｐウェル２５内に具現する理由がここにある。
【００１９】
次に、三重ウェルが形成された半導体基板１１上に感光膜を塗布して露光及び現像によりパターンニングしてセルトランジスタが形成される領域、例えば、第２ｐウェル２５が形成された半導体基板１１の一部を露出させる第４マスク２６を形成した後、第４マスク２６をイオン注入マスクにしてセルトランジスタのしきい電圧を調節するためのｐ型ドーパントを第２ｐウェル２５全面にイオン注入してしきい電圧イオン注入領域２７を形成する。
【００２０】
図５に示すように、第４マスク２６を除去した後、半導体基板１１の選択された領域上にゲート酸化膜２８とスペーサ２９ｂが備わったゲート電極２９ａを形成し、マスク工程なしにｎ型及びｐ型不純物の全面イオン注入工程を通してセルトランジスタ及び周辺回路部内のｎＭＯＳＦＥＴのｎ＋ソース／ドレイン領域３０ａを形成し、周辺回路部内のｐＭＯＳＦＥＴのｐ＋ポケットイオン注入領域（ソース／ドレイン領域）３０ｂを形成する。
【００２１】
図６は、図５のＸ部分を拡大した図面である。図６を参照すると、で上述した従来技術は、セルトランジスタのしきい電圧を調節するため、ｐ型ドーパントをイオン注入する。望ましくは、しきい電圧を決めるチャネル領域にだけ注入すべきであるが、しきい電圧イオン注入領域２７は、セルのｎ＋ソース／ドレイン領域３０ａとも大部分重なっている。そのため、カウンタドーピング（ｃｏｕｎｔｅｒ ｄｏｐｉｎｇ）効果を生じて、ｎ＋ソース／ドレインのシャープな接合の消失につながるので、抵抗増加及び電界の増加によりリフレッシュタイムの減少等、素子の信頼度が劣化するといった問題がある。
【００２２】
さらに、セルトランジスタの動作に必要なしきい電圧を調節するためには、必ずチャネル領域に一定量以上のｐ型ドーパントが必要であり、このため、ｐ型ドーパントのイオン注入ドーズ量を増加すると、しきい電圧は所望の通り上昇するが、カウンタドーピング効果がより一層増大してリフレッシュ特性がさらに劣化する。このトレードオフ（ｔｒａｄｅ−ｏｆｆ）関係上、しきい電圧を調節するためのイオン注入工程及びソース／ドレインイオン注入工程条件の選択の幅が狭まるという問題がある。
【００２３】
図７は、しきい電圧イオン注入領域とソース／ドレインとの間の熱処理後のドーパントプロファイルをＳＩＭＳで分析した結果である。
【００２４】
図７を参照すると、セルトランジスタ動作に必要なしきい電圧を調整するため、しきい電圧イオン注入領域２７に、たとえば、２０ｋｅＶのエネルギーと、１．０Ｅ１３のドーズでボロン（Ｂ）を注入すると、濃度プロファイル‘Ｂ’が得られる。次に、ＢＦ２を３０ｋｅＶのエネルギーと、１．５Ｅ１３のドーズで注入すると（これは、ボロン（Ｂ）を６．７ｋｅＶのエネルギーで注入することに相当する）、濃度プロファイル‘Ａ’が得られ、セルしきい電圧は所望の通り上昇する。しかしｎ＋ソース／ドレイン領域では、ｎ型不純物（リン（Ｐ））濃度プロファイル‘Ｃ’に対しｐ型不純物（ボロン（Ｂ））プロファイル‘Ａ’が接近し、カウンタドーピング効果がさらに増大し、接合の形成が不完全になる。
【００２５】
したがって、このようにして形成された接合を有するセルのリフレッシュ特性はさらに劣化する。
【００２６】
【特許文献１】
特開２０００―１９５８１６号
【００２７】
【発明が解決しようとする課題】
そこで本発明は上記従来の技術の問題点を解決するためになされたものであって、その目的は、三重ウェルのうちｎウェルに取り囲まれるｐウェル上に形成されたトランジスタのしきい電圧及びリフレッシュ特性の低下を抑制するのに適した半導体素子の製造方法を提供することにある。
【００２８】
【課題を解決するための手段】
前記課題を達成するための本発明の半導体素子の三重ウェル形成方法は、 半導体基板の表面に、プロファイルド第１導電型第１ウェル（４４）を形成するステップと、前記第１ウェルに取り囲まれる第１領域（４５）と前記第１ウェルにより前記第１領域と隔離される第２領域（４３）からなるプロファイルド第２導電型第２ウェル（４５、４３）を形成するステップと、を含んでなることを特徴とする半導体素子の三重ウェル形成方法であって、 前記第１ウェルを形成するステップは、第１導電型不純物を注入して半導体基板内に第３領域（３４）を形成するステップを含み、
前記第１ウェルを形成するステップの一部として、前記第３領域と前記半導体基板表面との間に第１導電型不純物を注入して第４領域（３６）を形成するステップと、前記第４領域と前記半導体基板表面との間に第１導電型不純物を注入して第２導電型チャネルフィールドストップ領域（３７）を形成するステップと、をさらに含み、 前記第３領域（３４）は、０．６ＭｅＶ〜１．６ＭｅＶのイオン注入エネルギーと５×１０１２ｉｏｎｓ／ｃｍ２〜１．５×１０１３ｉｏｎｓ／ｃｍ２のドーズによりリンイオンを注入して形成され、 前記第４領域（３６）は、５００ｋｅＶ〜６００ｋｅＶのイオン注入エネルギーと、５×１０１２ｉｏｎｓ／ｃｍ２〜２×１０１３ｉｏｎｓ／ｃｍ２のドーズによりリンイオンを注入して形成され、 前記フィールドストップ領域（３７）は、１５０ｋｅＶ〜３００ｋｅＶのイオン注入エネルギーと、５×１０１１ｉｏｎｓ／ｃｍ２〜２×１０１３ｉｏｎｓ／ｃｍ２のドーズによりリンイオンを注入して形成されることを特徴とする。
【００２９】
また、前記課題を達成するための本発明の半導体素子の製造方法は、 半導体基板内に、プロファイルド第１導電型第１ウェル（４４）を形成するステップと、前記第１ウェルに取り囲まれたプロファイルド第２導電型第２ウェル（４５）を形成するステップと、前記第２ウェル内に、しきい電圧を調節するための第２導電型不純物を注入し、しきい電圧イオン注入領域（４７）を形成するステップと、前記第２ウェル上の選択された領域上にゲート酸化膜とゲート電極を形成するステップと、前記ゲート電極両側の前記第２ウェル内に第１導電型ソース／ドレイン領域を形成するステップと、を含むことを特徴とする半導体素子の製造方法であって、 前記第１ウェル（４４）を形成するステップは、半導体基板内に第１導電型不純物を注入して第３領域（３４）を形成するステップを含み、 前記第１ウェルを形成するステップの一部として、前記第３領域と前記半導体基板表面との間に第１導電型不純物を注入して第４領域（３６）を形成するステップと、前記４領域と前記半導体基板表面との間に第１導電型不純物を注入して第２導電型チャネルフィールドストップ領域（３７）を形成するステップと、を含み、 前記第３領域（３４）は、０．６ＭｅＶ〜１．６ＭｅＶのイオン注入エネルギーと、５×１０１２ｉｏｎｓ／ｃｍ２〜１．５×１０１３ｉｏｎｓ／ｃｍ２のドーズによりリンイオンを注入して形成され、 前記第４領域（３６）は、５００ｋｅＶ〜６００ｋｅＶのイオン注入エネルギーと、５×１０１２ｉｏｎｓ／ｃｍ２〜２×１０１３ｉｏｎｓ／ｃｍ２のドーズによりリンイオンを注入して形成され、 前記フィールドストップ領域（３７）は、１５０ｋｅＶ〜３００ｋｅＶのイオン注入エネルギーと、５×１０１１ｉｏｎｓ／ｃｍ２〜２×１０１３ｉｏｎｓ／ｃｍ２のドーズによりリンイオンを注入して形成されることを特徴とする。
【００３０】
【発明の実施の形態】
以下、本発明の最も好ましい実施例を添附する図面を参照しながら説明する。
【００３１】
図８ないし図１２は、本発明の実施例に係る三重ウェル構造を有する半導体素子の製造方法を示す工程断面図である。
【００３２】
図８に示すように、半導体基板３１にＳＴＩ工程を通して素子間隔離のためのフィールド酸化膜３２を形成した後、半導体基板３１上に感光膜を塗布し露光及び現像によりパターンニングして第１マスク３３を形成する。ここで、第１マスク３３は、高エネルギーイオン注入のための感光膜を用い、密度が１ｇ／ｃｍ３〜１０ｇ／ｃｍ３であり、厚さが２．５μｍ以上である。
【００３３】
次に、第１マスク３３により露出された半導体基板３１に高エネルギーのイオン注入機でｎ型ドーパントである３１Ｐ（リン）イオンを注入して深いｎウェルイオン注入領域（第３領域）３４を形成する。
【００３４】
この場合、接合漏れ電流を考慮してイオン注入エネルギーは、通常の技術と類似した０．６ＭｅＶ〜１．６ＭｅＶにし、３１Ｐイオンのドーズを設定された値より減少して、５×１０１２ｉｏｎｓ／ｃｍ２〜１．５×１０１３ｉｏｎｓ／ｃｍ２でイオン注入を行なう。ここで、３１Ｐイオンのドーズ量を下げた理由は、接合漏れ電流を下げるためであり、また、このドーズ値は、隣接したウェル間の隔離のための深いｎウェルイオン注入領域３４を形成するための最小限の値であるからである。
【００３５】
このように、深いｎウェルイオン注入領域３４のドーズ量を減少したので、隣接したウェル、特に、セルトランジスタが形成されるｐウェルのドーパント濃度を後述のように増加することを期待できる。
【００３６】
次に、図９に示すように、第１マスク３３をストリップした後、半導体基板３１上に感光膜を塗布し露光及び現像によりパターンニングして第２マスク３５を形成し、第２マスク３５をイオン注入マスクにして高エネルギーのイオン注入機でｎ型ドーパントをイオン注入して中間ｎウェルイオン注入領域（第４領域）３６及びｐチャネルフィールドストップイオン注入領域３７を形成する。
【００３７】
この場合、中間ｎウェルイオン注入は、３１Ｐイオンを用い、ドーズは、５×１０１２ｉｏｎｓ／ｃｍ２〜２×１０１３ｉｏｎｓ／ｃｍ２、イオン注入エネルギーは、５００ｋｅＶ〜６００ｋｅＶに調節することが好ましく、ｐチャネルフィールドストップイオン注入は、３１Ｐイオンを用い、ドーズは、５×１０１１ｉｏｎｓ／ｃｍ２〜２×１０１３ｉｏｎｓ／ｃｍ２、イオン注入エネルギーは、１５０ｋｅＶ〜３００ｋｅＶに調節することが好ましい。
【００３８】
上述した３段階イオン注入を通して深いｎウェルイオン注入領域３４、中間ｎウェルイオン注入領域３６とｐチャネルフィールドストップイオン注入領域３７は、プロファイルドｎウェル（プロファイルド第１導電型第１ウェル）４４をなす。ここで、図面中の符号３８は、プロファイルドｎウェルのプロファイルを示す。
以下、この「プロファイルドｎウェル４４」を「深いｎウェル４４」と略記する。
【００３９】
図１０に示すように、第２マスク３５をストリップした後、感光膜を塗布した後露光及び現像によりパターンニングして第３マスク３９を形成し、第３マスク３９をイオン注入マスクにして高エネルギーのイオン注入機でｐ型ドーパントをイオン注入してｐウェルイオン注入領域（第５領域）４０とｎチャネルフィールドストップイオン注入領域４１を形成する。
【００４０】
この場合、ｐウェルイオン注入は、設定された値より増加し、５×１０１２ｉｏｎｓ／ｃｍ２〜３×１０１３ｉｏｎｓ／ｃｍ２のボロン（Ｂ）、１８０ｋｅＶ〜３００ｋｅＶのイオン注入エネルギー条件を使用することが好ましく、ｎチャネルフィールドストップイオン注入は、５×１０１１ｉｏｎｓ／ｃｍ２〜１×１０１３ｉｏｎｓ／ｃｍ２のボロン、５０ｋｅＶ〜８０ｋｅＶのイオン注入エネルギー条件を使用することが好ましい。
【００４１】
上述した２段階ボロンのイオン注入を通してｐウェルイオン注入領域４０とｎチャネルフィールドストップイオン注入領域４１は、プロファイルドｐウェル（プロファイルド第２導電型第２ウェル）４３（第２領域）、４５（第１領域）をなす。ここで、図面中の符号４２は、プロファイルドｐウェル４３、４５のプロファイルを示す。
以下、この「プロファイルドｎウェル４３（第２領域）、４５（第１領域）」を各々、「第１ｐウェル」「第２ｐウェル」と略記する。
【００４２】
上述したｐウェルイオン注入の際、先にｎウェルイオン注入時のドーズ量を下げてあるので、ｐ型ドーパントのドーズ量を増加させることができる。
【００４３】
次に、図１１に示すように、第３マスク３９をストリップした後、プロファイルドｎウェルとｐウェルにイオン注入されたドーパントを炉熱処理過程を通して活性化させて三重ウェル形成工程を完成する。
【００４４】
ここで、三重ウェルは、第１ｐウェル４３と、第１ｐウェル４３に隣接した深いｎウェル４４と、深いｎウェル４４で囲まれ、第１ｐウェル４３と所定の距離を置いて深いｎウェル４４内に形成された第２ｐウェル４５とからなる。
【００４５】
一方、第２ｐウェル４５に形成されるトランジスタは、第１ｐウェル４３に形成されるトランジスタと異なる特性を持たせることができる。さらに、第２ｐウェル４５は、深いｎウェル４４で囲まれているので、突然侵入するサージ性外部電圧やノイズから保護される長所がある。
【００４６】
したがって、セルトランジスタを第２ｐウェル４５内に具現する理由がここにある。
【００４７】
次に、三重ウェルが形成された半導体基板３１上に感光膜を塗布し露光及び現像によりパターンニングしてセルトランジスタが形成される領域、例えば、第２ｐウェル４５が形成された半導体基板３１の一部を露出させる第４マスク４６を形成する。
【００４８】
次に、第４マスク４６をイオン注入マスクにしてセルトランジスタのしきい電圧を調節するためのｐ型ドーパントを第２ｐウェル４５の全面にイオン注入してしきい電圧イオン注入領域４７を形成する。
【００４９】
この場合、しきい電圧の調節のためのｐ型ドーパントイオン注入は、５×１０１２ｉｏｎｓ／ｃｍ２〜１．５×１０１３ｉｏｎｓ／ｃｍ２のドーズを有するボロン（Ｂ）や２フッ化ボロン（ＢＦ２）を注入するが、ボロンをイオン注入する場合のイオン注入エネルギーは、１５ｋｅＶ〜４０ｋｅＶにし、２フッ化ボロンをイオン注入する場合のイオン注入エネルギーは、３０ｋｅＶ〜４０ｋｅＶにする。
【００５０】
ここで、２フッ化ボロンを、３０ｋｅＶのイオン注入エネルギーでイオン注入する場合は、ボロンを、６．７ｋｅＶでイオン注入する場合と同じドーピングプロファイルを有する。
【００５１】
図１２に示すように、次に、第４マスク４６を除去した後、半導体基板３１の選択された領域上にゲート酸化膜４８とスペーサ４９ｂを備えたゲート電極４９ａを形成し、マスク工程なしに各々ｎ型及びｐ型不純物を全面イオン注入してセルトランジスタ及び周辺回路部内のｎＭＯＳＦＥＴのｎ＋ソース／ドレイン領域５０ａを形成し、ｐＭＯＳが形成される領域にｐ＋ポケットイオン注入領域５０ｂを形成する。
【００５２】
この場合、ｎ＋ソース／ドレイン領域５０ａを形成するためのイオン注入は、１×１０１３ｉｏｎｓ／ｃｍ２〜５×１０１３ｉｏｎｓ／ｃｍ２のドーズで行なわれる。
【００５３】
上述した実施例では、セルトランジスタの、敏感なしきい電圧イオン注入及びソース／ドレインイオン注入条件を制御する代わりに基板の濃度、すなわち、ｐウェルのドーズを制御することによって、セルトランジスタのしきい電圧を増加させようとしている。
【００５４】
言い換えれば、近年高集積度によりウェルプロファイルが浅い三重ウェルを適用しているため、ウェルプロファイルがチャネル領域と隣接しているということを利用するのである。
【００５５】
図１３は、深いｎウェルイオン注入工程条件（ドーズ及びイオン注入エネルギー）によるｐ＋接合／ｎウェル漏れ電流特性を比較した図面である。
【００５６】
図１３を参照すると、１．２ＭｅＶから１．０ＭｅＶにイオン注入エネルギーを下げた場合には、接合漏れ電流の特性がほとんど同様であるが、イオン注入ドーズ量を下げた場合には、ドーズ量が高い条件に比べて漏れ電流変化がほとんどない特性を確保できることが分かる。
【００５７】
このような図１３の結果によると、深いｎウェルのドーズを減少させることによって、深いｎウェルイオン注入の際発生した欠陥を除去するためのアニーリング工程を省略できる。
【００５８】
図１４は、ｐウェルイオン注入工程条件（ドーズ及びイオン注入エネルギー）による第２ｐウェルのしきい電圧ロールオフ特性を比較した図面であって、３×１０１３ドーズのボロンを各々３００ｋｅＶ、２５０ｋｅＶ、２００ｋｅＶのエネルギーでイオン注入した場合と、１．５×１０１３ドーズのボロンを３００ｋｅＶのエネルギーでイオン注入した場合とを比較している。
【００５９】
図１４に示す結果によると、イオン注入エネルギーが少ないほど表面チャネルのボロン濃度の増加によってしきい電圧が上昇することが分かる。
【００６０】
結局、しきい電圧調節イオン注入のドーズを増加させなくても要求されるしきい電圧を合せることができ、したがって、セル接合とのカウンタドーピング効果も減少して抵抗減少及び電界の減少によって、リフレッシュタイム増加等素子の信頼度が改善される。
【００６１】
なお、本発明の技術的範囲は前述の本実施の形態に限られるものではない。本発明の技術思想から逸脱しない範囲内で様々の変更、改善を行なうことが可能であり、それらも本発明の技術的範囲に属する。
【００６２】
【発明の効果】
上述した本発明によると、セルトランジスタのしきい電圧増加及びリフレッシュタイム増加を具現でき、欠陥除去のためのウェルアニーリングを省略することによって、工程を単純化させることができる効果がある。
【図面の簡単な説明】
【図１】従来の技術に係る三重ウェル構造を有する半導体素子の製造方法を示す工程断面図である。
【図２】従来の技術に係る三重ウェル構造を有する半導体素子の製造方法を示す工程断面図である。
【図３】従来の技術に係る三重ウェル構造を有する半導体素子の製造方法を示す工程断面図である。
【図４】従来の技術に係る三重ウェル構造を有する半導体素子の製造方法を示す工程断面図である。
【図５】従来の技術に係る三重ウェル構造を有する半導体素子の製造方法を示す工程断面図である。
【図６】図５のＸ部分の詳細図である。
【図７】しきい電圧イオン注入領域とソース／ドレインとの間の熱処理後のドーパントプロファイルをＳＩＭＳで分析した結果である。
【図８】本発明の実施例に係る三重ウェル構造を有する半導体素子の製造方法を示す工程断面図である。
【図９】本発明の実施例に係る三重ウェル構造を有する半導体素子の製造方法を示す工程断面図である。
【図１０】本発明の実施例に係る三重ウェル構造を有する半導体素子の製造方法を示す工程断面図である。
【図１１】本発明の実施例に係る三重ウェル構造を有する半導体素子の製造方法を示す工程断面図である。
【図１２】本発明の実施例に係る三重ウェル構造を有する半導体素子の製造方法を示す工程断面図である。
【図１３】深いｎウェルイオン注入工程条件（ドーズ及びイオン注入エネルギー）によるｐ＋接合／ｎウェル漏れ電流特性を比較した図である。
【図１４】ｐウェルイオン注入工程条件（ドーズ及びイオン注入エネルギー）による第２ｐウェルのしきい電圧ロールオフ特性を比較した図である。
【符号の説明】
３１ 半導体基板
３２ フィールド酸化膜
３４ 深いｎウェルイオン注入領域（第３領域）
３６ 中間ｎウェルイオン注入領域（第４領域）
３７ ｐチャネルフィールドストップイオン注入領域
４０ ｐウェルイオン注入領域（第５領域）
４１ ｎチャネルフィールドストップイオン注入領域
４３ 第１ｐウェル（プロファイルド第２導電型第２ウェルの第２領域）
４４ 深いｎウェル（プロファイルド第１導電型第１ウェル）
４５ 第２ｐウェル（プロファイルド第２導電型第２ウェルの第１領域）
４７ しきい電圧イオン注入領域
【発明の属する技術分野】
本発明は、半導体素子の製造方法に係り、特に、リフレッシュ特性に優れた導体素子の製造方法に関するものである。
【０００２】
【従来の技術】
一般に、半導体製品の大部分はＣＭＯＳＦＥＴ技術により製作されているが、ＣＭＯＳＦＥＴ技術は、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴという２種類の半導体素子を一つのチップ上に具現する技術である。ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴを一つのウェーハ上で同時に製作するためには、これらの素子を分離するためのウェル形成技術が必要である。
【０００３】
一般的なウェル形成技術には、低エネルギーでイオン注入した後、長時間の高温熱処理を必要とする拡散ウェル（ｄｉｆｆｕｓｅｄ ｗｅｌｌ）形成技術がある。この拡散ウェル形成技術は、長時間の熱処理が必要であるので、半導体素子の製造コストの側面において不利であり、イオンのドーピング濃度がウェーハ表面から深さ方向に単調な減少をすることになるので、素子の特性を制御する面においても制約がある。
【０００４】
このような短所を改善するため、近年、新しいウェル形成方法のプロファイルドウェル（ｐｒｏｆｉｌｅｄ ｗｅｌｌ）形成技術が提案されているが、これはパンチスルー（ｐｕｎｃｈｔｈｒｏｕｇｈ）及びラッチ・アップ（ｌａｔｃｈｕｐ）防止等の素子の動作特性の改善のため、所望の深さに所望する量の高エネルギーイオン注入を行って、簡単な熱処理を経てウェルを形成する方法である。
【０００５】
一方、ウェル形成方法には、一つのウェーハ上に形成されるウェルの種類の個数に応じて二重ウェル（ｔｗｉｎ ｗｅｌｌ）と三重ウェル（ｔｒｉｐｌｅ ｗｅｌｌ）がある。三重ウェル工程は、二つのｐウェルと二つのｐウェルのうちいずれか一つを取り囲む深いｎウェルからなり、二重ウェル工程の場合と異なり、各ｐウェルに形成されるｎＭＯＳＦＥＴの特性を異なるように制御できる長所と、ｎウェルに取り囲まれたｐウェル上に形成されるｎＭＯＳＦＥＴが外部の雑音に強いという長所がある。
【０００６】
したがって、近年、ウェル形成技術は、拡散二重ウェル工程からプロファイルド三重ウェル工程に変化しつつある。
【０００７】
一方、三重ウェルのうちｎウェルに取り囲まれたｐウェルに形成されるｎＭＯＳＦＥＴは、通常セルトランジスタに利用されるが、このようなセルトランジスタのゲート長（ｇａｔｅ ｌｅｎｇｔｈ）が小さくなるにつれ、しきい電圧（ＶＴ：Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ）が急激に小さくなる、しきい電圧ロールオフ（Ｖｔ ｒｏｌｌ−ｏｆｆ）という現象が発生する問題がある。
【０００８】
しかも、しきい電圧が同一ウェーハ上で不均一に小さくなり、その分布が広がる。しきい電圧の分布が広くなる原因は、ゲート長が小さいトランジスタであるほどゲート長のウェーハ内変動（ｇａｔｅ ｌｅｎｇｔｈ ｖａｒｉａｔｉｏｎ）が激しくなるからである。結局、最近の、ゲート長の小さいトランジスタでは、しきい電圧のロールオフ問題が決定的問題となり、セルトランジスタの均一な特性を確保するためには、しきい電圧の分布が均一であるほど良いので、しきい電圧のロールオフ現象を改善することが望ましい（例えば、特許文献１参照）。
【０００９】
図１ないし図５は、従来の技術に係る三重ウェル構造を有する半導体素子の製造方法を示す工程断面図である。
【００１０】
図１に示すように、半導体基板１１にＳＴＩ（Ｓｈａｌｌｏｗ ＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）工程を通してフィールド酸化膜１２を形成した後、半導体基板１１上に感光膜を塗布し露光及び現像によりパターンニングして第１マスク１３を形成する。
【００１１】
次いで、第１マスク１３をイオン注入マスクにして高エネルギーのイオン注入機でｎ型ドーパントをイオン注入して半導体基板１１内にプロファイルドｎウェルの第１領域１４を形成する。
【００１２】
図２に示すように、第１マスク１３をストリップした後、半導体基板１１上に感光膜を塗布し露光及び現像によりパターンニングして第２マスク１５を形成し、次いで第２マスク１５をイオン注入マスクにして高エネルギーのイオン注入機でｎ型ドーパントをイオン注入してプロファイルドｎウェルの第２領域１６と第３領域１７を形成する。
【００１３】
ここで、プロファイルドｎウェルの第２領域１６は、中間ｎウェルイオン注入領域であり、第３領域１７は、ｐチャネルフィールドストップイオン注入領域であり、プロファイルドｎウェルは、図面中の符号１８のようなプロファイルを有する。
【００１４】
図３に示すように、第２マスク１５をストリップした後、感光膜を塗布した後、露光及び現像によりパターンニングして第３マスク１９を形成し、第３マスク１９をイオン注入マスクにして高エネルギーのイオン注入機でｐ型ドーパントをイオン注入してプロファイルドｐウェルの第１領域２０と第２領域２１を形成する。
【００１５】
ここで、プロファイルドｐウェルの第１領域２０と第２領域２１は、各々ｐウェルイオン注入領域とｎチャネルフィールドストップイオン注入領域であり、プロファイルドｐウェルは、図面中の符号２２のようなプロファイルを有する。
【００１６】
次に、図４に示すように、プロファイルドｎウェルとｐウェルにイオン注入されたドーパントを炉熱処理（ｆｕｒｎａｃｅ ａｎｎｅａｌ）過程を通して活性化させて三重ウェル形成工程を完成する。
【００１７】
ここで、三重ウェルは、第１ｐウェル２３、第１ｐウェル２３に隣接した深いｎウェル２４、深いｎウェル２４により囲まれ、第１ｐウェル２３と所定の距離を置いて深いｎウェル２４内に形成された第２ｐウェル２５、からなる。
【００１８】
一方、第２ｐウェル２５に形成されるトランジスタは、第１ｐウェル２３に形成されるトランジスタと異なる特性を持つことができる。さらに、第２ｐウェル２５は、深いｎウェル２４により囲まれているので、突然侵入するサージ性外部電圧やノイズから保護される長所がある。したがって、セルトランジスタを第２ｐウェル２５内に具現する理由がここにある。
【００１９】
次に、三重ウェルが形成された半導体基板１１上に感光膜を塗布して露光及び現像によりパターンニングしてセルトランジスタが形成される領域、例えば、第２ｐウェル２５が形成された半導体基板１１の一部を露出させる第４マスク２６を形成した後、第４マスク２６をイオン注入マスクにしてセルトランジスタのしきい電圧を調節するためのｐ型ドーパントを第２ｐウェル２５全面にイオン注入してしきい電圧イオン注入領域２７を形成する。
【００２０】
図５に示すように、第４マスク２６を除去した後、半導体基板１１の選択された領域上にゲート酸化膜２８とスペーサ２９ｂが備わったゲート電極２９ａを形成し、マスク工程なしにｎ型及びｐ型不純物の全面イオン注入工程を通してセルトランジスタ及び周辺回路部内のｎＭＯＳＦＥＴのｎ＋ソース／ドレイン領域３０ａを形成し、周辺回路部内のｐＭＯＳＦＥＴのｐ＋ポケットイオン注入領域（ソース／ドレイン領域）３０ｂを形成する。
【００２１】
図６は、図５のＸ部分を拡大した図面である。図６を参照すると、で上述した従来技術は、セルトランジスタのしきい電圧を調節するため、ｐ型ドーパントをイオン注入する。望ましくは、しきい電圧を決めるチャネル領域にだけ注入すべきであるが、しきい電圧イオン注入領域２７は、セルのｎ＋ソース／ドレイン領域３０ａとも大部分重なっている。そのため、カウンタドーピング（ｃｏｕｎｔｅｒ ｄｏｐｉｎｇ）効果を生じて、ｎ＋ソース／ドレインのシャープな接合の消失につながるので、抵抗増加及び電界の増加によりリフレッシュタイムの減少等、素子の信頼度が劣化するといった問題がある。
【００２２】
さらに、セルトランジスタの動作に必要なしきい電圧を調節するためには、必ずチャネル領域に一定量以上のｐ型ドーパントが必要であり、このため、ｐ型ドーパントのイオン注入ドーズ量を増加すると、しきい電圧は所望の通り上昇するが、カウンタドーピング効果がより一層増大してリフレッシュ特性がさらに劣化する。このトレードオフ（ｔｒａｄｅ−ｏｆｆ）関係上、しきい電圧を調節するためのイオン注入工程及びソース／ドレインイオン注入工程条件の選択の幅が狭まるという問題がある。
【００２３】
図７は、しきい電圧イオン注入領域とソース／ドレインとの間の熱処理後のドーパントプロファイルをＳＩＭＳで分析した結果である。
【００２４】
図７を参照すると、セルトランジスタ動作に必要なしきい電圧を調整するため、しきい電圧イオン注入領域２７に、たとえば、２０ｋｅＶのエネルギーと、１．０Ｅ１３のドーズでボロン（Ｂ）を注入すると、濃度プロファイル‘Ｂ’が得られる。次に、ＢＦ２を３０ｋｅＶのエネルギーと、１．５Ｅ１３のドーズで注入すると（これは、ボロン（Ｂ）を６．７ｋｅＶのエネルギーで注入することに相当する）、濃度プロファイル‘Ａ’が得られ、セルしきい電圧は所望の通り上昇する。しかしｎ＋ソース／ドレイン領域では、ｎ型不純物（リン（Ｐ））濃度プロファイル‘Ｃ’に対しｐ型不純物（ボロン（Ｂ））プロファイル‘Ａ’が接近し、カウンタドーピング効果がさらに増大し、接合の形成が不完全になる。
【００２５】
したがって、このようにして形成された接合を有するセルのリフレッシュ特性はさらに劣化する。
【００２６】
【特許文献１】
特開２０００―１９５８１６号
【００２７】
【発明が解決しようとする課題】
そこで本発明は上記従来の技術の問題点を解決するためになされたものであって、その目的は、三重ウェルのうちｎウェルに取り囲まれるｐウェル上に形成されたトランジスタのしきい電圧及びリフレッシュ特性の低下を抑制するのに適した半導体素子の製造方法を提供することにある。
【００２８】
【課題を解決するための手段】
前記課題を達成するための本発明の半導体素子の三重ウェル形成方法は、 半導体基板の表面に、プロファイルド第１導電型第１ウェル（４４）を形成するステップと、前記第１ウェルに取り囲まれる第１領域（４５）と前記第１ウェルにより前記第１領域と隔離される第２領域（４３）からなるプロファイルド第２導電型第２ウェル（４５、４３）を形成するステップと、を含んでなることを特徴とする半導体素子の三重ウェル形成方法であって、 前記第１ウェルを形成するステップは、第１導電型不純物を注入して半導体基板内に第３領域（３４）を形成するステップを含み、
前記第１ウェルを形成するステップの一部として、前記第３領域と前記半導体基板表面との間に第１導電型不純物を注入して第４領域（３６）を形成するステップと、前記第４領域と前記半導体基板表面との間に第１導電型不純物を注入して第２導電型チャネルフィールドストップ領域（３７）を形成するステップと、をさらに含み、 前記第３領域（３４）は、０．６ＭｅＶ〜１．６ＭｅＶのイオン注入エネルギーと５×１０１２ｉｏｎｓ／ｃｍ２〜１．５×１０１３ｉｏｎｓ／ｃｍ２のドーズによりリンイオンを注入して形成され、 前記第４領域（３６）は、５００ｋｅＶ〜６００ｋｅＶのイオン注入エネルギーと、５×１０１２ｉｏｎｓ／ｃｍ２〜２×１０１３ｉｏｎｓ／ｃｍ２のドーズによりリンイオンを注入して形成され、 前記フィールドストップ領域（３７）は、１５０ｋｅＶ〜３００ｋｅＶのイオン注入エネルギーと、５×１０１１ｉｏｎｓ／ｃｍ２〜２×１０１３ｉｏｎｓ／ｃｍ２のドーズによりリンイオンを注入して形成されることを特徴とする。
【００２９】
また、前記課題を達成するための本発明の半導体素子の製造方法は、 半導体基板内に、プロファイルド第１導電型第１ウェル（４４）を形成するステップと、前記第１ウェルに取り囲まれたプロファイルド第２導電型第２ウェル（４５）を形成するステップと、前記第２ウェル内に、しきい電圧を調節するための第２導電型不純物を注入し、しきい電圧イオン注入領域（４７）を形成するステップと、前記第２ウェル上の選択された領域上にゲート酸化膜とゲート電極を形成するステップと、前記ゲート電極両側の前記第２ウェル内に第１導電型ソース／ドレイン領域を形成するステップと、を含むことを特徴とする半導体素子の製造方法であって、 前記第１ウェル（４４）を形成するステップは、半導体基板内に第１導電型不純物を注入して第３領域（３４）を形成するステップを含み、 前記第１ウェルを形成するステップの一部として、前記第３領域と前記半導体基板表面との間に第１導電型不純物を注入して第４領域（３６）を形成するステップと、前記４領域と前記半導体基板表面との間に第１導電型不純物を注入して第２導電型チャネルフィールドストップ領域（３７）を形成するステップと、を含み、 前記第３領域（３４）は、０．６ＭｅＶ〜１．６ＭｅＶのイオン注入エネルギーと、５×１０１２ｉｏｎｓ／ｃｍ２〜１．５×１０１３ｉｏｎｓ／ｃｍ２のドーズによりリンイオンを注入して形成され、 前記第４領域（３６）は、５００ｋｅＶ〜６００ｋｅＶのイオン注入エネルギーと、５×１０１２ｉｏｎｓ／ｃｍ２〜２×１０１３ｉｏｎｓ／ｃｍ２のドーズによりリンイオンを注入して形成され、 前記フィールドストップ領域（３７）は、１５０ｋｅＶ〜３００ｋｅＶのイオン注入エネルギーと、５×１０１１ｉｏｎｓ／ｃｍ２〜２×１０１３ｉｏｎｓ／ｃｍ２のドーズによりリンイオンを注入して形成されることを特徴とする。
【００３０】
【発明の実施の形態】
以下、本発明の最も好ましい実施例を添附する図面を参照しながら説明する。
【００３１】
図８ないし図１２は、本発明の実施例に係る三重ウェル構造を有する半導体素子の製造方法を示す工程断面図である。
【００３２】
図８に示すように、半導体基板３１にＳＴＩ工程を通して素子間隔離のためのフィールド酸化膜３２を形成した後、半導体基板３１上に感光膜を塗布し露光及び現像によりパターンニングして第１マスク３３を形成する。ここで、第１マスク３３は、高エネルギーイオン注入のための感光膜を用い、密度が１ｇ／ｃｍ３〜１０ｇ／ｃｍ３であり、厚さが２．５μｍ以上である。
【００３３】
次に、第１マスク３３により露出された半導体基板３１に高エネルギーのイオン注入機でｎ型ドーパントである３１Ｐ（リン）イオンを注入して深いｎウェルイオン注入領域（第３領域）３４を形成する。
【００３４】
この場合、接合漏れ電流を考慮してイオン注入エネルギーは、通常の技術と類似した０．６ＭｅＶ〜１．６ＭｅＶにし、３１Ｐイオンのドーズを設定された値より減少して、５×１０１２ｉｏｎｓ／ｃｍ２〜１．５×１０１３ｉｏｎｓ／ｃｍ２でイオン注入を行なう。ここで、３１Ｐイオンのドーズ量を下げた理由は、接合漏れ電流を下げるためであり、また、このドーズ値は、隣接したウェル間の隔離のための深いｎウェルイオン注入領域３４を形成するための最小限の値であるからである。
【００３５】
このように、深いｎウェルイオン注入領域３４のドーズ量を減少したので、隣接したウェル、特に、セルトランジスタが形成されるｐウェルのドーパント濃度を後述のように増加することを期待できる。
【００３６】
次に、図９に示すように、第１マスク３３をストリップした後、半導体基板３１上に感光膜を塗布し露光及び現像によりパターンニングして第２マスク３５を形成し、第２マスク３５をイオン注入マスクにして高エネルギーのイオン注入機でｎ型ドーパントをイオン注入して中間ｎウェルイオン注入領域（第４領域）３６及びｐチャネルフィールドストップイオン注入領域３７を形成する。
【００３７】
この場合、中間ｎウェルイオン注入は、３１Ｐイオンを用い、ドーズは、５×１０１２ｉｏｎｓ／ｃｍ２〜２×１０１３ｉｏｎｓ／ｃｍ２、イオン注入エネルギーは、５００ｋｅＶ〜６００ｋｅＶに調節することが好ましく、ｐチャネルフィールドストップイオン注入は、３１Ｐイオンを用い、ドーズは、５×１０１１ｉｏｎｓ／ｃｍ２〜２×１０１３ｉｏｎｓ／ｃｍ２、イオン注入エネルギーは、１５０ｋｅＶ〜３００ｋｅＶに調節することが好ましい。
【００３８】
上述した３段階イオン注入を通して深いｎウェルイオン注入領域３４、中間ｎウェルイオン注入領域３６とｐチャネルフィールドストップイオン注入領域３７は、プロファイルドｎウェル（プロファイルド第１導電型第１ウェル）４４をなす。ここで、図面中の符号３８は、プロファイルドｎウェルのプロファイルを示す。
以下、この「プロファイルドｎウェル４４」を「深いｎウェル４４」と略記する。
【００３９】
図１０に示すように、第２マスク３５をストリップした後、感光膜を塗布した後露光及び現像によりパターンニングして第３マスク３９を形成し、第３マスク３９をイオン注入マスクにして高エネルギーのイオン注入機でｐ型ドーパントをイオン注入してｐウェルイオン注入領域（第５領域）４０とｎチャネルフィールドストップイオン注入領域４１を形成する。
【００４０】
この場合、ｐウェルイオン注入は、設定された値より増加し、５×１０１２ｉｏｎｓ／ｃｍ２〜３×１０１３ｉｏｎｓ／ｃｍ２のボロン（Ｂ）、１８０ｋｅＶ〜３００ｋｅＶのイオン注入エネルギー条件を使用することが好ましく、ｎチャネルフィールドストップイオン注入は、５×１０１１ｉｏｎｓ／ｃｍ２〜１×１０１３ｉｏｎｓ／ｃｍ２のボロン、５０ｋｅＶ〜８０ｋｅＶのイオン注入エネルギー条件を使用することが好ましい。
【００４１】
上述した２段階ボロンのイオン注入を通してｐウェルイオン注入領域４０とｎチャネルフィールドストップイオン注入領域４１は、プロファイルドｐウェル（プロファイルド第２導電型第２ウェル）４３（第２領域）、４５（第１領域）をなす。ここで、図面中の符号４２は、プロファイルドｐウェル４３、４５のプロファイルを示す。
以下、この「プロファイルドｎウェル４３（第２領域）、４５（第１領域）」を各々、「第１ｐウェル」「第２ｐウェル」と略記する。
【００４２】
上述したｐウェルイオン注入の際、先にｎウェルイオン注入時のドーズ量を下げてあるので、ｐ型ドーパントのドーズ量を増加させることができる。
【００４３】
次に、図１１に示すように、第３マスク３９をストリップした後、プロファイルドｎウェルとｐウェルにイオン注入されたドーパントを炉熱処理過程を通して活性化させて三重ウェル形成工程を完成する。
【００４４】
ここで、三重ウェルは、第１ｐウェル４３と、第１ｐウェル４３に隣接した深いｎウェル４４と、深いｎウェル４４で囲まれ、第１ｐウェル４３と所定の距離を置いて深いｎウェル４４内に形成された第２ｐウェル４５とからなる。
【００４５】
一方、第２ｐウェル４５に形成されるトランジスタは、第１ｐウェル４３に形成されるトランジスタと異なる特性を持たせることができる。さらに、第２ｐウェル４５は、深いｎウェル４４で囲まれているので、突然侵入するサージ性外部電圧やノイズから保護される長所がある。
【００４６】
したがって、セルトランジスタを第２ｐウェル４５内に具現する理由がここにある。
【００４７】
次に、三重ウェルが形成された半導体基板３１上に感光膜を塗布し露光及び現像によりパターンニングしてセルトランジスタが形成される領域、例えば、第２ｐウェル４５が形成された半導体基板３１の一部を露出させる第４マスク４６を形成する。
【００４８】
次に、第４マスク４６をイオン注入マスクにしてセルトランジスタのしきい電圧を調節するためのｐ型ドーパントを第２ｐウェル４５の全面にイオン注入してしきい電圧イオン注入領域４７を形成する。
【００４９】
この場合、しきい電圧の調節のためのｐ型ドーパントイオン注入は、５×１０１２ｉｏｎｓ／ｃｍ２〜１．５×１０１３ｉｏｎｓ／ｃｍ２のドーズを有するボロン（Ｂ）や２フッ化ボロン（ＢＦ２）を注入するが、ボロンをイオン注入する場合のイオン注入エネルギーは、１５ｋｅＶ〜４０ｋｅＶにし、２フッ化ボロンをイオン注入する場合のイオン注入エネルギーは、３０ｋｅＶ〜４０ｋｅＶにする。
【００５０】
ここで、２フッ化ボロンを、３０ｋｅＶのイオン注入エネルギーでイオン注入する場合は、ボロンを、６．７ｋｅＶでイオン注入する場合と同じドーピングプロファイルを有する。
【００５１】
図１２に示すように、次に、第４マスク４６を除去した後、半導体基板３１の選択された領域上にゲート酸化膜４８とスペーサ４９ｂを備えたゲート電極４９ａを形成し、マスク工程なしに各々ｎ型及びｐ型不純物を全面イオン注入してセルトランジスタ及び周辺回路部内のｎＭＯＳＦＥＴのｎ＋ソース／ドレイン領域５０ａを形成し、ｐＭＯＳが形成される領域にｐ＋ポケットイオン注入領域５０ｂを形成する。
【００５２】
この場合、ｎ＋ソース／ドレイン領域５０ａを形成するためのイオン注入は、１×１０１３ｉｏｎｓ／ｃｍ２〜５×１０１３ｉｏｎｓ／ｃｍ２のドーズで行なわれる。
【００５３】
上述した実施例では、セルトランジスタの、敏感なしきい電圧イオン注入及びソース／ドレインイオン注入条件を制御する代わりに基板の濃度、すなわち、ｐウェルのドーズを制御することによって、セルトランジスタのしきい電圧を増加させようとしている。
【００５４】
言い換えれば、近年高集積度によりウェルプロファイルが浅い三重ウェルを適用しているため、ウェルプロファイルがチャネル領域と隣接しているということを利用するのである。
【００５５】
図１３は、深いｎウェルイオン注入工程条件（ドーズ及びイオン注入エネルギー）によるｐ＋接合／ｎウェル漏れ電流特性を比較した図面である。
【００５６】
図１３を参照すると、１．２ＭｅＶから１．０ＭｅＶにイオン注入エネルギーを下げた場合には、接合漏れ電流の特性がほとんど同様であるが、イオン注入ドーズ量を下げた場合には、ドーズ量が高い条件に比べて漏れ電流変化がほとんどない特性を確保できることが分かる。
【００５７】
このような図１３の結果によると、深いｎウェルのドーズを減少させることによって、深いｎウェルイオン注入の際発生した欠陥を除去するためのアニーリング工程を省略できる。
【００５８】
図１４は、ｐウェルイオン注入工程条件（ドーズ及びイオン注入エネルギー）による第２ｐウェルのしきい電圧ロールオフ特性を比較した図面であって、３×１０１３ドーズのボロンを各々３００ｋｅＶ、２５０ｋｅＶ、２００ｋｅＶのエネルギーでイオン注入した場合と、１．５×１０１３ドーズのボロンを３００ｋｅＶのエネルギーでイオン注入した場合とを比較している。
【００５９】
図１４に示す結果によると、イオン注入エネルギーが少ないほど表面チャネルのボロン濃度の増加によってしきい電圧が上昇することが分かる。
【００６０】
結局、しきい電圧調節イオン注入のドーズを増加させなくても要求されるしきい電圧を合せることができ、したがって、セル接合とのカウンタドーピング効果も減少して抵抗減少及び電界の減少によって、リフレッシュタイム増加等素子の信頼度が改善される。
【００６１】
なお、本発明の技術的範囲は前述の本実施の形態に限られるものではない。本発明の技術思想から逸脱しない範囲内で様々の変更、改善を行なうことが可能であり、それらも本発明の技術的範囲に属する。
【００６２】
【発明の効果】
上述した本発明によると、セルトランジスタのしきい電圧増加及びリフレッシュタイム増加を具現でき、欠陥除去のためのウェルアニーリングを省略することによって、工程を単純化させることができる効果がある。
【図面の簡単な説明】
【図１】従来の技術に係る三重ウェル構造を有する半導体素子の製造方法を示す工程断面図である。
【図２】従来の技術に係る三重ウェル構造を有する半導体素子の製造方法を示す工程断面図である。
【図３】従来の技術に係る三重ウェル構造を有する半導体素子の製造方法を示す工程断面図である。
【図４】従来の技術に係る三重ウェル構造を有する半導体素子の製造方法を示す工程断面図である。
【図５】従来の技術に係る三重ウェル構造を有する半導体素子の製造方法を示す工程断面図である。
【図６】図５のＸ部分の詳細図である。
【図７】しきい電圧イオン注入領域とソース／ドレインとの間の熱処理後のドーパントプロファイルをＳＩＭＳで分析した結果である。
【図８】本発明の実施例に係る三重ウェル構造を有する半導体素子の製造方法を示す工程断面図である。
【図９】本発明の実施例に係る三重ウェル構造を有する半導体素子の製造方法を示す工程断面図である。
【図１０】本発明の実施例に係る三重ウェル構造を有する半導体素子の製造方法を示す工程断面図である。
【図１１】本発明の実施例に係る三重ウェル構造を有する半導体素子の製造方法を示す工程断面図である。
【図１２】本発明の実施例に係る三重ウェル構造を有する半導体素子の製造方法を示す工程断面図である。
【図１３】深いｎウェルイオン注入工程条件（ドーズ及びイオン注入エネルギー）によるｐ＋接合／ｎウェル漏れ電流特性を比較した図である。
【図１４】ｐウェルイオン注入工程条件（ドーズ及びイオン注入エネルギー）による第２ｐウェルのしきい電圧ロールオフ特性を比較した図である。
【符号の説明】
３１ 半導体基板
３２ フィールド酸化膜
３４ 深いｎウェルイオン注入領域（第３領域）
３６ 中間ｎウェルイオン注入領域（第４領域）
３７ ｐチャネルフィールドストップイオン注入領域
４０ ｐウェルイオン注入領域（第５領域）
４１ ｎチャネルフィールドストップイオン注入領域
４３ 第１ｐウェル（プロファイルド第２導電型第２ウェルの第２領域）
４４ 深いｎウェル（プロファイルド第１導電型第１ウェル）
４５ 第２ｐウェル（プロファイルド第２導電型第２ウェルの第１領域）
４７ しきい電圧イオン注入領域
Claims (6)
- 半導体基板の表面に、プロファイルド第１導電型第１ウェル（４４）を形成するステップと、前記第１ウェルに取り囲まれる第１領域（４５）と前記第１ウェルにより前記第１領域と隔離される第２領域（４３）からなるプロファイルド第２導電型第２ウェル（４５、４３）を形成するステップと、
を含んでなることを特徴とする半導体素子の三重ウェル形成方法であって、
前記第１ウェルを形成するステップは、第１導電型不純物を注入して半導体基板内に第３領域（３４）を形成するステップを含み、
前記第１ウェルを形成するステップの一部として、前記第３領域と前記半導体基板表面との間に第１導電型不純物を注入して第４領域（３６）を形成するステップと、前記第４領域と前記半導体基板表面との間に第１導電型不純物を注入して第２導電型チャネルフィールドストップ領域（３７）を形成するステップと、
をさらに含み、
前記第３領域（３４）は、０．６ＭｅＶ〜１．６ＭｅＶのイオン注入エネルギーと５×１０１２ｉｏｎｓ／ｃｍ２〜１．５×１０１３ｉｏｎｓ／ｃｍ２のドーズによりリンイオンを注入して形成され、
前記第４領域（３６）は、５００ｋｅＶ〜６００ｋｅＶのイオン注入エネルギーと、５×１０１２ｉｏｎｓ／ｃｍ２〜２×１０１３ｉｏｎｓ／ｃｍ２のドーズによりリンイオンを注入して形成され、
前記フィールドストップ領域（３７）は、１５０ｋｅＶ〜３００ｋｅＶのイオン注入エネルギーと、５×１０１１ｉｏｎｓ／ｃｍ２〜２×１０１３ｉｏｎｓ／ｃｍ２のドーズによりリンイオンを注入して形成されることを特徴とする半導体素子の三重ウェル形成方法。 - 前記第２ウェル（４５）を形成するステップは、前記第１ウェル（３４）内に、第２導電型不純物を注入して第５領域（４０）を形成するステップと、前記５領域と前記半導体基板表面との間に第２導電型不純物を注入して第１導電型チャネルフィールドストップ領域（４１）を形成するステップと、を含み、
前記第５領域（４０）は、１８０ｋｅＶ〜３００ｋｅＶのイオン注入エネルギーと、５×１０１２ｉｏｎｓ／ｃｍ２〜３×１０１３ｉｏｎｓ／ｃｍ２のドーズによりボロンを注入して形成され、
前記フィールドストップ領域（４１）は、５０ｋｅＶ〜８０ｋｅＶのイオン注入エネルギーと、５×１０１１ｉｏｎｓ／ｃｍ２〜１×１０１３ｉｏｎｓ／ｃｍ２のドーズによりボロンを注入して形成されることを特徴とする請求項１に記載の半導体素子の三重ウェル形成方法。 - 前記第３領域、前記第４領域、前記第２導電型チャネルフィールドストップ領域、前記第５領域及び前記第１導電型チャネルフィールドストップ領域を形成した後、熱処理を実施して各領域に注入された不純物を活性化させるステップをさらに含むことを特徴とする請求項２に記載の半導体素子の三重ウェル形成方法。
- 半導体基板内に、プロファイルド第１導電型第１ウェル（４４）を形成するステップと、前記第１ウェルに取り囲まれたプロファイルド第２導電型第２ウェル（４５）を形成するステップと、前記第２ウェル内に、しきい電圧を調節するための第２導電型不純物を注入し、しきい電圧イオン注入領域（４７）を形成するステップと、前記第２ウェル上の選択された領域上にゲート酸化膜とゲート電極を形成するステップと、前記ゲート電極両側の前記第２ウェル内に第１導電型ソース／ドレイン領域を形成するステップと、
を含むことを特徴とする半導体素子の製造方法であって、
前記第１ウェル（４４）を形成するステップは、半導体基板内に第１導電型不純物を注入して第３領域（３４）を形成するステップを含み、
前記第１ウェルを形成するステップの一部として、前記第３領域と前記半導体基板表面との間に第１導電型不純物を注入して第４領域（３６）を形成するステップと、前記第４領域と前記半導体基板表面との間に第１導電型不純物を注入して第２導電型チャネルフィールドストップ領域（３７）を形成するステップと、を含み、
前記第３領域（３４）は、０．６ＭｅＶ〜１．６ＭｅＶのイオン注入エネルギーと、５×１０１２ｉｏｎｓ／ｃｍ２〜１．５×１０１３ｉｏｎｓ／ｃｍ２のドーズによりリンイオンを注入して形成され、
前記第４領域（３６）は、５００ｋｅＶ〜６００ｋｅＶのイオン注入エネルギーと、５×１０１２ｉｏｎｓ／ｃｍ２〜２×１０１３ｉｏｎｓ／ｃｍ２のドーズによりリンイオンを注入して形成され、
前記フィールドストップ領域（３７）は、１５０ｋｅＶ〜３００ｋｅＶのイオン注入エネルギーと、５×１０１１ｉｏｎｓ／ｃｍ２〜２×１０１３ｉｏｎｓ／ｃｍ２のドーズによりリンイオンを注入して形成されることを特徴とする半導体素子の製造方法。 - 前記第２ウェル（４５）を形成するステップは、前記第１ウェル（３４）内に、第２導電型不純物を注入して第５領域（４０）を形成するステップと、前記第５領域と前記半導体基板表面との間に第２導電型不純物を注入して第１導電型チャネルフィールドストップ領域（４１）を形成するステップと、を含み、
前記第５領域（４０）は、１８０ｋｅＶ〜３００ｋｅＶのイオン注入エネルギーと、５×１０１２ｉｏｎｓ／ｃｍ２〜３×１０１３ｉｏｎｓ／ｃｍ２のドーズによりボロンを注入して形成され、
前記フィールドストップ領域（４１）は、５０ｋｅＶ〜８０ｋｅＶのイオン注入エネルギーと、５×１０１１ｉｏｎｓ／ｃｍ２〜１×１０１３ｉｏｎｓ／ｃｍ２のドーズによりボロンを注入して形成されることを特徴とする請求項４に記載の半導体素子の製造方法。 - 前記しきい電圧イオン注入領域（４７）は、ボロンを注入する場合には１５ｋｅＶ〜４０ｋｅＶ、または２フッ化ボロンを注入する場合には３０ｋｅＶ〜４０ｋｅＶから選択されたイオン注入エネルギーと、５×１０１２ｉｏｎｓ／ｃｍ２〜１．５×１０１３ｉｏｎｓ／ｃｍ２のドーズによりボロンまたは２フッ化ボロンを注入して形成されることを特徴とする請求項４に記載の半導体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2002-027110 | 2002-05-16 | ||
| KR10-2002-0027110A KR100445055B1 (ko) | 2002-05-16 | 2002-05-16 | 삼중웰 구조를 갖는 반도체소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003332461A JP2003332461A (ja) | 2003-11-21 |
| JP4045373B2 true JP4045373B2 (ja) | 2008-02-13 |
Family
ID=29417389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002379437A Expired - Fee Related JP4045373B2 (ja) | 2002-05-16 | 2002-12-27 | 三重ウェル構造を持つ半導体素子の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6806133B2 (ja) |
| JP (1) | JP4045373B2 (ja) |
| KR (1) | KR100445055B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100541373B1 (ko) * | 2003-06-30 | 2006-01-11 | 주식회사 하이닉스반도체 | 리프레시타임을 개선시킨 반도체소자의 제조 방법 |
| DE102004063691B4 (de) * | 2004-05-10 | 2019-01-17 | Hynix Semiconductor Inc. | Verfahren zum Implantieren von Ionen in einem Halbleiterbauelement |
| JP4530823B2 (ja) * | 2004-12-02 | 2010-08-25 | 三洋電機株式会社 | 半導体装置及びその製造方法 |
| CN102593172B (zh) * | 2011-01-14 | 2015-05-06 | 中国科学院微电子研究所 | 半导体结构及其制造方法 |
| US11444160B2 (en) | 2020-12-11 | 2022-09-13 | Globalfoundries U.S. Inc. | Integrated circuit (IC) structure with body contact to well with multiple diode junctions |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5432105A (en) * | 1994-09-19 | 1995-07-11 | United Microelectronics Corporation | Method for fabricating self-aligned polysilicon contacts on FET source/drain areas |
| JP3438395B2 (ja) | 1995-03-31 | 2003-08-18 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JP3188132B2 (ja) | 1995-04-20 | 2001-07-16 | 三洋電機株式会社 | 半導体装置の製造方法 |
| JPH0927556A (ja) | 1995-07-11 | 1997-01-28 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JPH1021685A (ja) | 1996-07-01 | 1998-01-23 | Hitachi Ltd | 半導体記憶装置 |
| US5668024A (en) * | 1996-07-17 | 1997-09-16 | Taiwan Semiconductor Manufacturing Company | CMOS device structure with reduced risk of salicide bridging and reduced resistance via use of a ultra shallow, junction extension, ion implantation process |
| KR100226758B1 (ko) * | 1996-12-14 | 1999-10-15 | 구본준 | 씨모스펫 제조방법 |
| KR100245092B1 (ko) * | 1996-12-20 | 2000-02-15 | 김영환 | 초저접합을 갖는 반도체소자 제조방법 |
| KR100228331B1 (ko) * | 1996-12-30 | 1999-11-01 | 김영환 | 반도체 소자의 삼중웰 제조 방법 |
| JP3419672B2 (ja) * | 1997-12-19 | 2003-06-23 | 富士通株式会社 | 半導体装置及びその製造方法 |
| TW354682U (en) * | 1998-01-12 | 1999-03-11 | Worldwide Semiconductor Mfg | Fast flash and erasable RAM |
| US5858831A (en) * | 1998-02-27 | 1999-01-12 | Vanguard International Semiconductor Corporation | Process for fabricating a high performance logic and embedded dram devices on a single semiconductor chip |
| JPH11284146A (ja) | 1998-03-30 | 1999-10-15 | Nippon Steel Corp | 半導体記憶装置及びその製造方法 |
| TW506119B (en) * | 1998-05-25 | 2002-10-11 | United Microelectronics Corp | Manufacturing method of well |
| KR100345366B1 (ko) | 1998-12-30 | 2002-09-18 | 주식회사 하이닉스반도체 | 반도체소자의 삼중 웰 형성방법_ |
| US6258641B1 (en) * | 1999-02-05 | 2001-07-10 | Taiwan Semiconductor Manufacturing Company | OTP (open trigger path) latchup scheme using triple and buried well for sub-quarter micron transistors |
| US6174775B1 (en) * | 1999-06-25 | 2001-01-16 | Taiwan Semiconductor Manufacturing Company | Method for making a dual gate structure for CMOS device |
| US6207532B1 (en) * | 1999-09-30 | 2001-03-27 | Taiwan Semiconductor Manufacturing Company | STI process for improving isolation for deep sub-micron application |
| JP3324588B2 (ja) * | 1999-12-22 | 2002-09-17 | 日本電気株式会社 | 半導体装置及びその製造方法 |
-
2002
- 2002-05-16 KR KR10-2002-0027110A patent/KR100445055B1/ko not_active IP Right Cessation
- 2002-12-27 JP JP2002379437A patent/JP4045373B2/ja not_active Expired - Fee Related
- 2002-12-30 US US10/330,250 patent/US6806133B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030089075A (ko) | 2003-11-21 |
| JP2003332461A (ja) | 2003-11-21 |
| KR100445055B1 (ko) | 2004-08-21 |
| US6806133B2 (en) | 2004-10-19 |
| US20030216016A1 (en) | 2003-11-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5963799A (en) | Blanket well counter doping process for high speed/low power MOSFETs | |
| US6803285B2 (en) | Method of fabricating dual threshold voltage n-channel and p-channel mosfets with a single extra masked implant operation | |
| US20050164439A1 (en) | Low volt/high volt transistor | |
| JPH10308458A (ja) | Ｃｍｏｓ素子の製造方法 | |
| US6268250B1 (en) | Efficient fabrication process for dual well type structures | |
| KR100324931B1 (ko) | 반도체장치 및 그의 제조방법 | |
| KR100607649B1 (ko) | 삼중웰 구조를 갖는 반도체소자의 제조 방법 | |
| JP4045373B2 (ja) | 三重ウェル構造を持つ半導体素子の製造方法 | |
| US20160211346A1 (en) | Epitaxial Channel Transistors and Die With Diffusion Doped Channels | |
| KR100877673B1 (ko) | 반도체 소자 제조방법 | |
| JPH0864819A (ja) | 半導体装置及びその製造方法 | |
| KR20010067470A (ko) | 반도체 장치 및 그의 제조 방법 | |
| JP2001176986A (ja) | 半導体装置の製造方法 | |
| JP3778810B2 (ja) | 半導体装置の製造方法 | |
| KR100333031B1 (ko) | 피채널 모스 트랜지스터 및 반도체 장치의 제조방법 | |
| KR100308653B1 (ko) | 반도체소자의 ｂｉｌｌｉ 구조의 웰 형성방법 | |
| KR20000001914A (ko) | 반도체 집적회로의 다중 웰 형성방법 | |
| JPH07161825A (ja) | 半導体装置及びその製造方法 | |
| KR950014113B1 (ko) | 반도체장치의 제조방법 | |
| KR20000027654A (ko) | 반도체소자의 제조방법 | |
| KR100212174B1 (ko) | 4중 웰 구조의 반도체 장치 제조방법 | |
| CN116435181A (zh) | 晶体管器件制造方法以及晶体管器件 | |
| KR20100074900A (ko) | 반도체 소자의 제조방법 | |
| JPH0415950A (ja) | 相補型電界効果半導体装置およびその製造方法 | |
| KR20000000625A (ko) | 반도체장치의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051017 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070228 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070306 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070605 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070626 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070925 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071016 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071105 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101130 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101130 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111130 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111130 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121130 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121130 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131130 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |