KR100260042B1 - 트랜지스터제조방법 - Google Patents

Abstract

본 발명은 짧은 채널을 가지는 트랜지스터의 제조 방법에 관한 것으로서, 특히 반도체기판상에 소자분리영역을 형성하여 제1활성영역과 상기 제1활성영역보다 넓은 제2활성영역을 정의하고, 상기 제1활성영역에만 선택적으로 상기 반도체기판의 도전형과 동일도전형의 불순물을 이온주입한 후에 상기 제1활성영역과 제2활성영역에 상기 반도체기판의 도전형과 동일도전형의 불순물을 이온주입하는 것을 특징으로 한다. 본 발명에 의하면, 짧은 채널특성을 갖는 트랜지스터에만 선택적으로 이온주입을 실시함으로써 짧은 채널특성을 갖는 트랜지스터의 문턱전압은 증가시키면서 칩내의 다른 트랜지스터의 문턱전압은 감소시켜 양호한 회로특성을 얻을 수 있으며, 짧은 채널효과가 개선되므로 허용되는 최소 트랜지스터크기를 작게 할 수 있어 트랜지스터의 포화전류를 향상시킬 수 있으므로 회로의 동작속도를 증가시킬 수 있다.

Description

트랜지스터 제조방법

본 발명은 반도체 집적회로 제조방법에 관한 것으로, 특히 트랜지스터 제조공정에 관한 것이다.

반도체소자 제조시 하나의 칩내에는 큰 사이즈에서 작은 사이즈까지 다양한 길이를 갖는 트랜지스터가 존재한다. 이 트랜지스터들은 통상적으로 동일한 공정을 통해 제조되는데 도 2는 이와 같이 동일한 공정을 통해 제조된 다양한 길이를 갖는 트랜지스터의 길이에 따른 문턱전압을 나타낸 그래프이다. 도면에서 알 수 있듯이 작은 크기의 트랜지스터에 있어서의 문턱전압은 트랜지스터의 길이가 짧아질수록 감소하는 현상이 나타나는데 이것은 짧은 채널로 갈수록 게이트전압에 의해 채널이 영향을 받는 부위보다 드레인전압에 의해 채널이 영향을 받는 부위의 면적이 상대적으로 증가하기 때문이다. 이러한 현상때문에 종래의 반도체소자 제조방법에서는 짧은 채널효과가 나타나는 트랜지스터의 길이보다 큰 사이즈를 그 소자의 최소트랜지스터 사이즈로 채택하여 짧은 채널효과를 억제하였다. 그러나 반도체소자가 미세화됨에 따라 트랜지스터의 길이도 작아지게 되어 일부 작은 사이즈의 트랜지스터가 짧은 채널영역에 들어가는 것은 피할 수 없는 추세가 되었다. 더욱이 소자의 동작속도가 중요한 CPU(central processing unit)나 MPU(micro processor unit), SRAM등의 초고속소자에서는 동작속도에 가장 중요한 요소인 트랜지스터의 포화전류를 향상시키기 위해 트랜지스터의 길이를 가능한한 줄여야 하고, 따라서 트랜지스터가 짧은 채널영역에서 동작할 수 밖에 없게 된다. 트랜지스터가 짧은 채널영역에서 동작하게 되면 문턱전압이 급격히 감소하게 되고, 오프전류가 급격히 증가한다. 또한 트랜지스터의 길이가 조금만 변해도 트랜지스터의 특성이 변하기 때문에 이에 따른 소자의 특성저하 및 수율감소가 나타나게 된다. 이외에도 칩내에서의 트랜지스터길이에 따른 문턱전압 변동이 심해 전류의 특성 최적화가 어렵게 된다. 짧은 채널효과에 의한 트랜지스터의 문턱전압 감소 및 오프전류증가 문제를 해결하기 위하여 종래에는 도 1에 나타낸 바와 같이 이온주입(5)등의 방법으로 채널영역(2,3)의 도판트농도를 증가시켜 짧은 채널효과를 완화시키고, 짧은 채널효과에 의해 감소한 문턱전압을 증가시켰다. 도 1A는 트랜지스터의 평면도이고, 도 1B는 이의 단면도이며, 도면에서 미설명부호 1은 기판, 4는 소자분리막을 각각 나타낸다. 도 2에 채널 이온주입량을 3.0E12에서 4.0E12으로 증가시켰을때의 트랜지스터길이에 따른 문턱전압변화를 나타내었다. 여기서, 짧은 채널효과는 개선되었고 짧은 채널영역의 문턱전압이 증가하였으나, 짧은 채널영역에 있지 않은 트랜지스터의 문턱전압이 증가하여 문턱전압 증가 및 포화전류 감소에 의한 소자의 동작속도저하 문제가 야기된다.

본 발명은 상술한 문제점들을 해결하기 위한 것으로, 짧은 채널영역내의 트랜지스터의 특성개선을 위해 채널 이온주입량을 증가시켰을때 짧은 채널영역내에 있지 않은 트랜지스터에서 특성 저하가 나타나는 것을 막고, 칩내의 문턱전압 변동을 감소시킴으로써 양호한 회로특성을 얻을 수 있도록 하며, 짧은 채널효과를 개선함으로써 사용할 수 있는 최소 트랜지스터크기를 작게 하여 트랜지스터의 포화전류를 증가시키고 이로 인해 회로의 동작속도를 향상시킬 수 있도록 한 트랜지스터 제조방법을 제공하는 것을 그 목적으로 한다.

상기 목적을 달성하기 위한 본 발명의 트랜지스터 제조방법은 반도체기판상에 소자분리영역을 형성하여 제1활성영역과 상기 제1활성영역보다 넓은 제2활성영역을 정의하는 단계; 상기 제1활성영역에만 선택적으로 상기 반도체기판의 도전형과 동일도전형의 불순물을 이온주입하는 단계; 및 상기 제1활성영역 및 제2활성영역에 상기 반도체기판의 도전형과 동일도전형의 불순물을 이온주입하는 단계를 포함하여 구성된다. 상기 제1활성영역은 짧은 채널특성을 갖는 트랜지스터 형성영역이다.

도 1은 트랜지스터에 있어서의 짧은 채널효과를 개선시키기 위한 종래의 방법을 나타낸 도면,

도 2는 종래기술에 의한 트랜지스터 채널이온주입시의 채널길이에 따른 문턱전압변화를 나타낸 그래프,

도 3A 내지 도 3D는 본 발명에 의한 트랜지스터 제조방법을 도시한 공정순서도,

도 4는 본 발명을 적용했을 경우의 트랜지스터에 있어서의 채널길이에 다른 문턱전압 변화를 나타낸 그래프.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

본 발명은 짧은 채널영역내의 트랜지스터의 특성개선을 위해 짧은 채널영역내에 있는 트랜지스터에만 마스크를 사용하여 선택적으로 이온주입을 실시한다.

도 3A 내지 도 3D에 본 발명의 일실시예에 의한 트랜지스터 제조방법을 공정순서에 따라 나타내었다. 도면에서 좌측은 평면도, 우측은 좌측 평면도의 A-A'선에 따른 단면도를 나타낸 것이다.

먼저, 도 3A를 참조하면, P형 실리콘기판(1)상에 예컨대 LOCOS등과 같은 통상적인 방법으로 소자분리막(4)을 선택적으로 형성하여 활성영역(2,3)과 소자분리영역(4)을 정의한다. 여기서, 활성영역을 짧은 채널특성을 보이는 작은 길이(본 실시예의 경우에는 0.35㎛이하)의 트랜지스터가 형성되는 영역(2)과 이보다 큰 길이의 트랜지스터가 형성되는 영역(3)으로 구분한다.

다음에 도 3B에 나타낸 바와 같이 마스크층으로서, 예컨대 포토레지스트를 기판전면에 도포한후, 사진공정을 통해 짧은 채널특성을 보이는 작은 길이의 트랜지스터가 형성되는 영역(2)만이 노출되도록 선택적으로 마스크층(5)을 형성한 후, P형 불순물로서, 예컨대 보론을 20KeV의 에너지로 1.0E12 이온주입(6)한다.

이어서 도 3C에 나타낸 바와 같이 상기 포토레지스트 마스크층을 제거하고, 모든 트랜지스터영역(2,3)에 트랜지스터의 문턱전압을 최적화시키기 위해 P형 불순물인 보론을 예컨대 3단계 공정을 통해 이온주입(7)한다. 즉, 제1단계:20KeV, 3.0E12, 제2단계:60KeV, 3.5E12, 제3단계:150KeV, 2.0E12의 공정을 통해 이온주입을 행한다.

다음에 도 3D에 나타낸 바와 같이 통상의 공정을 통해 게이트산화막(8), 게이트전극(9), 소오스 및 드레인영역(10)을 소정영역에 각각 형성하여 트랜지스터를 형성한다. 상기한 바와 같은 본 발명의 2단계의 이중 이온주입에 의해 형성한 트랜지스터와 종래의 1단계 이온주입방법으로 형성한 트랜지스터의 긴 채널과 짧은 채널간 문턱전압을 비교하면 다음과 같다.

	문턱전압(V)
	짧은 채널(0.315㎛)	긴 채널(0.7㎛)
1단계 이온주입(보론, 20KeV, 3.0E12)	0.335	0.42
1단계 이온주입(보론, 20KeV, 4.0E12)	0.37	0.46
이중 이온주입보론, 20KeVS.C:4.0E12L.C:3.0E12	0.37	0.42

긴 채널 트랜지스터와 짧은 채널 트랜지스터간 문턱전압 차이가 종래의 방법을 사용했을때에는 약 0.09V정도였는데, 본 발명의 방법을 사용할 경우 0.05V정도로 감소하였다. 따라서 본 발명을 적용할 경우, 칩내의 트랜지스터간 문턱전압차이가 감소함으로써 회로설계가 용이해진다. 또한, 긴 채널 트랜지스터의 문턱전압은 증가시키지 않으면서 짧은 채널 트랜지스터의 문턱전압만 증가시킴으로써 사용할 수 있는 최소 트랜지스터길이를 줄일 수 있어 소자의 동작속도를 향상시킬 수 있다. 예를 들어 허용할 수 있는 트랜지스터의 문턱전압이 0.35㎛인 반면, 이중 이온주입을 적용했을 경우에는 0.318㎛까지 적용할 수 있다. 본 발명을 적용했을 경우의 트랜지스터의 포화전류는 이온주입량이 3.0E12, 채널길이가 0.35㎛일때 420μA/㎛인 반면, 이중 이온주입을 적용할 경우에는 이온주입량 4.0E12, 채널길이 0.318㎛에서 440μA/㎛의 포화전류를 얻을 수 있다. 따라서 이의 의해 소자의 동작속도가 향상되는 효과를 얻을 수 있다. 도 4는 본 발명의 방법으로 구현한 NMOS트랜지스터의 문턱전압특성을 나타낸 그래프이다.

이상 상술한 바와 같이 본 발명에 의하면, 짧은 채널특성을 갖는 트랜지스터에만 선택적으로 이온주입을 실시함으로써 짧은 채널특성을 갖는 트랜지스터의 문턱전압은 증가시키면서 칩내의 다른 트랜지스터의 문턱전압은 감소시켜 양호한 회로특성을 얻을 수 있게 된다. 또한, 짧은 채널효과가 개선되므로 용되는 최소 트랜지스터크기를 작게 할 수 있어 트랜지스터의 포화전류를 향상시킬 수 있으므로 로의 동작속도를 증가시킬 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (2)

1. 반도체 기판에 다양한 길이의 트랜지스터를 갖는 집적회로를 형성하는 방법에 있어서,

   반도체 기판 상에 소자분리영역을 형성하여, 짧은 채널을 갖는 트랜지스터가 형성될 제1 활성영역과 그밖의 트랜지스터가 형성될 제2 활성영역을 구분하는 단계와;

   상기 제1 활성영역이 오픈되도록 상기 결과물 전면에 마스크 패턴을 형성하는 단계와;

   상기 결과물 상으로 상기 기관과 동일 도전형의 불순물을 제1 이온주입하여 상기 제1 활성영역의 채널 형성부에만 선택적으로 불순물을 주입하는 단계와;

   상기 마스크 패턴을 제거하는 단계와;

   상기 결과물 상으로 상기 기판과 동일 도전형의 불순물을 제2 이온주입하여 제1 활성영역과 상기 제2 활성영역의 채널 형성부에 각각 불순물을 주입하는 단계와;

   상기 제 1 및 제2 활성영역 상에 게이트 산화막을 개제하여 게이트 전극을 형성하는 단계; 및

   상기 게이트 전극 양단의 기판 내에 소스ㆍ드레인 영역을 형성하는 단계로 이루어진 것을 특징으로 하는 트랜지스터 제조방법.
2. 제 1항에 있어서, 상기 짧은 채널은 0.35㎛ 이하의 사이즈를 갖는 채널인 것을 특징으로 하는 트랜지스터 제조방법.

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