KR100271949B1 - 마이크론이하의초미세씨모오스디바이스에서역의숏-채널효과를인위적으로유도하는반도체장치제조방법 - Google Patents

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Abstract

본 발명은 길거나 또는 짧은 채널 디바이스에 대해 블랭킷 주입을 할 필요없이 제 1 도전형(MOSFET에서 n-형 또는 p-형)의 반도체 기판을 통해 문턱 전압을 제어하는 방법을 포함한다. 상대되는 측면 에지들을 갖는 게이트 구조는 반도체 기판 표면에 접해서 기판의 채널 위에 형성된다. 기판은 제 1 회전 위치까지 기판 표면에 수직인 회전축 주위로 회전된다. 그 다음, 게이트 구조를 마스크로 사용하여, 제 1 도전형의 이온들이 기판의 법선 방향에 대해 경사진 각도로 채널 영역으로 주입된다. 그 다음, 기판이 제 1 회전 위치로부터 대략 180도 되는 제 2 회전 위치까지 회전된다. 그런 다음, 게이트 구조를 마스크로 사용하여, 제 1 도전형의 이온들이 기판 표면에 대해 경사진 각도로 채널 영역으로 주입된다.

Description

마이크론 이하의 초미세 씨모오스 디바이스에서 역의 숏-채널 효과를 인위적으로 유도하는 반도체 장치 제조 방법(METHOD FOR ARTIFICIALLY-INDUCING REVERSE SHORT-CHANNEL EFFECTS IN DEEP SUB-MICRON CMOS DEVICES)
본 발명은 대체로 MOSFET 디바이스들에 관한 것으로 더 구체적으로는 CMOS 디바이스들의 문턱 전압 특성을 보다 더 쉽고 효율적으로 조절하기 위해 CMOS 디바이스들의 도핑을 간단화시킨 공정에 관한 것이다.
문턱 전압에 영향을 미치는 많은 공정 요소들이 짧은 채널 길이에서 상호 작용을 하기 때문에, 길고 짧은 채널 길이들 모두에 적합한 문턱 전압 동작을 갖는 MOS 디바이스를 디자인하는 것은 어려운 공정이다. 종래의 공정 방법은 두 개의 단계들을 포함한다. 그 첫째인 VT-쉬프트 주입 단계는 문턱 전압(Vt)을 긴 채널 길이에 고정하기 위해 수행된다. 둘째로, 펀치스루 주입 단계가 수행되어 펀치스루 현상을 방지하고 짧은 채널 길이에서의 롤-오프(roll-off)를 완화한다. "롤-오프"는 MOSFET의 소오스와 드레인 영역들의 상호 작용으로 인해 게이트 길이가 줄어들면서 문턱 전압이 감소하는 것을 나타내기 위해 사용되는 용어이다. 이 효과의 일 예가 도 7의 라인(86)에 도시되어 있다. 일반적으로, 이 마지막 단계는 CMOS 디바이스의 게이트가 식각된 다음에 네번의 불연속적 회전을 동반한 큰 각도 주입을 사용하여 수행된다.
이 공정은 동일한 웨이퍼에 표면 NMOS와 PMOS 트랜지스터들이 존재하는 CMOS 기술에서 더욱 복잡해진다. 두 개 디바이스들 모두가 채널 길이의 범위를 넘어서 조차도 문턱 전압 특성 동작이 예상대로 되는 특정한 문턱 전압을 갖도록 요구된다. 두 디바이스들에서 전하 운반 기법(charge carrying mechanism)이 다르기 때문에, 단일한 마스크 및 주입 단계를 사용하여 각 디바이스에 적합한 문턱 전압을 유도하는 것은 불가능하다. 예를 들어, N-채널 디바이스의 경우, p-형 불순물 주입이 요구되는 반면, P-채널 디바이스의 경우에는 n-형 불순물 주입이 요구된다. 이들 VT-쉬프트와 마스킹 단계들 각각은 CMOS에 기초한 집적 회로의 제조 비용을 증가시킨다.
N-과 PMOS 디바이스들간의 차이점들에 부가하여, 길고 짧은 채널 디바이스들에 관련된 또 다른 문제점들도 있다. 이에 따라, 문턱 전압을 안정화하기 위해 종래 시스템들에 사용된 공정 단계들이 관례적으로 상이해 왔다. 예를 들면, 각 디바이스별로 채널 길이가 정확하게 조절될 수 없기 때문에 짧은 채널 디바이스들은 채널 길이가 짧아짐에 따라 문턱 전압이 급강하하는 "롤-오프"를 겪는다. 즉, 0.35 마이크론 공정에서는, 임의의 주어진 웨이퍼 상의 MOSFET 디바이스들이 0.32에서 0.38 마이크론 까지 사이로 변할 수 있는 채널 길이들을 갖게 될 것이다. 그래서 만일 문턱 전압에 급격한 롤-오프가 생기면, 문턱 전압들이 0.3V에서 0.5V 까지 사이로 변할 수 있다. 이러한 소위 "숏-채널 효과"를 줄이기 위하여, 잘 알려진 다양한 방법들에 따라, 펀치스루 주입물들이 MOSFET 디바이스들의 채널 영역에 접하여 배치될 수 있는데, 이로써 디바이스에 요구되는 문턱 전압보다 낮은 경우의 전류의 펀치스루를 방지한다. 더 긴 채널 길이에서, 만일 펀치스루 주입물들이 해당 VT-쉬프트 주입물들을 배재한 채 사용된다면 CMOS 디바이스들이 일반적으로 문턱 전압 강하를 나타낸다.
이에 따라, 다양한 크기와 타입의 CMOS 디바이스들의 문턱 전압을 지정하기 위한 간단화된 보편적인 공정에 대한 요구가 여전히 남는다.
그리하여, 본 발명의 목적은 다양한 채널 길이의 MOS 디바이스들에 대해 안정한 문턱 전압의 지정을 가능케하는 것이다.
본 발명의 또 다른 목적은 긴 채널과 짧은 채널 디바이스들 모두의 문턱 전압을 제어하는데 필수적인 공정 단계들의 개수를 줄이는 것이다.
도 1은 본 발명에 따라 만들어진 MOSFET 디바이스의 단면도;
도 2는 채널 도핑 농도와 함께 도시된 도 1의 MOSFET 디바이스의 단면도;
도 3은 웨이퍼의 결정체 기판에 대하여 회전축과 경사축을 도시한 투시도;
도 4A 내지 도 4C는 본 발명에 따른 CMOS 디바이스의 제조 방법에서 각 MOSFET으로의 연속되는 마스킹 및 4-방향으로 각지게 불순물을 주입하는 단계들에서의 반도체 기판의 상태들을 도시한 단면도;
도 5는 종래의 주입 방법을 사용하여 만든 세 개의 다른 크기의 NMOS 디바이스들의 채널 도핑 농도들을 도시한 그래프;
도 6은 본 발명에 따른 주입 공정을 사용하여 만든 도 5의 NMOS 디바이스들의 채널 도핑 농도들을 도시한 그래프;
도 7은 본 발명에 따라 만든 MOSFET 디바이스들의 NMOS 문턱 전압 롤-오프 동작을 종래 공정들을 사용하여 만든 경우의 것과 비교하여 도시한 도면;
도 8A와 도 8B는 도 2에 일반적으로 도시된 NMOS의 전류(I) 대 전압(V) 특성들을 도시한 그래프;
도 9는 본 발명에 따라 만든 MOSFET들의 바디 효과 동작의 변화성을 도시한 그래프.
* 도면의 주요부분에 대한 부호의 설명
12 : NMOS 디바이스 14 : 반도체 기판
16 : 소오스 영역 18 : 드레인 영역
20 : 게이트 24 : 채널 영역
40 : 웨이퍼 50 : 웰
최근에 계속된 시뮬레이션들은 짧은 채널 길이에서, 펀치스루 주입물이 디바이스의 문턱 전압에 대한 주된 기여 요소들 중의 하나임을 나타낸다. 이것은 VT-쉬프트 주입물들이 짧은 채널에서는 잉여임을 의미한다. 더욱이, 긴 채널 길이에서, 문턱 전압은 표준 펀치스루 주입과 비슷한 4회 불연속적 회전을 동반한 큰 각도의 주입을 사용하여 고정될 수 있다. 그리하여 길고 짧은 채널 모두의 문턱 전압들을 고정시키기 위하여 4-방향 큰-각도 주입을 사용하는 것이 가능한다. 큰- 각도 주입의 사용은 또한 정상적인 문턱 전압 강하의 완화를 용이하게 할 수 있는 인위적 역 숏-채널 효과(reverse short-channel effect, RSCE)를 유도한다. 역 숏-채널 효과(RSCE)는 채널 길이가 짧아짐에 따른 문턱 전압의 증가로서 정의된다. 이것은 채널 길이가 짧아짐에 따라 문턱 전압이 낮아지는 통상의 숏-채널 효과와 상반된다. 그리하여, 큰-각도 주입은 더 둔한 문턱 전압 롤-오프 동작을 얻기 위해 사용될 수 있다.
본 발명은 길거나 짧은(롱 또는 숏) 채널 디바이스들 중의 어느 하나에 대한 블랭킷 주입(blanket implant)이 필요없이, 제 1 도전형(n- 또는 p-형 MOSFET)의 반도체 기판을 통해 문턱 전압을 제어하기 위한 방법을 포함한다. 측면 에지들을 갖는 게이트 구조가 기판의 채널 영역 위에 반도체 기판에 접하여 형성된다. 기판은 제 1 회전 위치까지 기판의 표면에 수직한 회전축 주위로 회전된다. 다음, 게이트 구조를 마스크로 사용하여, 제 1 도전형 이온들이 기판의 표면에 대해 경사진 각도로 채널 영역으로 주입된다. 그런 다음, 기판이 제 1 회전 위치로부터 대략 180도 되는 제 2 회전 위치까지 회전된다. 그 다음, 게이트 구조를 마스크로 사용하여, 제 1 도전형 이온들이 기판의 표면에 대해 경사진 각도로 채널 영역으로 주입된다.
웨이퍼를 따라 네개 방향들로 배치된 디바이스들을 갖는 CMOS 시스템에서, n-MOSFET과 p-MOSFET 디바이스들은 분리적으로 마스크된다. 적합한 도전형과 농도의 주입물들이 4-방향 주입 방법을 사용하여 각 디바이스 타입별로 큰 각도로 주입되어 각 디바이스들의 채널 영역들이 도핑된다.
각 디바이스에 대해, 본 발명의 반도체 장치 제조 방법은 제 1 도전형 반도체 기판상의 게이트 산화막, 게이트 전극, 제 2 도전형의 소오스와 드레인 영역들을 가지고 회전축에 수직한 트랜지스터 구조를 형성하는 단계를 포함한다. 디바이스 내에서, 소오스와 드레인 영역들은 상기 기판 내에서 채널 영역에 의해 측면 방향으로 분리된다. 채널 영역은 소오스와 드레인 영역들 사이로 최소한 두-방향 공정으로 도핑된다. 첫째로, 제 1 도전형 이온들이 게이트 전극의 제 1 에지에 접하여 각지게 주입되어 게이트 전극 하부의 소오스와 드레인 영역들 사이의 채널 영역이 도핑된다. 둘째로, 불순물 이온들이 또한 게이트 전극의 제 2 에지에 접하여 각지게 주입되어 게이트 전극 하부의 소오스와 드레인 영역들 사이의 채널 영역이 도핑됨으로써, 채널의 문턱 전압이 실질적으로 상기 두차례의 각진 주입 단계들에 의해 제어된다.
본 방법은 제 1 도전형 채널 영역이 소오스 영역과 드레인 영역에 접하며 게이트 전극 아래에 배치되는 반도체 디바이스를 산출한다. 채널은 그 길이 방향을 따라 특유의 불균일한 도핑 밀도 프로파일을 갖는데 이것은 종래의 문턱 전압 쉬프트 블랭킷 주입 방법을 사용한 디바이스들과 뚜렷이 다르다. 각지게 이온들이 주입된 채널 영역은 특정한 농도를 갖는 에지 영역들, 에지 영역들보다 더 높은 불순물 농도를 갖으며 각 에지 영역들에 접한 에지 피크 영역들, 그리고 채널 길이에 따라 불순물 농도를 갖는 에지 피크 영역들 사이의 중앙 골 영역에 의해 특성이 부여된다. 시뮬레이션들은 긴 채널 디바이스들(채널 영역의 길이가 약 0.5 마이크론 이상임)에서, 중앙 골 영역이 에지 피크 영역보다 더 낮은 불순물 농도를 갖음을 나타낸다. 숏 채널 디바이스들(채널 영역의 길이가 약 0,5 마이크론 미만임)에서는, 중앙 골 영역이 에지 피크 영역들로부터 측면 방향의 도펀트 결합에 기인한 도펀트 농도를 갖는다.
본 발명은 종래 기술을 능가하는 몇가지 장점들을 갖는다. 비록 펀치스루 마스킹 및 주입 단계가 사용되지는 않지만, 짧은 채널 디바이스들용의 펀치스루 주입을 사용할 때의 잇점들이 유지된다. 그리하여, 짧은 채널 길이에서의 문턱 전압 롤-오프(roll-off) 현상이 완화된다. 더욱이, 전류의 누전을 최소화하고 표면 하부의 펀치스루들(punchthroughs)이 방지된다. 본 발명의 사용에 따른 긴 채널 디바이스들에 대한 부가적인 장점은 종래 방법들과 비교할 때 문턱 전압 안정화에 대한 동등한 제어를 가능케하는 것과, VT-쉬프트 마스크 및 주입 단계들에 대한 필요가 제거되는 것과, 긴 채널 디바이스들의 바디 효과(body effect)가 최소화되는 것이다.
본 발명의 상술한 목적들 내지 다른 목적들, 특징들 그리고 장점들은 첨부한 도면들을 참조하여 하기의 본 발명의 바람직한 실시예의 상세한 설명에서 보다 더 명쾌히 분명해질 것이다.
개시되는 내용은 N과 P 표면-채널 디바이스들 모두에 동등하게 잘 적용되지만 설명의 간략함을 위해 NMOS 디바이스의 경우만을 보이겠다. PMOS에 대해서도 공정은 유사하다.
공정 중의 단면 구조와 완료된 NMOS 디바이스가 도 1과 도 2의 12에 개략적으로 도시되어 있다. 디바이스(12)는 제 1 도전형 기판(14)을 포함한다. NMOS 디바이스(12)가 p-형으로 도핑된 기판을 포함하는데, 이것은 기판의 주요 캐리어가 "포지티브" 홀들임을 의미한다. PMOS 디바이스들에서는, 주 캐리어로서 전자들을 갖는 n-형으로 도핑된 기판으로 인해 제 1 도전형이 "네가티브"이다. 디바이스(12)는 기판(14) 내에 형성된 제 2 도전형의 소오스 영역(16)과 드레인 영역(18)을 더 포함한다. 이 분야의 기술에서 제 2 도전형은 제 1 도전형의 것과 상반되는 것으로 이해된다. 도 2의 NMOS 디바이스(12)에서, 소오스와 드레인 영역들(16, 18)은 주 캐리어인 전자들을 보유하기 위해 N+로 도핑된다. PMOS 디바이스의 경우에는, 소오스와 드레인 영역들(16, 18)이 주 캐리어인 홀들을 보유하기 위해 P+로 도핑된다.
도 1과 도 2에 도시된 MOSFET 디바이스들은 게이트 전극(20)과 게이트 전극을 기판으로부터 분리하는 산화막과 같은 절연체(22)를 포함한다. 기판내의 소오스와 드레인 영역들(16, 18) 사이의 게이트 전극 아래 영역은 일반적으로 "채널 영역"(24)으로 알려져 있는데, 이 영역은 채널 구간에 의해 소오스와 드레인을 분리하며 아래에 보다 더 상세하게 논의될 본 발명의 방법에 의해 도핑된다. 도 2에서 보듯이, 제 1 도전형(NMOS에서는 p-형)의 채널 영역(24)은 게이트 전극 아래에 소오스와 드레인 영역과 접하여 배치되고, 소오스와 드레인 영역들(16, 18)의 도핑 농도보다 낮은 도핑 농도를 갖는 LDD(lightly doped drain)(28, 30)에 의해서만 분리된다.
바람직한 구조도 역시 소오스와 드레인 영역들(16, 18) 각각에 접하는 제 2 도전형의 LDD(28, 30)를 포함한다. 영역들(28, 30)은 게이트 전극(20)의 측면들 또는 에지들(36, 38)에 형성되는 산화막 게이트 스페이서들(32, 34)이 배치되기 전에 주입하는 것과 같은 종래 방법에 의해 형성될 수 있다. 애래에 설명되는 바람직한 각진 주입 단계들은 스페이서(32, 34)가 형성되기 전에 수행되지만, 게이트(20)과 스페이서들 모두를 마스크로 사용하여 수행될 수 있다.
주입 공정은 문턱 전압에 미치는 주입물의 총체적 효과에 영향을 주는 다섯 개의 공정 제어 변수들에 의존한다. 그 첫번째 변수는 도펀트의 도전형이다. NMOS 디바이스들은 전자 캐리어들을 중심으로 작동되기 때문에, P-형 도펀트(보론, boron)가 채널 영역을 도핑시키기 위해 사용된다. 캐리어로서 홀들을 사용하는 PMOS 디바이스들은 일반적으로 n-형 도펀트들(비소, As 또는 인, P)을 사용한다. 두 번째 변수는 웨이퍼 표면에 걸쳐 주입된 도펀트의 1㎠당 원자들 개수에 의해 측정되는 도펀트의 주입량(dose)이다. 주입량의 수준은 MOSFET의 다른 영역들 내의 전하 밀도를 조절하기 위해 사용된다. 예를 들어, 최신 디바이스들에서, 소오스와 드레인 영역들은 일반적으로 1019에서 1020cm-3까지의 캐리어 전하 밀도를 갖는 반면 채널 영역은 단지 1017cm-3의 전하 밀도를 가진다. 세 번째 변수는 주입시 사용되는 에너지이다. 낮은 주입 에너지에서는, 디바이스내 도핑 침투가 얕은 반면, 높은 에너지에서는 도핑 침투가 깊으며 광범위한 깊이 영역으로 분포된다. 네 번째와 다섯 번째 변수들은 웨이퍼 표면에 대한 주입 각도와 관련된다. 결정 실리콘 잉곳으로부터 얇은 웨이퍼들을 자르는 것은 이 기술 분야에서 통상적이다. 도 3은 그러한 일예의 웨이퍼(40)를 나타낸다. 잉곳은 참조 번호 42에 일반적으로 도시된 바와 같이, 실리콘 원자들이 큐빅 결정 구조로 배열되도록 하는 통상적인 공정에 의해 형성되는데, 이 결정 구조는 z-축으로 나타낸 잉곳의 길이 방향과 수직이다. 웨이퍼는 x-y축들을 따라 평평한 결정 표면을 갖도록 잘리고 보통 구형의 웨이퍼의 노치(notch) 또는 편평한 부분(44)은 결정 구조에 수직임을 표시한다. 도 1과 도 3에 θ로 도시된 주입 경사각은 웨이퍼의 표면에 대한 도펀트가 주입되는 각도이다. 주입 경사각은 이 기술 분야에서 게이트 아래에 할로-형 펀치스루 주입 구조들(halo-type punchthrough implant structures)을 만들기 위해 사용되어 왔다. 주입 회전각 Φ는 웨이퍼의 노치(notch)나 편평한 부분(x-축으로부터)에 대해 도펀트가 주입되는 각도이다.
새로운 공정은 블랭킷 VT-쉬프트 주입 및 마스킹 단계들을 모두 생략하고 게이트 식각이나 스페이서 식각 중의 어느 하나 이후에 4-방향 큰 각도의 주입을 도입하는 것을 수반한다. 아래에 논의되는 NMOS 시뮬레이션에 대해, 큰 각도의 주입은 스페이서 식각 이후에 경사도 50도( 4차례 불연속적 회전을 동반한)에서 보론을 50keV의 에너지로 7x1012atoms/cm2분량 주입하는 것으로 구성된다.
제 1 도전형 반도체 기판을 통해 문턱 전압을 제어하기 위한 본 발명의 방법은 기판의 채널 영역(24) 위에 반도체 기판(14)의 표면과 접하며 상대되는 측면 에지들(36, 38)을 갖는 게이트 구조(20)를 형성하는 것을 포함한다. 도 3에 도시된 바와 같이 웨이퍼가 x-축으로 정렬되어 있다고 가정하고, 웨이퍼 기판이 그 표면에 수직인 회전(z-)축 주위로 각도 Φ만큼 떨어진 제 1 회전 위치까지 회전된다. 주입되는 이온들이 기판의 결정 구조에 어떤 각도로 충돌하여 주입물들의 침투가 더 잘 제어되기 위한 바람직한 각도 Φ는 10도에서 30도 사이이다. 도 1의 화살표(46)에 의해 최선으로 표기된 바와 같이, 제 1 도전형의 이온들이 게이트 구조(20)를 마스크로 사용하여 기판 표면에 대해 비스듬한 각도 θ로 주입된다. 각도 θ는 50도에서 70도 사이가 바람직하고 도펀트 농도, 채널 길이 그리고 원하는 문턱 전압에 따라 달라진다. 그런 다음 웨이퍼 기판은 제 1 회전 위치로부터 대략 180도 되는 제 2 회전 위치(180+Φ)까지 회전되고, 도 1의 화살표(48)에 의해 최선으로 표기된 바와 같이 도펀트 이온들이 다시 기판 표면에 대해 비스듬한 각도 θ로 채널 영역(24)으로 주입된다.
웨이퍼(40)가 서로 직각으로 배치된 MOSFET 디바이스들을 포함하는 경우에는, 그 다음으로 4-방향 각진 주입이 바람직하다. 4-방향 주입에서는, 웨이퍼 기판이 제 1 회전 위치로부터 90도만큼 되는 제 3 회전 위치(Φ + 90)까지 z- 회전축 주위로 회전된 다음 이온들이 주입된다. 마지막으로, 웨이퍼 기판이 제 1 회전 위치로부터 대략 270도만큼 되는 제 4 회전 위치(Φ + 270)까지 z- 회전축 주위로 회전되며 이로써 채널 영역으로 4-방향 각진 주입을 수행하여 채널 영역 내에 원하는 도핑 농도와 게이트 에지들(36, 38)로부터 채널 영역(24) 내의 측면 거리에 의존한 원하는 단면을 형성한다.
도 4A, 도4B 그리고 도4C는 n-과 p-MOSFET들 모두를 갖는 CMOS 디바이스에 적용된 본 발명의 방법을 나타낸다. 첫째, 도 4A의 제 1 도전형 반도체 기판(14)에 제 2 도전형 웰(50)이 형성된다. 예를 들면, 기판(14)은 p-형 반도체 기판이고 웰(50)은 그 위에 NMOS와 PMOS(12, 52)가 각각 형성되는 n-웰이다. 아이솔레이션(54)는 두 디바이스들의 기판 표면을 전기적으로 분리하기 위해 형성된다.
상대되는 측면 에지들(58, 60)을 갖는 제 2 게이트 구조(56)는 웰(50)의 채널 영역 위에 웰(50)의 표면에 접하여 형성된다. 게이트 구조들(20, 56)은 폴리실리콘 막을 패터닝하는 것과 같은 통상적인 방법에 의해서 형성될 수 있다. 디바이스들에 요구되는 채널 영역들이 표면 채널들이기 때문에, NMOS 게이트(20)는 n-형 불순물로 도핑되고 PMOS 게이트(56)는 p-형 불순물로 도핑되게 폴리실리콘 도핑을 하는 것이 의례적이다. 이제 도 4B를 참조하면, PMOS 디바이스(52)가 다음의 주입 단계로부터 마스크(62)를 사용하여 마스크 오프된다. 그 다음, 제 1 도전형(p-)의 이온들이 게이트(20) 아래의 채널 영역으로 화살표(64)에 의해 보인 방향대로 각지게 주입되어 p-형의 채널 도핑이 이루어진다. 그러한 주입의 일예로는 기판을 침투하여 점선(66)에 의해 도시된 도핑 프로파일을 형성하는 낮은 주입량의 보론(B) 이온 주입이 있다. 이 프로파일은 도 2에 도시된 바와 같이 채널 영역(24)를 통해 불균일한 도핑 농도를 보인다.
다시 도 2와 도 6을 참조하면, 상기와 같이 각지게 도핑될 때, 채널(24)의 도핑 농도는 특정한 농도를 갖는 에지 영역들(68, 70)에 의해 특성이 부여된다. 에지 영역들(68, 70)과 상반되는 도전형의 높은 도펀트 농도를 갖는 에지 피크 영역들(72, 74)은 각각 에지 영역들(68, 70)과 인접한다. 마지막으로, 중앙의 채널 영역(76)은 게이트 하부의 기판 내에 있는 도펀트의 결합과 확산에 의해 형성된다. 도 6의 그래프에 최선으로 나타나듯이, 롱 채널 디바이스들은 에지 피크 영역들(72, 74) 사이의 더 낮은 도펀트 농도를 갖는 중앙 영역(76)에 농도골을 나타낸다. 이 골은 채널 길이가 더 길어짐에 따라 0.5 마이크론 대 1.0 마이크론으로 더욱 두드러진다.
도 6에 도시된 시뮬레이션 결과들에서, 에지 영역의 농도는 채널(게이트 마스킹) 길이에 따라 대략 3x1016cm-3에서 1017cm-3로 변화한다. 에지 피크 영역들은 대략 2x1017cm-3의 농도를 갖고, 중앙의 골은 롱 채널(1 마이크론)일 때 2x1016cm-3에서 더 짧은 채널 길이(0.35 마이크론)일 때 8x1016cm-3그리고 가장 짧은 채널 길이(0.2 마이크론)일 때는 3x1017cm-3으로 변한다.
도 4C는 본 발명에 따른 CMOS 디바이스들의 문턱 전압 수준을 조절하기 위한 방법에서의 마지막 단계를 나타낸다. 도 4C를 참조하면, NMOS 디바이스(52)가 마스크(78)를 사용하여 다음의 주입 단계로부터 마스크 오프된다. 제 2(n-) 도전형 의 이온들이 화살표(80)에 표기된 방향으로 게이트(56) 아래의 채널 영역으로 각지게 주입되어 n-형 채널 도핑을 형성한다. 그러한 주입의 일 예인 낮은 주입량의 인(P) 또는 비소(As) 이온 주입은 기판으로 침투하여 점선(82)에 의해 도시된 도핑 프로파일을 형성한다. 이 프로파일은 게이트(56) 아래의 채널 영역을 통해 도 2에 도시된 것과 유사한 불-균일한 도핑 농도를 나타낸다.
롱-채널 문턱 전압 동작
롱-채널 문턱 전압은 바탕의 웰 농도 및 큰 각진 주입에 의해 채널 영역에 부가적으로 발생하는 임의의 도펀트 농도에 의해 결정된다. 도 6은 다양한 NMOS 채널 길이들에 대해 시뮬레이트된 채널 도핑( 길이 방향으로의)을 나타낸다. 채널 도핑은 큰 각진 주입으로 인해 LDD 영역에 접한 영역에서 증가되고 이는 긴 채널 길이들에서 적당한 문턱 전압을 유지시킨다. 도 5는 VT-쉬프트 주입을 사용하는 종래 CMOS 공정에서의 채널 도핑의 비교 곡선을 나타낸다. 새로운 기술에서의 주요한 차이점은 LDD 영역에 인접한 채널의 에지들만이 문턱 전압에 영향을 주는 도핑을 받는다는 것이다. 그리하여, 문턱 전압에 대한 주요한 제어가 큰 각도로 경사진 주입(LAT)을 사용한 에지 도핑에 의거한다.
숏-채널 문턱 전압 동작
채널 길이가 짧아짐에 따라, 큰 각도로 주입되는 영역들이 결합되어 채널 도핑을 증가시킨다.( 도 6을 참조) 이것은 인위적인 역 숏-채널 효과를 유발하고 큰 각도의 주입 조건들에 대한 적합한 조절은 대립되는 숏-채널 효과를 완화한다. 이러한 방식으로, 문턱 전압이 도 7의 라인(84)에 보인 바와 같이 마이크론 이하의 채널 길이에서도 제어될 수 있다. 도 7은 또한 라인(86)에서 표준 공정에서의 문턱 전압 동작을 나타낸다. 이 경우, 채널 도핑은 채널 길이에 관계없이 일정하고, 숏-채널 효과를 완화하는데 사용될 수 있는 인위적인 역 숏-채널 효과는 없다. 0.5 마이크론 정도에서 롤-오프 현상이 우세해지기 시작하여 0.3 마이크론에서 문턱 전압이 0.6V 에서 단지 0.25V로 급격하게 강하한다.
디바이스 동작
새로운 공정에 의해 제조된 MOSFET들은 비통상적인 채널 도핑을 제외하고는 매우 바람직한 전기적 동작을 갖는다. 하지만, 도 8A와 도 8B는 0.25와 2.0 마이크론 디바이스들에 대해 시뮬레이트한 인가된 게이트 전압(VG) 대 MOSFET 드레인 전류(ID) 특성들이 정상적이며 누전의 문제점들이 없음을 나타낸다.
본 발명에 따른 공정을 사용하여 제조된 CMOS 디바이스는 숏-채널 디바이스들에 사용되는 펀치스루 주입의 모든 장점들을 통합한다. 펀치스루 주입은 숏-채널 길이에서 문턱 전압(VT) 롤-오프를 완화한다( 도 7을 참조). 부가적으로, 게이트 바이어스가 영이고 드레인 바이어스가 클 때 영이 아닌 전류가 디바이스를 통해 흐르는 전류 누전이 완화되어, 게이트 전압이 영일때, 트랜지스터가 완전히 오프된다( 도 8 참조). 마지막으로, 숏-채널 길이에서, 드레인과 소오스가 너무 가까워서 그들의 디플리션 영역들이 상호 작용하여 기판 아래의 소오스와 드레이 사이를 통해 전류가 강하게 흐르도록 유발하는 기판 하부 펀치스루가 방지된다.
본 발명은 롱-채널 디바이스와 함께 사용될 때도 역시 장점들을 제공한다. 첫째, 롱 채널 디바이스들에 대한 문턱 전압들이 수용할 수 있는 값으로 안정화될 수 있다. 둘째, 개별적인 VT-쉬프트 마스킹과 주입 단계들이 필요없다. 마지막으로, 긴 채널 길이들에서 소오스-기판 바이어스에 대한 문턱 전압의 민감성 또는 바디 효과가 줄어든다.
공정 시그네쳐
새로운 공정은 게이트 길이에 의존하는 채널 도핑 농도를 사용한다. 이 때문에, 소오스-기판 바이어스에 대한 트랜지스터의 문턱 전압 동작(바디 효과)이 종래 디바이스들과 뚜렷하게 다르다. 도 9는 본 발명의 새로운 공정에 대한 바디 효과를 설명한다. 바디 효과는 긴 채널-길이 디바이스들에서의 더 낮은 채널 도핑으로 인해 채널 길이가 늘어남에 따라 급히 감소한다( 도 6 참조). 종래 공정에서는 통상적인 블랭킷 VT-쉬프트 주입으로 인해 다른 디바이스 크기들에 대한 채널 도핑이 상대적으로 일정하기 때문에 채널 길이에 따라 바디 효과가 감소하는 것을 나타내지 않는다. 이 동작은 0.2 마이크론에서 2.0 마이크론까지 범위의 디바이스들에서 상대적으로 평평한 문턱 전압 동작과 결부되어, 본 발명의 사용을 검출하는 수단으로써 사용될 수 있다.
종래 시스템을 능가하는 장점들
CMOS 디바이스들을 제조하기 위해 본 발명의 최적화된 4-방향 큰 각도의 주입을 사용하면 많은 장점들이 제공된다. 첫째, 그것은 숏-채널과 롱-채널 디바이스 모두에 대해 문턱 전압을 고정한다. 둘째, 그 공정은 매우 둔한 롤-오프 특성을 갖는 CMOS 디바이스들을 얻게 한다. 셋째, 그 공정은 펀치스루 방지를 가져온다. 넷째, 4-방향 큰 각도의 주입 공정은 모든 문턱 쉬프트 마스킹과 블랭킷 주입 단계들을 공정으로부터 제거한다.
공정 비용은 마스킹 단계들의 개수에 직접적으로 비례하기 때문에, 만일 NMOS와 PMOS 디바이스들에 대한 독립적인 VT-쉬프트 주입들을 포함하는 이중-폴리 공정에 이 새로운 공정이 적용된다면 두 개의 주입 및 마스킹 단계들을 절약하게 된다. 간단화된 이 공정은 또한 새로운 기술을 통합하는 과정의 공정 동안에 보다 효율적인 DOEs( Design of Experiments)가 수행될 수 있게 허용한다.
결과적으로, 본 발명에 따른 반도체 제조 방법 및 반도체 장치를 사용하면, 비록 펀치스루 마스킹 및 주입 단계가 사용되지는 않지만, 짧은 채널 디바이스들용의 펀치스루 주입을 사용할 때의 잇점들이 유지된다. 그리하여, 짧은 채널 길이에서의 문턱 전압 롤-오프 현상이 완화된다. 더욱이, 전류의 누전이 최소화되고 표면 하부의 펀치스루가 방지된다. 본 발명의 사용에 따른 긴 채널 디바이스들에 대한 부가적인 효과로는 종래 방법들과 비교할 때 문턱 전압 안정화에 대한 동등한 제어를 가능케하는 것과, VT-쉬프트 마스크 및 주입 단계들에 대한 필요가 제거되는 것과, 긴 채널 디바이스들의 바디 효과(body effect)가 최소화되는 것이다.
이상에서, 본 발명의 원리를 바람직한 실시예를 들어 설명하였으나, 그 원리를 벗어나지 않으면서 본 발명의 구성이나 세부 사항들이 변형될 수 있다는 것은 명백하다. 우리는 다음의 청구항들의 사상과 범위내에 들어오는 모든 변경들과 변형들을 청구한다.

Claims (19)

  1. 반도체 장치를 제조하는 방법에 있어서;
    제 1 도전형 반도체 기판 상의 게이트 산화막, 게이트 전극, 그리고 상기 기판 내에서 채널 영역에 의해 측면 방향으로 분리된 제 2 도전형의 소오스와 드레인 영역들을 가지며 회전축에 수직한 트랜지스터 구조를 형성하는 단계와;
    소오스와 드레인 영역들 사이의 채널 영역을 도핑하는 단계를 포함하되;
    상기 도핑 단계는 게이트 전극의 제 1 에지에 접하여 제 1 도전형의 이온들을 각지게 주입하여 소오스와 드레인 영역들 사이의 게이트 전극 아래에 있는 채널 영역을 도핑하는 단계와; 그리고
    게이트 전극의 제 2 에지에 접하여 제 1 도전형의 이온들을 각지게 주입하여 소오스와 드레인 영역들 사이의 게이트 전극 아래에 있는 채널 영역을 도핑하는 단계를 포함하여, 채널의 문턱 전압이 상기 두 개의 각지게 주입하는 단계들에 의해 실질적으로 제어되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 각지게 주입하는 단계들 이전에 게이트 전극의 각 측면 에지에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 반도체 기판 상에 n-MOSFET과 p-MOSFET을 갖는 CMOS 트랜지스터를 제조하는 방법에 있어서;
    n-MOSFET의 게이트 전극과 p-MOSFET 게이트 전극을 반도체 기판 상에 형성하는 단계와; 그리고,
    상기 각 MOSFET의 채널의 문턱 전압을 실질적으로 제어하기 위해 상기 각 MOSFET의 게이트 전극을 마스크로 사용하여 이온을 각지게 주입하는 단계를 포함하되,
    상기 이온을 각지게 주입하는 단계는,
    상기 n-MOSFET의 게이트 전극을 마스크로 사용하여 n-MOSFET으로만 p-형의 불순물 이온을 각지게 주입하여, 상기 n-MOSFET의 게이트 전극 아래에 p-형 표면 채널 영역을 형성하는 단계와; 그리고,
    상기 p-MOSFET의 게이트 전극을 마스크로 사용하여 p-MOSFET으로만 n-형의 불순물 이온을 각지게 주입하여, 상기 p-MOSFET의 게이트 전극 아래에 n-형 표면 채널 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 3 항에 있어서,
    상기 각지게 주입하는 단계들은 4-방향 큰 각도 이온 주입 방법에 따라 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 3 항에 있어서,
    상기 게이트 전극들은 폴리실리콘으로 형성되고 n-MOSFET의 게이트 전극을 형성하는 단계는 폴리실리콘을 n-형 불순물로 도핑하는 단계를 포함하고, p-MOSFET의 게이트 전극을 형성하는 단계는 폴리실리콘을 p-형 불순물로 도핑하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1 도전형 반도체 기판을 통해 문턱 전압이 제어되도록 반도체 장치를 제조하는 방법에 있어서,
    기판의 채널 영역 위의 반도체 기판에 접하며 상대되는 측면 에지들을 갖는 게이트 구조를 형성하는 단계와;
    기판을 제 1 회전 위치까지 회전축 주위로 회전시키되, 상기 회전축은 기판 표면에 수직이 되도록 하는 단계와;
    게이트 구조를 마스크로 사용하여, 제 1 도전형 이온들을 기판의 법선 방향에 대해경사진 각도로 채널 영역으로 주입하는 단계와;
    상기 제 1 회전 위치로부터 대략 180도 되는 제 2 회전 위치까지 기판을 회전시키는 단계와;
    게이트 구조를 마스크로 사용하여, 제 1 도전형 이온들을 기판 표면에 대해 경사진 각도로 채널 영역으로 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 1 회전 위치로부터 약 90도 되는 제 3 회전 위치까지 상기 회전축 주위로 상기 기판을 회전시키는 단계와; 그리고
    상기 제 1 회전 위치로부터 270도 되는 제 4 회전 위치까지 상기 회전축 주위로 상기 기판을 회전시키는 단계를 더 포함하여, 채널 영역으로 이온들의 4-방향 각도 주입을 수행함으로써 게이트 에지들로부터의 채널 영역 내에 원하는 도핑 농도와 그 측면 거리에 따른 단면을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 6 항에 있어서,
    상기 경사진 각도는 대략 10°에서 30°사이인 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 제 1 회전 위치는 기판의 결정 구조에 수직한 평면에 대해 대략 50°에서 70°사이인 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 6 항에 있어서,
    반도체 기판에 제 2 도전형 웰을 형성하는 단계와;
    웰의 채널 영역 위의 웰 표면에 인접한 상대되는 측면 에지들을 갖는 제 2 게이트 구조를 형성하는 단계와;
    게이트 구조를 마스크로 사용하여, 제 1 회전 위치에서 웰 표면에 대해 제 2 경사진 각도로 제 2 도전형 이온들을 채널 영역으로 주입하는 단계와; 그리고
    게이트 구조를 마스크로 사용하여, 제 2 회전 위치에서 기판 표면에 대해 제 2 경사진 각도로 제 2 도전형 이온들을 주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 6 항에 있어서,
    상기 채널 영역은 약 0.5 마이크론 이하이되,
    상기 채널은 특정 농도를 갖는 에지 영역들, 에지 영역들에 각각 인접하며 더 높은 도펀트 농도를 갖는 에지 피크 영역들 그리고 상기 에지 피크 영역들로부터의 도펀트의 측면적인 결합에 의해 유발된 도펀트 농도를 갖는 중앙 채널 영역에 의해 특성화된 채널의 길이 방향에 따른 불균일한 도핑 밀도 프로파일을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 6 항에 있어서,
    상기 채널 영역은 약 0.5 마이크론 이상이되,
    상기 채널은 특정 농도를 갖는 에지 영역들, 에지 영역들에 각각 인접하며 에지 영역들보다 더 높은 도펀트 농도를 갖는 에지 피크 영역들 그리고 상기 에지 피크 영역들 사이에 더 낮은 도펀트 농도를 갖는 중앙 골 영역에 의해 특성화된 채널의 길이 방향에 따른 불-균일한 도핑 밀도 프로파일을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 채널 영역의 길이는 적어도 대략 1.0 마이크론인 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 반도체 장치에 있어서, 제 1 도전형 반도체 기판과;
    상기 기판 상에 형성된 제 2 도전형의 소오스 영역 및 드레인 영역과;
    상기 소오스 영역과 드레인 영역 사이의 반도체 기판 상에 실질상 배치된 게이트 전극과;
    상기 소오스 영역과 게이트 영역에 접하며 게이트 전극 아래에 배치된 제 1 도전형 채널 영역을 포함하되,
    상기 채널은 특정 농도를 갖는 에지 영역들, 각 에지 영역들에 접하며 에지 영역들보다 더 높은 도펀트 농도 및 다른 도전형을 갖는 에지 피크 영역들 그리고 에지 피크 영역들 사이에 있고 채널 길이에 따른 도펀트 농도를 갖는 중앙 골 영역에 의해 특성화된 채널의 길이 방향에 따른 불-균일한 도핑 밀도 프로파일을 갖는 것을 특징으로 하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 채널 영역의 길이는 약 0.5 마이크론보다 길고, 중앙 골 영역은 에지 피크 영역들보다 더 낮은 도펀트 농도를 갖는 것을 특징으로 하는 반도체 장치.
  16. 제 14 항에 있어서,
    상기 채널 영역의 길이는 약 0.5 마이크론보다 짧고, 중앙 골 영역은 에지 피크 영역들로부터의 도펀트가 측면적으로 결합함에 따라 형성된 도펀트 농도를 갖는 것을 특징으로 하는 반도체 장치.
  17. 제 14 항에 있어서,
    상기 드레인 영역과 채널 영역에 인접한 제 2 도전형의 LDD 영역을 더 포함하되, 상기 LDD는 소오스와 드레인 영역들의 도핑 농도보다 더 낮은 도핑 농도를 갖는 것을 특징으로 하는 반도체 장치.
  18. 제 17 항에 있어서,
    상기 게이트의 상대되는 측면 에지들에 배치된 산화막 스페이서들을 더 포함하는 것을 특징으로 하는 반도체 장치.
  19. 제 17 항에 있어서,
    통상적인 큰 경사 각도로 주입된 펀치스루 이온들을 더 포함하는 것을 특징으로 하는 반도체 장치.
KR1019970062865A 1996-12-05 1997-11-25 마이크론이하의초미세씨모오스디바이스에서역의숏-채널효과를인위적으로유도하는반도체장치제조방법 KR100271949B1 (ko)

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