KR20010059994A - 배선 형성 방법 - Google Patents
배선 형성 방법 Download PDFInfo
- Publication number
- KR20010059994A KR20010059994A KR1019990067990A KR19990067990A KR20010059994A KR 20010059994 A KR20010059994 A KR 20010059994A KR 1019990067990 A KR1019990067990 A KR 1019990067990A KR 19990067990 A KR19990067990 A KR 19990067990A KR 20010059994 A KR20010059994 A KR 20010059994A
- Authority
- KR
- South Korea
- Prior art keywords
- insulating film
- insulating
- wiring
- forming
- layer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 28
- 229910052751 metal Inorganic materials 0.000 title description 5
- 239000002184 metal Substances 0.000 title description 5
- 239000000758 substrate Substances 0.000 claims abstract description 24
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 22
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 22
- 239000010937 tungsten Substances 0.000 claims abstract description 22
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 8
- 238000001039 wet etching Methods 0.000 claims abstract description 6
- 238000005530 etching Methods 0.000 claims description 12
- 239000000853 adhesive Substances 0.000 claims 2
- 230000001070 adhesive effect Effects 0.000 claims 2
- 229920002120 photoresistant polymer Polymers 0.000 description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 15
- 239000004020 conductor Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
- H01L21/76846—Layer combinations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 습식 방법으로 배선 연결 라인(Line)이 형성될 통로를 만들고 그 통로에 인접 배선간의 또는 인접 콘택간의 연결 라인을 형성하여 상기 연결 라인에 의한 단차 발생을 방지하기 위한 배선 형성 방법에 관한 것이다.
본 발명의 배선 형성 방법은 습식 방법으로 배선 연결 라인이 형성될 통로를 만들고 그 통로에 인접 배선간의 또는 인접 콘택간의 연결 라인을 형성하므로, 상기 연결 라인에 의한 단차가 발생되지 않고 인접 배선 또는 인접 콘택을 서로 연결시키므로 소자의 생산성을 향상시키는 특징이 있다.
Description
본 발명은 배선 형성 방법에 관한 것으로, 특히 습식 방법의 사용으로 배선 연결 라인을 형성하여 소자의 생산성을 향상시키는 배선 형성 방법에 관한 것이다.
소자의 고집적에 따라 배선의 크기가 점점 작아지고, 또한 굴곡이 심해져 증착후, 포토(Photo)와 식각하는 공정이 점점 어려워지는 경향이 있다.
일반적으로 배선 연결 라인은 도 1에서와 같이, 제 1 배선(1)과 제 2 배선(2) 사이에 금속층과 같은 전도성 물질층(3)으로 형성된다.
종래의 배선 형성 방법은 도 2a에서와 같이, 다수 개의 배선(12)들이 형성된 절연 기판(11)상에 제 1, 제 2, 제 3 절연막(13,14,15)과 제 1 감광막을 형성한다.
그리고, 상기 제 1 감광막을 상기 배선(12)들 상측에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 제 1, 제 2, 제 3 절연막(13,14,15)을 선택적으로 식각하여 다수 개의 콘택홀들을 형성한 후, 상기 제 1 감광막을 제거한다.
도 2b에서와 같이, 상기 콘택홀들을 포함한 제 3 절연막(15)상에 배선 연결용 금속층(16)을 형성한다.
도 2c에서와 같이, 상기 금속층(16)상에 제 2 감광막을 도포하고, 상기 제 2 감광막을 배선 연결 라인(Line)이 형성될 부위에만 남도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 상기 금속층(16)을 선택 식각하여 배선 연결 라인(16a)을 형성하고 상기 제 2 감광막을 제거한다.
그러나 종래의 배선 형성 방법은 형성, 마스크 및 식각 순서로 공정을 하여 배선 연결 라인을 형성하기 때문에 상기 배선 연결 라인에 의해 단차가 발생되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 습식 방법으로 배선 연결 라인이 형성될 통로를 만들고 그 통로에 인접 배선간의 또는 인접 콘택간의 연결 라인을 형성하여 상기 연결 라인에 의한 단차 발생을 방지하는 배선 형성 방법을 제공하는데 그 목적이 있다.
도 1은 일반적인 배선 연결 라인을 나타낸 레이아웃도
도 2a 내지 도 2c는 도 1의 Ⅰ-Ⅰ 선상의 종래의 배선 형성 방법을 나타낸 공정 단면도
도 3a 내지 도 3f는 도 1의 Ⅰ-Ⅰ 선상의 본 발명의 제 1 실시 예에 따른 배선 형성 방법을 나타낸 공정 단면도
도 4a 내지 도 4f는 도 1의 Ⅰ-Ⅰ 선상의 본 발명의 제 2 실시 예에 따른 배선 형성 방법을 나타낸 공정 단면도
도 5a 내지 도 5d는 도 1의 Ⅰ-Ⅰ 선상의 본 발명의 제 3 실시 예에 따른 배선 형성 방법을 나타낸 공정 단면도
< 도면의 주요부분에 대한 부호의 설명 >
31: 절연 기판 32: 제 1 절연막
33: 제 2 절연막 34: 제 1 다결정 실리콘층
35: 제 1 텅스텐층 41: 배선
42: 제 3 절연막 43: 제 4 절연막
44: 제 5 절연막 45: 제 2 다결정 실리콘층
46: 제 2 텅스텐층
본 발명의 배선 형성 방법은 배선과 배선 연결 라인이 형성될 부위가 각각 정의된 절연 기판을 마련하는 단계, 상기 배선 연결 라인이 형성될 부위 및 그 중심으로 배선 사이의 더 넓은 부위의 절연 기판상에 제 1 절연막을 형성하는 단계, 상기 제 1 절연막과 식각 선택비를 갖는 제 2 절연막을 전면에 형성하는 단계, 상기 배선이 형성될 부위에만 상기 절연 기판이 노출되도록 상기 제 2 절연막과 제 1 절연막을 선택 식각하는 단계, 상기 절연 기판과 제 2 절연막 사이에 배선 연결 라인 형성 공간을 확보하도록 상기 제 1 절연막을 습식 식각하여 제거하는 단계, 전면에 배선 형성용 도전층을 형성하는 단계 및 상기 도전층이 상기 제 2 절연막보다낮게 잔존하도록 상기 도전층을 전면 식각하여 배선 및 배선 연결 라인을 형성하고 상기 제 2 절연막을 제거하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 배선 형성 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
본 발명의 제 1 실시 예에 따른 배선 형성 방법은 도 3a에서와 같이, 배선과 배선 연결 라인이 형성될 부위가 각각 정의된 절연 기판(31)상에 제 1 절연막(32)과 제 1 감광막을 형성한다.
그리고, 상기 제 1 감광막을 상기 배선 연결 라인이 형성될 부위 및 그 중심으로 배선 사이의 더 넓은 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 제 1 절연막(32)을 선택적으로 식각한 후, 상기 제 1 감광막을 제거한다.
도 3b에서와 같이, 상기 제 1 절연막(32)을 포함한 절연 기판(31)상에 상기 제 1 절연막(32)과 식각 선택비를 갖는 제 2 절연막(33)을 형성한다.
도 3c에서와 같이, 상기 제 2 절연막(33)상에 제 2 감광막을 도포하고, 상기 제 2 감광막을 상기 배선이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 상기 제 2 절연막(33)과 제 1 절연막(32)을 선택적으로 식각한 후, 상기 제 2 감광막을 제거한다.
도 3d에서와 같이, 상기 절연 기판(31)과 제 2 절연막(33) 사이에 배선 연결라인 형성 공간을 확보하도록 상기 제 1 절연막(32)을 습식 식각하여 제거하고, 상기 제 2 절연막(33) 및 노출된 절연 기판(31) 표면상에 제 1 다결정 실리콘층(34)을 형성한다.
여기서, 상기 제 1 다결정 실리콘층(34)은 스텝 커버리지(Step Coverage)가 양호하기 때문에 통로에서도 쉽게 형성되고 또한 다결정 실리콘상에 텅스텐 성장이 잘되기 때문에 상기 제 1 다결정 실리콘층(34)을 형성한다.
도 3e에서와 같이, 상기 제 1 다결정 실리콘층(34)상에 텅스텐(W)층(35)을 형성하고, 상기 제 1 텅스텐층(35)이 상기 제 2 절연막(33)보다 낮게 잔존하도록 상기 제 1 텅스텐층(35)을 에치 백(Etch Back)한다.
도 3f에서와 같이, 상기 제 1 텅스텐층(35)을 식각 종말점으로 상기 제 1 다결정 실리콘층(34)과 제 2 절연막(33)을 에치 백한 후, 상기 제 2 절연막(33)을 제거하여 배선 및 배선 연결 라인을 형성한다.
본 발명의 제 2 실시 예에 따른 배선 형성 방법은 도 4a에서와 같이, 배선과 배선 연결 라인이 형성될 부위가 각각 정의된 절연 기판(31)상에 제 1 절연막(32)과 제 1 감광막을 형성한다.
그리고, 상기 제 1 감광막을 상기 배선 연결 라인이 형성될 부위 및 그 중심으로 배선 사이의 더 넓은 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 제 1 절연막(32)을 선택적으로 식각한 후, 상기 제 1 감광막을 제거한다.
도 4b에서와 같이, 상기 제 1 절연막(32)을 포함한 절연 기판(31)상에 상기제 1 절연막(32)과 식각 선택비를 갖는 제 2 절연막(33)을 형성한다.
도 4c에서와 같이, 상기 제 2 절연막(33)상에 제 2 감광막을 도포하고, 상기 제 2 감광막을 상기 배선이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 상기 제 2 절연막(33)과 제 1 절연막(32)을 선택적으로 식각한 후, 상기 제 2 감광막을 제거한다.
도 4d에서와 같이, 상기 절연 기판(31)과 제 2 절연막(33) 사이에 배선 연결 라인 형성 공간을 확보하도록 상기 제 1 절연막(32)을 습식 식각한다.
도 4e에서와 같이, 상기 제 2 절연막(33)을 포함한 전면에 제 1 텅스텐층(35)을 형성하고, 상기 제 1 텅스텐층(35)이 상기 제 2 절연막(33)보다 낮게 잔존하도록 상기 제 1 텅스텐층(35)을 에치 백한다.
도 4f에서와 같이, 상기 제 2 절연막(33)을 제거하여 배선 및 배선 연결 라인을 형성한다.
본 발명의 제 3 실시 예에 따른 배선 형성 방법은 도 5a에서와 같이, 다수 개의 배선(41)들이 형성된 절연 기판(31)상에 제 3, 제 4, 제 5 절연막(42,43,44)과 제 1 감광막을 형성한다.
그리고, 상기 제 1 감광막을 상기 배선(41) 상측에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 제 3, 제 4, 제 5 절연막(42,43,44)을 선택적으로 식각하여 다수 개의 콘택홀들을형성한 후, 상기 제 1 감광막을 제거한다.
도 5b에서와 같이, 상기 콘택홀 사이의 제 3 절연막(42)상의 제 4 절연막(43)이 제거되어 상기 제 3 절연막(42)과 제 5 절연막(44) 사이에 배선 연결 라인 형성 공간을 확보하도록 하고 그 외의 제 3 절연막(42)상의 제 4 절연막(43)이 언더 컷(Under Cut)되도록 상기 제 4 절연막(43)을 습식 식각한다.
그리고, 상기 제 3, 제 4, 제 5 절연막(42,43,44)과 노출된 배선(41) 표면상에 제 2 다결정 실리콘층(45)을 형성한다.
여기서, 상기 제 2 다결정 실리콘층(45)은 스텝 커버리지가 양호하기 때문에 통로에서도 쉽게 형성되고 또한 다결정 실리콘상에 텅스텐 성장이 잘되기 때문에 상기 제 2 다결정 실리콘층(45)을 형성한다.
도 5c에서와 같이, 상기 제 2 다결정 실리콘층(45)상에 제 2 텅스텐층(46)을 형성하고, 상기 제 2 텅스텐층(46)이 상기 제 5 절연막(44)보다 낮게 잔존하도록 상기 제 2 텅스텐층(46)을 에치 백한다.
도 5d에서와 같이, 상기 제 2 텅스텐층(46)상의 제 5 절연막(44)과 제 2 다결정 실리콘층(45)을 식각한다.
그리고, 전면에 제 2 감광막을 도포한 후, 상기 제 2 감광막을 상기 콘택홀들 내의 및 콘택홀 간의 제 2 텅스텐층(46) 상측에만 남도록 선택적으로 노광 및 현상한다.
이어, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 상기 제 2 절연막(42)상의 제 2 텅스텐층(46), 제 2 다결정 실리콘층(45) 및 제 4 절연막(43)을 제거하여 배선 연결 라인을 형성한 다음, 상기 제 2 감광막을 제거한다.
본 발명의 배선 형성 방법은 습식 방법으로 배선 연결 라인이 형성될 통로를 만들고 그 통로에 인접 배선간의 또는 인접 콘택간의 연결 라인을 형성하므로, 상기 연결 라인에 의한 단차가 발생되지 않고 인접 배선 또는 인접 콘택을 서로 연결시키므로 소자의 생산성을 향상시키는 효과가 있다.
Claims (6)
- 배선과 배선 연결 라인이 형성될 부위가 각각 정의된 절연 기판을 마련하는 단계;상기 배선 연결 라인이 형성될 부위 및 그 중심으로 배선 사이의 더 넓은 부위의 절연 기판상에 제 1 절연막을 형성하는 단계;상기 제 1 절연막과 식각 선택비를 갖는 제 2 절연막을 전면에 형성하는 단계;상기 배선이 형성될 부위에만 상기 절연 기판이 노출되도록 상기 제 2 절연막과 제 1 절연막을 선택 식각하는 단계;상기 절연 기판과 제 2 절연막 사이에 배선 연결 라인 형성 공간을 확보하도록 상기 제 1 절연막을 습식 식각하여 제거하는 단계;전면에 배선 형성용 도전층을 형성하는 단계;상기 도전층이 상기 제 2 절연막보다 낮게 잔존하도록 상기 도전층을 전면 식각하여 배선 및 배선 연결 라인을 형성하고 상기 제 2 절연막을 제거하는 단계를 포함하여 이루어짐을 특징으로 하는 배선 형성 방법.
- 제 1 항에 있어서,상기 제 1 절연막을 습식 식각하여 제거하는 단계;상기 절연 기판과 제 2 절연막 표면상에 접착용 도전층을 형성하는 단계;전면에 배선 형성용 도전층을 형성하는 단계를 더 포함함을 특징으로 하는 배선 형성 방법.
- 제 2 항에 있어서,상기 접착용 도전층을 다결정 실리콘층으로 형성하고 배선 형성용 도전층을 텅스텐층으로 형성함을 특징으로 하는 배선 형성 방법.
- 다수 개의 배선들이 형성된 절연 기판을 마련하는 단계;상기 각 배선에 콘택홀을 갖으며 순차적으로 적층된 제 1, 제 2, 제 3 절연막을 전면에 형성하는 단계;상기 콘택홀 사이의 제 1 절연막상의 제 2 절연막이 제거되어 상기 제 1 절연막과 제 3 절연막 사이에 배선 연결 라인 형성 공간을 확보하도록 하고 그 외의 제 1 절연막상의 제 2 절연막이 언더 컷되도록 상기 제 2 절연막을 습식 식각하는 단계;전면에 배선 형성용 도전층을 형성하는 단계;상기 도전층이 상기 제 3 절연막보다 낮게 잔존하도록 상기 도전층을 전면 식각하는 단계;상기 도전층 상측에 형성된 제 3 절연막을 식각하는 단계;상기 콘택홀들 내의 및 콘택홀 간의 도전층만 남도록 상기 제 1 절연막상의 도전층을 선택 식각하고 제 2 절연막을 제거하여 배선 연결 라인을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 배선 형성 방법.
- 제 4 항에 있어서,상기 제 2 절연막을 습식 식각하는 단계;상기 배선과 제 1, 제 3 절연막 표면상에 접착용 도전층을 형성하는 단계;전면에 배선 형성용 도전층을 형성하는 단계를 더 포함함을 특징으로 하는 배선 형성 방법.
- 제 5 항에 있어서,상기 접착용 도전층을 다결정 실리콘층으로 형성하고 배선 형성용 도전층을 텅스텐층으로 형성함을 특징으로 하는 배선 형성 방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990067990A KR100360152B1 (ko) | 1999-12-31 | 1999-12-31 | 배선 형성 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990067990A KR100360152B1 (ko) | 1999-12-31 | 1999-12-31 | 배선 형성 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20010059994A true KR20010059994A (ko) | 2001-07-06 |
KR100360152B1 KR100360152B1 (ko) | 2002-11-04 |
Family
ID=19635078
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019990067990A KR100360152B1 (ko) | 1999-12-31 | 1999-12-31 | 배선 형성 방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100360152B1 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100582410B1 (ko) * | 2004-06-30 | 2006-05-22 | 주식회사 하이닉스반도체 | 반도체 장치 및 반도체 장치의 제조방법 |
-
1999
- 1999-12-31 KR KR1019990067990A patent/KR100360152B1/ko not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100582410B1 (ko) * | 2004-06-30 | 2006-05-22 | 주식회사 하이닉스반도체 | 반도체 장치 및 반도체 장치의 제조방법 |
Also Published As
Publication number | Publication date |
---|---|
KR100360152B1 (ko) | 2002-11-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR960005870A (ko) | 반도체 소자의 금속 배선 형성방법 | |
KR960019522A (ko) | 반도체 소자의 플러그 형성방법 | |
KR20010059994A (ko) | 배선 형성 방법 | |
KR100333726B1 (ko) | 반도체소자제조방법 | |
KR100261578B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
KR100224778B1 (ko) | 반도체 소자의 제조방법 | |
KR100372657B1 (ko) | 반도체소자의콘택형성방법 | |
KR0166488B1 (ko) | 반도체 소자의 미세콘택 형성방법 | |
KR100248150B1 (ko) | 반도체소자의 콘택홀형성방법 | |
JPH02262338A (ja) | 半導体装置の製造方法 | |
KR20020002682A (ko) | 반도체 소자의 제조방법 | |
KR100396693B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
KR100420414B1 (ko) | 금속 배선 형성 방법 | |
KR0137433B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
KR100273677B1 (ko) | 다중금속배선구조를갖는반도체장치제조방법 | |
KR100248805B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
KR20000001660A (ko) | 반도체 소자 및 그의 제조 방법 | |
KR100252888B1 (ko) | 반도체소자의 제조방법 | |
KR20010063661A (ko) | 반도체 소자의 다마신 패턴 형성방법 | |
KR20010061546A (ko) | 강유전체 메모리 소자의 콘택식각 방법 | |
KR910000277B1 (ko) | 반도체 장치의 제조방법 | |
KR0140729B1 (ko) | 미세콘택 형성방법 | |
KR100333652B1 (ko) | 반도체소자의콘택홀형성방법 | |
KR20000027212A (ko) | 금속 배선의 형성 방법 | |
KR19990059099A (ko) | 반도체 소자의 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20100920 Year of fee payment: 9 |
|
LAPS | Lapse due to unpaid annual fee |