KR100261578B1 - 반도체 소자의 금속배선 형성방법 - Google Patents
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- 229910052751 metal Inorganic materials 0.000 title claims abstract description 171
- 239000002184 metal Substances 0.000 title claims abstract description 171
- 238000000034 method Methods 0.000 title claims abstract description 43
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title abstract description 13
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 71
- 238000005530 etching Methods 0.000 claims abstract description 20
- 238000000151 deposition Methods 0.000 claims abstract description 11
- 238000009413 insulation Methods 0.000 claims abstract description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 2
- 239000011248 coating agent Substances 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims description 2
- 229910001873 dinitrogen Inorganic materials 0.000 claims description 2
- 229910001882 dioxygen Inorganic materials 0.000 claims description 2
- 238000001312 dry etching Methods 0.000 claims description 2
- 239000001301 oxygen Substances 0.000 claims description 2
- 238000000206 photolithography Methods 0.000 abstract description 13
- 239000000758 substrate Substances 0.000 abstract description 10
- 238000000059 patterning Methods 0.000 abstract description 3
- 238000001465 metallisation Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
- H01L21/31133—Etching organic layers by chemical means
- H01L21/31138—Etching organic layers by chemical means by dry-etching
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 종래 반도체 소자의 금속배선 형성방법은 사진식각공정을 다수 번 수행하여, 그 제조공정이 복잡하며 제조비용이 많이 소요되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 하부 금속배선의 상부에 평탄화막과 제 1금속층을 증착하는 단계와; 상기 제 1금속층의 상부에 포토레지스트를 도포하고, 일부의 영역에서 상기 제 1금속층을 노출시키는 패턴을 형성하고, 상기 포토레지스트 패턴이 특정 영역에서 단차를 갖도록 패턴을 형성하는 단계와; 상기 노출된 제 1금속층과 평탄화막의 상부일부를 식각하는 단계와; 상기 단차가 형성된 포토레지스트 패턴 중, 그 상부가 다른 영역보다 낮은 영역을 현상하여 그 하부의 제 1금속층을 노출시키고, 그 노출된 제 1금속층의 일부를 식각하는 단계와; 상기 포토레지스트 패턴 및 상기 콘택홀 형성단계에서 잔존하는 평탄화막을 제거하여 그 하부의 하부 금속배선을 노출시키는 단계와; 상기 노출된 하부 금속배선과 상기 잔존하는 제 1금속층의 상부전면만 금속을 선택적으로 증착하여 상기 제 1금속층과 하부 금속배선을 선택적으로 연결하는 제 2금속층을 형성하는 단계를 포함하여 포토레지스트의 선택적 현상과 금속막의 선택적 증착을 이용하여 사진식각공정을 사용하지 않고, 하부 금속배선에 선택적으로 연결되는 상부 금속배선을 형성함으로써, 공정을 단순화하며 제조비용을 절감하는 효과가 있다.
Description
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 특히 선택적 금속 증착법을 사용하여 상부의 금속배선과 하부의 금속배선을 연결함으로써, 공정을 단순화하며 제조비용을 절감하는데 적당하도록 한 반도체 소자의 금속배선 형성방법에 관한 것이다.
일반적으로, 반도체 소자의 금속배선은 소자의 특정영역에 직접 접속되는 하부 금속배선과 이를 외부 또는 다른 하부 금속배선에 접속하기 위한 상부 금속배선을 포함하여 구성된다. 보통 하부 금속배선을 형성한 후에 그 하부 금속배선의 상부에 평탄화막을 증착하고, 사진식각공정을 통해 그 평탄화막에 콘택홀을 형성하여 그 하부 금속의 일부를 노출시키고, 상기 평탄화막의 상부 전면에 금속을 증착하고, 다시 사진식각공정을 통해 그 증착한 금속을 패터닝하여 상부 금속배선을 형성하게 되며, 이와 같은 종래 반도체 소자의 금속배선 형성방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도1a 내지 도1d는 종래 반도체 소자의 금속배선 제조공정 수순단면도로서, 이에 도시한 바와 같이 반도체 소자가 형성된 기판(1)의 상부에 증착한 평탄화막(2)을 통해 상기 반도체 소자의 특정영역에 접속되는 하부 금속배선(3)을 형성하고, 그 하부 금속배선(3)이 형성된 평탄화막(2)의 상부에 평탄화막(4)을 증착하는 단계(도1a)와; 상기 평탄화막(4)의 상부에 포토레지스트(PR1)를 도포하고, 노광 및 현상하여 패턴을 형성하고, 상기 패턴이 형성된 포토레지스트(PR1)를 식각 마스크로 하는 식각공정으로 상기 평탄화막(4)에 콘택홀을 형성하여, 그 하부의 하부 금속배선(3)의 일부를 노출시키는 단계(도1b)와; 상기 포토레지스트(PR1)를 제거하고, 그 노출된 하부 금속배선(3) 및 평탄화막(4)의 상부 전면에 금속을 증착하여 상부 금속층(5)을 형성하는 단계(도1c)와; 상기 상부 금속층(5)의 상부에 포토레지스트(PR2)를 도포하고, 노광 및 현상하여 패턴을 형성하고, 그 포토레지스트(PR2)를 식각 마스크로 하는 식각공정으로 상기 상부 금속층(5)의 일부를 식각하여 각 하부 금속배선(3)에 접속되는 상부 금속배선(6)을 형성하는 단계(도1d)를 포함하여 구성되며, 이후의 공정에서는 상기 포토레지스트(PR2)를 제거하여 상기 상부 금속배선(6)을 노출시킨 다음, 그 노출된 상부 금속배선(6)과 평탄화막(4)의 상부에 절연막을 증착하게 된다.
이하, 상기와 같은 종래 반도체 소자의 금속배선 형성방법을 좀 더 상세히 설명한다.
먼저, 도1a에 도시한 바와 같이 기판(1)에 반도체 소자를 제조하고, 그 반도체 소자가 제조된 기판(1)의 상부 전면에 절연막인 평탄화막(2)을 증착한다.
그 다음, 상기 평탄화막(2)에 사진식각공정을 통해 콘택홀을 형성하여 상기 기판(1)에 형성한 반도체 소자의 특정 영역을 노출시킨다.
그 다음, 상기 평탄화막(2)의 상부전면과 반도체 소자의 특정영역을 노출시킨 콘택홀 내에 알루미늄 등의 금속을 증착하고, 다시 사진식각공정을 통해 상기 증착된 금속을 패터닝하여 각각 상기 반도체 소자의 특정영역에 선택적으로 연결되는 하부 금속배선(3)을 형성한다.
그 다음, 상기 하부 금속배선(3)이 형성된 평탄화막(2)의 상부전면에 평탄화막(4)을 증착한다.
그 다음, 도1b에 도시한 바와 같이 상기 평탄화막(4)의 상부에 포토레지스트(PR1)를 도포하고, 마스크를 통해 노광 및 현상하여 상기 포토레지스트(PR1)에 콘택홀 패턴을 형성하고, 그 패턴이 형성된 포토레지스트(PR1)를 식각 마스크로 이용하는 식각공정으로 그 하부의 평탄화막(4)에 콘택홀을 형성하여, 하부 금속배선(3)의 일부를 노출시킨다.
그 다음, 도1c에 도시한 바와 같이 상기 포토레지스트(PR1)를 제거하고, 상기 노출된 하부 금속배선(3) 및 평탄화막(4)의 상부 전면에 금속을 증착하여 상부 금속층(5)을 형성한다.
그 다음, 도1d에 도시한 바와 같이 상기 상부 금속층(5)의 상부전면에 포토레지스트(PR2)를 도포하고, 노광 및 현상하여 패턴을 형성하며, 그 패턴이 형성된 포토레지스트(PR2)를 식각 마스크로 사용하는 식각공정으로, 상기 상부 금속층(5)의 일부를 식각 하여 각각이 상기 평탄화막(4)에 형성한 콘택홀을 통해 하부 금속배선(3)에 연결되는 상부 금속배선(6)을 형성한다.
그 다음, 상기 포토레지스트(PR2)를 제거하고, 상기 상부 금속배선(6)과 그 하부의 평탄화막(4) 상부에 절연층을 증착하게 된다.
그러나, 상기한 바와 같이 종래 반도체 소자의 금속배선 형성방법은 다수 회에 걸쳐 마스크를 사용하는 사진식각공정을 수행하여, 그 제조공정이 복잡하며 제조비용이 많이 소요되는 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명은 사진식각공정의 수를 줄여 제조공정을 단순화하며, 제조비용을 절감할 수 있는 반도체 소자의 금속배선 형성방법을 제공함에 그 목적이 있다.
도1a 내지 도1d는 종래 반도체 소자의 금속배선 제조공정 수순단면도.
도2a 내지 도2e는 본 발명 반도체 소자의 금속배선 제조공정 수순단면도.
***도면의 주요 부분에 대한 부호의 설명***
1 : 기판 2,4 : 평탄화막
3 : 하부 금속배선 5 : 상부 금속층
7 : 금속막
상기와 같은 목적은 하부 금속배선의 상부에 평탄화막과 제 1금속층을 순차적으로 증착하는 금속배선 절연단계와; 상기 제 1금속층의 상부에 포토레지스트를 도포하고, 일부의 영역에서 상기 제 1금속층의 상부일부를 노출시키는 패턴을 형성하고, 상기 포토레지스트 패턴이 특정 영역에서 단차를 갖도록 노광 및 현상하는 선택적 현상단계와; 상기 노출된 제 1금속층과 그 하부의 평탄화막의 상부일부를 식각 하는 콘택홀 형성단계와; 상기 단차가 형성된 포토레지스트 패턴 중, 그 상부가 다른 영역보다 낮은 영역을 현상하여 그 하부의 제 1금속층을 노출시키고, 그 노출된 제 1금속층의 일부를 식각 하는 상부 금속배선 패턴 형성단계와; 상기 포토레지스트 패턴 및 상기 콘택홀 형성단계에서 잔존하는 평탄화막을 제거하여 그 하부의 하부 금속배선을 노출시키는 하부 금속배선 노출단계와; 상기 노출된 하부 금속배선과 상기 잔존하는 제 1금속층의 상부전면만 금속을 선택적으로 증착하여 상기 제 1금속층과 하부 금속배선을 선택적으로 연결하는 제 2금속층을 형성하는 상부 금속배선 형성단계를 포함하여 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도2a 내지 도2e는 본 발명 반도체 소자의 금속배선의 제조공정 수순단면도로서, 이에 도시한 바와 같이 반도체 소자가 형성된 기판(1)의 상부에 증착한 평탄화막(2)을 통해 하부 금속배선(3)을 형성하고, 그 하부 금속배선(3)의 상부에 평탄화막(4)과 상부 금속층(5)을 순차적으로 증착하는 단계(도2a)와; 상기 상부 금속층(5)의 상부에 포토레지스트(PR1)를 증착하고, 노광 및 선택적 현상으로, 상기 상부 금속층(5)과 평탄화막(4)에 콘택홀을 형성할 영역의 포토레지스트(PR1)를 모두 제거하고, 상부 금속층(5)이 제거될 영역에는 포토레지스트(PR1)의 하부영역을 잔존시키는 패턴을 형성하고, 그 패턴이 형성된 포토레지스트(PR1)를 식각마스크로 사용하는 식각공정으로 상기 노출된 상부 금속층(5) 및 평탄화막(4)에 상기 평탄화막(4)의 하부 일부를 잔존시키는 콘택홀을 형성하는 단계(도2b)와; 상기 포토레지스트(PR1) 패턴 중 하부영역만이 잔존하는 영역을 현상하여 그 하부의 상부 금속층(5)을 노출시키고, 그 포토레지스트(PR1) 패턴을 식각마스크로 사용하는 식각공정으로 상기 상부 금속층(5)을 식각 하여 상부 금속배선 패턴을 형성하는 단계(도2c)와; 상기 포토레지스트(PR1)를 제거하고, 상기 그 평탄화막(4)에 형성한 콘택홀의 저면에 잔존하는 평탄화막(4)의 일부를 식각 하여 그 하부의 하부 금속배선(3)을 노출시키는 단계(도2d)와; 상기 노출된 하부 금속배선(3)과 잔존하는 상부 금속층(5)에만 금속을 증착하여 상기 하부 금속배선(3)과 상부 금속층(5)을 연결하는 금속막(7)을 형성하는 단계(도2e)를 포함하여 구성된다.
이하, 상기와 같은 본 발명 반도체 소자의 금속배선 형성방법을 좀 더 상세히 설명한다.
먼저, 도2a에 도시한 바와 같이 기판(1)에 반도체 소자를 제조하고, 그 반도체 소자가 형성된 반도체 소자가 형성된 기판(1)의 상부전면에 절연막인 평탄화막(2)을 증착한다.
그 다음, 포토레지스트를 사용하는 사진식각공정으로 상기 평탄화막(2)에 콘택홀을 형성하여 그 하부에 형성된 반도체 소자의 특정영역을 노출시킨다.
그 다음, 상기 평탄화막(2)의 상부와 그 평탄화막(2)에 형성한 콘택홀 내에 금속을 증착하고, 사진식각공정을 통해 패터닝하여 하부 금속배선(3)을 형성한다.
그 다음, 상기 하부 금속배선(3)이 형성된 평탄화막(2)의 상부전면에 절연막과 금속을 순차적으로 증착하여 평탄화막(4)과 상부 금속층(5)을 형성한다.
그 다음, 도2b에 도시한 바와 같이 상기 상부 금속층(5)의 상부전면에 포토레지스트(PR1)를 도포하고, 노광 및 현상한다.
이때의 노광 및 현상공정은 상부 금속배선과 하부 금속배선(3)의 연결 창인 콘택홀 형성영역에 위치하는 포토레지스트(PR1)는 모두 제거하여 그 하부의 상부 금속층(5)의 일부를 노출시키며, 상부 금속층(5)의 일부를 식각하여 금속배선 패턴을 형성하는 영역에는 그 포토레지스트(PR1)의 하부영역이 잔존하도록 상부 일부만을 현상한다. 즉, 각각 분리된 포토레지스트(PR1) 패턴을 상부 금속배선이 형성되는 영역과 평탄화막(4)을 노출시키는 영역간에 단차를 갖도록 현상한다. 이와 같은 포토레지스트(PR1) 패턴의 형성은 할프 톤 마스크(HALF TONE MASK)를 사용하여 선택적 현상을 함으로써 형성할 수 있다.
그 다음, 상기 패턴이 형성된 포토레지스트(PR1)를 식각마스크로 사용하는 식각공정으로 상기 상부 금속층(5)과 그 하부의 평탄화막(4)에 콘택홀을 형성한다. 상기 콘택홀 형성 시에 평탄화막(4)은 전체를 식각하지 않고, 그 콘택홀의 하부에 평탄화막이 200 내지 300 Å 이 잔존하도록 평탄화막(4)을 식각하며, 이는 그 하부의 하부 금속배선(3)이 상부 금속층(5)의 식각공정에서 식각되는 것을 방지하기 위한 것이다.
그 다음, 도2c에 도시한 바와 같이 상기 단차가 형성된 포토레지스트(PR1) 패턴에서 그 상부면이 낮은 영역을 현상하여 그 하부의 상부 금속층(5)을 노출시킨 다음, 그 노출된 상부 금속층(5)을 식각하여 상부 금속배선 패턴을 형성한다. 이때 포토레지스트(PR1)의 선택적 현상은 산소와 질소가스를 사용하는 건식식각법으로 포토레지스트(PR1)를 식각함으로써 가능해진다.
그 다음, 도2d에 도시한 바와 같이 상기 평탄화막(4)에 형성한 콘택홀의 하부영역에 잔존하는 200 내지 300 Å 두께의 평탄화막(4)을 식각하며, 포토레지스트(PR1) 패턴을 제거한다.
그 다음, 도2e에 도시한 바와 같이 상기 노출된 상부 금속층(5)과 하부 금속배선(3)에 금속을 증착한다. 이때 증착되는 금속은 절연층인 평탄화막(4)에는 증착되지 않고, 금속인 상부 금속층(5)과 하부 금속배선(3)의 상부에만 선택적으로 증착되는 금속을 사용하며, 이와 같은 증착공정으로, 상기 평탄화막(4)에 형성한 콘택홀에는 금속이 증착되며, 이 콘택홀에 증착되는 금속은 상기 상부 금속층(5)의 상부 및 측면에 형성되는 금속과 연결되어 하부 금속배선(3)과 상부 금속층(5)의 일부를 선택적으로 연결하는 금속막(7)을 형성하게 된다.
이와 같이 본 발명은 상부 금속층(5)을 형성하고, 그 상부 금속층(5)과 하부 금속배선(3)에 선택적으로 금속을 증착하여 상기 상부 금속층(5)과 하부 금속배선(3)을 연결하는 금속막(7)을 형성하여, 사진식각공정을 사용하지 않고 상부 금속층(5)과 금속막(7)을 포함하는 상부 금속배선을 형성하게 된다.
상기한 바와 같이 본 발명은 포토레지스트의 선택적 현상과 금속막의 선택적 증착을 이용하여 사진식각공정을 사용하지 않고, 하부 금속배선에 선택적으로 연결되는 상부 금속배선을 형성함으로써, 공정을 단순화하며 제조비용을 절감하는 효과가 있다.
Claims (4)
- 하부 금속배선의 상부에 평탄화막과 제 1금속층을 순차적으로 증착하는 금속배선 절연단계와; 상기 제 1금속층의 상부에 포토레지스트를 도포하고, 일부의 영역에서 상기 제 1금속층의 상부일부를 노출시키는 패턴을 형성하고, 상기 포토레지스트 패턴이 특정 영역에서 단차를 갖도록 노광 및 현상하는 선택적 현상단계와; 상기 노출된 제 1금속층과 그 하부의 평탄화막의 상부일부를 식각 하는 콘택홀 형성단계와; 상기 단차가 형성된 포토레지스트 패턴 중, 그 상부가 다른 영역보다 낮은 영역을 현상하여 그 하부의 제 1금속층을 노출시키고, 그 노출된 제 1금속층의 일부를 식각 하는 상부 금속배선 패턴 형성단계와; 상기 포토레지스트 패턴 및 상기 콘택홀 형성단계에서 잔존하는 평탄화막을 제거하여 그 하부의 하부 금속배선을 노출시키는 하부 금속배선 노출단계와; 상기 노출된 하부 금속배선과 상기 잔존하는 제 1금속층의 상부전면만 금속을 선택적으로 증착하여 상기 제 1금속층과 하부 금속배선을 선택적으로 연결하는 제 2금속층을 형성하는 상부 금속배선 형성단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1항에 있어서, 상기 콘택홀 형성단계는 평탄화막의 상부일부를 식각 하여 그 하부에 200 내지 300
Å - 제 1항에 있어서, 상기 선택적 현상단계에서 도포한 포토레지스트를 노광할 때 사용하는 마스크는 할프 톤 마스크(HALF TONE MASK)인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1항에 있어서, 상기 상부 금속배선 패턴 형성단계에서 상부가 낮은 영역의 포토레지스트는 산소와 질소 가스를 이용하는 건식식각법으로 식각되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019980019456A KR100261578B1 (ko) | 1998-05-28 | 1998-05-28 | 반도체 소자의 금속배선 형성방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publications (2)
Publication Number | Publication Date |
---|---|
KR19990086467A KR19990086467A (ko) | 1999-12-15 |
KR100261578B1 true KR100261578B1 (ko) | 2000-08-01 |
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ID=19537840
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019980019456A KR100261578B1 (ko) | 1998-05-28 | 1998-05-28 | 반도체 소자의 금속배선 형성방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100261578B1 (ko) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN115101473B (zh) * | 2022-08-29 | 2024-01-26 | 成都探芯科技有限公司 | 铝通孔芯片的去层方法 |
-
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- 1998-05-28 KR KR1019980019456A patent/KR100261578B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR19990086467A (ko) | 1999-12-15 |
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