KR20010049762A - 다층 기판 - Google Patents

다층 기판 Download PDF

Info

Publication number
KR20010049762A
KR20010049762A KR1020000039814A KR20000039814A KR20010049762A KR 20010049762 A KR20010049762 A KR 20010049762A KR 1020000039814 A KR1020000039814 A KR 1020000039814A KR 20000039814 A KR20000039814 A KR 20000039814A KR 20010049762 A KR20010049762 A KR 20010049762A
Authority
KR
South Korea
Prior art keywords
single layer
layer substrate
substrate
film
wiring film
Prior art date
Application number
KR1020000039814A
Other languages
English (en)
Other versions
KR100773287B1 (ko
Inventor
구리따히데유끼
나까무라마사유끼
Original Assignee
구리다 히데유키
소니 케미카루 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 구리다 히데유키, 소니 케미카루 가부시키가이샤 filed Critical 구리다 히데유키
Publication of KR20010049762A publication Critical patent/KR20010049762A/ko
Application granted granted Critical
Publication of KR100773287B1 publication Critical patent/KR100773287B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4697—Manufacturing multilayer circuits having cavities, e.g. for mounting components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/186—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4614—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
    • H05K3/4617—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination characterized by laminating only or mainly similar single-sided circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4635—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating flexible circuit boards using additional insulating adhesive materials between the boards
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2401—Structure
    • H01L2224/2402—Laminated, e.g. MCM-L type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/76—Apparatus for connecting with build-up interconnects
    • H01L2224/7665—Means for transporting the components to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/183—Components mounted in and supported by recessed areas of the printed circuit board
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0137—Materials
    • H05K2201/0154—Polyimide
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0355—Metal foils
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09563—Metal filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0017—Etching of the substrate by chemical or physical means
    • H05K3/002—Etching of the substrate by chemical or physical means by liquid chemical etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

본 발명은 반도체 디바이스를 탑재해도 두께가 증가되지 않는 모듈을 제공한다.
본 발명에 의하면, 용기측의 적층 기판 (10a) 의 수용부 (57) 내에 반도체 디바이스 (47) 를 수용하고, 이 반도체 디바이스 (47) 의 본딩 패드 (42) 를 수용부 (57) 의 저면에 노출된 범프 (16a) 와 접하도록 하고, 가열ㆍ가압하여 수용부 (57) 상의 접착층을 용융시켜, 반도체 디바이스 (47) 를 용기측의 적층 기판 (10a) 에 부착한 후, 덮개 측의 적층 기판 (6b) 을 용기측의 적층 기판 (10a) 에 전기적ㆍ기계적으로 접속한다. 이에 따라, 다층 기판 (10) 중에 반도체 디바이스 (47) 가 매립된 모듈 (47) 이 얻어진다. 반도체 디바이스 (47) 의 회로형성면 (49) 근방에 대면적의 쉴드부 (28) 를 배치하고, 접지전위에 접속하면, 반도체 디바이스 (47) 에 노이즈가 침입하지 않게 된다.

Description

다층 기판{MULTI-LAYER SUBSTRATE}
본 발명은 다층 기판의 기술분야에 관한 것으로, 특히 집적회로 등의 반도체 디바이스를 탑재하기에 적합한 다층 기판의 기술분야에 관한 것이다.
종래부터, 집적회로 등의 반도체 디바이스를 탑재하는 기판으로서, 배선의 자유도가 높은 다층 기판이 사용되고 있다. 도 9a 의 도면부호 106 은 다층 기판이며, 복수의 단층 기판 (101) 이 적층된 구성으로 되어있다.
각각의 단층 기판 (101) 은 폴리이미드필름으로 이루어진 베이스필름 (122), 이 베이스필름 (122) 상에 배치된 배선막 (115), 및 배선막 (115) 과 베이스필름 (122) 상에 배치된 접착필름 (121) 을 갖는다.
배선막 (115) 상에는 도전성의 범프 (116) 가 형성되어 있고, 배선막 (115) 의 선단(先端)은 접착필름 (121) 상으로부터 돌출되어 있다. 베이스필름 (122) 은 패터닝되어 있으며, 배선막 (115) 이면의 소정 위치는 부분적으로 노출되어 있다.
복수의 단층 기판 (101) 을 적층하는 경우, 일 단층 기판 (101) 의 범프 (116) 를 적층시키는 단층 기판 (101) 의 배선막 (115) 의 이면을 향하게 하고, 범프 (116) 의 선단을 배선막 (115) 의 이면과 접하도록 하여, 접착층 (121) 에 의해 서로 접착시킴으로써, 원하는 막수의 다층 기판 (106) 을 얻는다.
이 다층 기판 (106) 의 표면은 보호막 (120) 으로 덮여 있으며, 그의 표면 상에는 도면부호 116a 로 나타낸 범프가 돌출되어 있다.
도면부호 133 은 반도체 디바이스이며, 내부에 다수의 회로가 형성되어 있다. 회로는 반도체 디바이스 (133) 상에 형성된 본딩 패드 (134) 에 접속되어 있으며, 본딩 패드 (134) 를 다층 기판 (106) 표면을 향하게 하고, 도 9b 에 나타낸 바와 같이, 본딩 패드 (134) 를 범프 (116a) 에 접하도록 하여 열압착하면, 범프 (116a) 표면의 납땜피막이 용융하여, 본딩 패드 (134) 및 범프 (116a) 를 통해 반도체 디바이스 (133) 의 내부회로가 다층 기판 (106) 내의 배선막 (115) 에 접속된다.
상기와 같은 다층 기판 (106) 에 칩 상태의 반도체 디바이스 (133) 를 탑재하는 경우, 반도체 디바이스 (133) 의 패키지가 필요 없기 때문에, 전자기기의 소형화에 크게 기여할 수 있다.
그러나, 상술한 바와 같은 종래의 다층 기판 (106) 상에 반도체 디바이스 (133) 를 탑재하게 되면, 반도체 디바이스 (133) 의 두께만큼 다층 기판 (106) 의 전체 두께가 증가하게 된다.
또한, 종래의 다층 기판 (106) 에서는 반도체 디바이스 (133) 를 보호해야 하기 때문에, 도 9c 에 도시된 바와 같이, 반도체 디바이스 (133) 를 수지 (135) 로 덮는 경우, 수지 (135) 의 두께만큼 전체 두께가 더 증가하게 되는 문제가 있다.
최근, 휴대 전화나 노트북 컴퓨터 등에서는 더욱더 소형화 및 박형화가 요구되기 때문에, 반도체 디바이스를 탑재한 경우에도 두께가 얇은 다층 기판이 요구되고 있다.
따라서, 본 발명은 종래기술의 문제점을 해결하기 위한 것으로, 반도체 디바이스를 탑재해도 두께가 증가되지 않는 다층 기판을 제공하는데 그 목적이 있다.
도 1a 내지 도 1m 은 본 발명에 사용되는 단층 기판의 제조공정도이며, 도 1n 은 제 1 단층 기판을 나타내는 도면.
도 2a 내지 도 2c는 제 2, 제 3, 및 제 4 단층 기판을 각각 나타내는 도면.
도 3a 는 본 발명의 다층 기판의 일례의 범프부분의 확대도이고, 도 3b 는 수용부의 단면도이며, 도 3c 는 수용부의 개략적인 사시도.
도 4a 내지 도 4d 는 본 발명의 일 실시예에 따른 제조공정도.
도 5 는 상기 본 발명의 일 실시예에 따른 모듈의 단면도.
도 6a 내지 도 6d 는 본 발명의 다른 실시예에 따른 모듈을 나타내는 도면.
도 7 은 쉴드부를 갖는 본 발명에 따른 모듈의 예를 나타내는 도면.
도 8 은 쉴드부를 나타내는 도면.
도 9a 내지 도 9c 는 종래기술에 따른 모듈의 제조공정도.
※ 도면의 주요부분에 대한 부호의 설명
1 : 제 1 단층 기판 2, 5 : 제 2 단층 기판
3, 3' : 제 3 단층 기판 4 : 제 4 단층 기판
6 ∼ 10 : 다층 기판 15 : 배선막
16 : 범프 25 : 수지필름
27, 56 : 공동(空洞) 28 : 쉴드부
35a : 관통홀 41, 47 : 반도체 디바이스
49 : 회로형성면 62 ∼ 65 : 모듈
상기 목적을 달성하기 위하여, 본 발명에 따른 다층 기판은 적어도 복수장의 제 1 단층 기판을 갖는다.
본 발명에 사용되는 제 1 단층 기판은 제 1 수지필름; 이 제 1 수지필름 상에 배치된 제 1 배선막; 및 표면으로부터 이면까지 관통하는 관통홀을 갖는다.
그리고, 본 발명의 다층 기판은 적어도 2 장의 상기 제 1 단층 기판이 서로 전기적으로 접속되어 있고, 또한 관통홀이 연통하여 배치되며, 수용부가 형성되어 있다.
일반적으로, 반도체 칩의 면적은 1 ㎟ 이상이기 때문에, 각각의 관통홀의 면적도 1 ㎟ 이상 필요하며, 각각의 관통홀을 적층하여 구성한 수용부의 개구면적도 1 ㎟ 이상이 되도록 구성되어 있다. 수용부의 깊이는 적층하는 제 1 단층 기판의 장수에 따라 결정된다.
또한, 본 발명에서는 제 1 배선막에 접속된 제 1 범프 및 제 1 수지필름에 형성되고, 저면에 제 1 배선막이 위치하는 제 1 접속홀이 제 1 단층 기판에 형성되어 있다.
그리고, 인접하는 2 장의 제 1 단층 기판 중, 일측의 제 1 단층 기판의 제 1 범프가 다른 측의 제 1 접속홀의 저면 위치의 제 1 배선막에 접속되어 있다.
따라서, 본 발명의 다층 기판은 적층된 제 1 단층 기판 중의 제 1 배선막의 원하는 것끼리 서로 전기적으로 접속되어 있다.
또한, 본 발명의 다층 기판에는, 제 1 배선막상에 배치되고, 가열되면 접착성을 발현하는 제 1 접착층이 제 1 단층 기판에 형성되어 있으며, 제 1 범프의 선단은 제 1 접착층 표면으로부터 돌출되어 있다.
이 경우, 제 1 단층 기판의 복수장이 가열하면서 밀착됨으로써, 제 1 접착층의 접착력이 발현되어 제 1 단층 기판끼리 서로 부착된다.
또한, 본 발명의 다층 기판은 제 2 단층 기판을 갖는다.
이 제 2 단층 기판은 제 2 수지필름 및 이 제 2 수지필름 상에 배치된 제 2 배선막을 가지며, 적어도 수용부가 형성된 위치에는 관통홀을 갖지 않는다.
그리고, 제 2 단층 기판은 적층된 제 1 단층 기판에 대하여 추가로 적층되어 있으며, 수용부의 저면에 제 2 단층 기판이 위치되어 있다.
또한, 본 발명의 다층 기판은 제 2 단층 기판의 제 2 배선막, 및 제 2 단층 기판에 인접하는 제 1 단층 기판의 제 1 배선막의 적어도 일부가 서로 전기적으로 접속되어 있다.
또한, 본 발명의 다층 기판의 제 2 단층 기판은 제 2 배선막에 접속된 제 2 범프를 가지며, 제 2 범프는 제 2 단층 기판에 인접하는 제 1 단층 기판의 제 1 접속홀의 저부에 위치하는 제 1 배선막에 접속되어 있다.
또한, 본 발명의 다층 기판의 제 2 단층 기판은 제 2 수지필름에 형성되고, 저면에 제 2 배선막이 위치하는 제 2 접속홀을 가지며, 제 2 접속홀의 저면 위치의 제 2 배선막에는 제 2 단층 기판에 인접하는 제 1 단층 기판의 제 1 범프가 접속되어 있다.
또한, 본 발명의 다층 기판의 제 2 단층 기판은 제 2 배선막상에 배치되고, 가열시키면 접착성을 발현하는 제 2 접착층을 가지며, 제 2 범프의 선단은 제 2 접착층의 표면으로부터 돌출되고, 제 2 접착층의 접착력에 의해 제 2 단층 기판이 제 1 단층 기판에 부착되어 있다.
본 발명의 다층 기판은 제 2 범프가 수용부 저면에 배치되어 있다.
한편, 본 발명의 다층 기판은, 제 2 단층 기판의 제 2 접착층에는 저면에 배선막이 위치하는 개구에 의해 본딩 패드가 형성되며, 본딩 패드가 수용부 저면에 배치되어 있다.
이 수용부 저면에는 제 2 범프 및 본딩 패드의 어느 일측 또는 양측을 배치할 수 있다.
또한, 본 발명의 다층 기판에서는, 제 2 단층 기판의 제 2 접속홀 내에 위치하는 제 2 배선막에 제 1 단층 기판의 제 1 범프가 접속되어 있으며, 제 1 단층 기판과 제 2 단층 기판은 제 1 접착층의 접착력에 의해 서로 부착되어 있다.
또한, 본 발명의 다층 기판은 적층된 제 1 다층 기판의 관통홀에 의해 형성되는 수용부 내에 전기소자가 배치되어 있다.
본 발명의 다층 기판내의 전기소자는 수용부 저면에 배치된 제 2 범프에 전기적으로 접속되어 있다.
전기소자가 칩 상태의 반도체 디바이스인 경우에는, 반도체 디바이스의 금속배선막이 제 2 범프에 접속되어 있다.
한편, 다른 본 발명의 다층 기판에서는, 전기소자가 수용부 저면에 배치된 제 2 단층 기판의 본딩 패드에 접속되어 있다.
이 경우, 전기소자가 칩 상태의 반도체 디바이스인 경우에는 반도체 디바이스의 범프가 본딩 패드에 접속되어 있다.
또한, 본 발명의 다층 기판에서는, 수용부가 적어도 수지필름을 갖는 덮개용 단층 기판에 의해 덮여 있다.
본 발명의 다층 기판은 덮개용 단층 기판의 수지필름상에 배선막이 형성되어 있다. 덮개용 단층 기판에는 제 1 또는 제 2 단층 기판을 적층시킬 수 있다. 또한, 덮개용 단층 기판은 제 2 단층 기판을 사용할 수도 있다.
또한, 본 발명의 다층 기판은, 수용부를 적층방향으로 연장한 위치에 반도체 디바이스보다도 대면적의 배선막이 배치되어 있다. 이 대면적의 배선막은 접지전위에 접속하여 쉴드막으로서 사용할 수 있다.
본 발명은 상기와 같이 구성되어 있으며, 단층 기판이 적층되어 구성된 다층 기판 및 이 다층 기판중의 공동에 의해 만들어지는 수용부내에 반도체 집적회로 등의 전기소자를 수용할 수 있는 다층 기판이다.
본 발명의 다층 기판은 복수의 단층 기판이 적층되어 구성되어 있다. 예컨대, 각 단층 기판 상에 접착층을 형성하고, 접착층을 수지필름에 접착시키면, 각 단층 기판이 접속되어 다층 기판을 구성할 수 있다.
본 발명의 제 1 및 제 2 단층 기판의 제 1 및 제 2 배선막은 구리박이나 알루미늄박 등이 패터닝되며, 제 1, 제 2 수지필름 상부를 둘러싸고 있다.
이와 같은 제 1 및 제 2 배선막 상에는 제 1 및 제 2 범프를 형성할 수 있다. 그리고, 제 1 및 제 2 수지필름에 개구를 형성하고, 그의 저면에 제 1 및 제 2 배선막을 노출시켜 접속부로 하면, 제 1 단층 기판, 또는 제 2 단층 기판을 적층시킬 때, 인접하는 단층 기판 중, 일측의 단층 기판의 범프를 다른 측의 단층 기판의 접속부와 일치시키고, 범프 선단을 접속부 저면의 배선막에 접속하면, 각 단층 기판의 배선막이 범프에 의해 전기적으로 접속된다.
그리고, 범프 표면에 납땜피막을 형성해 두고, 범프를 배선막에 접하도록 하면서 납땜피막을 용융시키고 고화시키면, 납땜에 의해 범프가 배선막에 기계적, 전기적으로 접속되므로, 적층된 배선막끼리의 접속이 확실하게 된다.
그리고, 본 발명의 제 1 단층 기판은 관통홀을 가지며, 복수의 제 1 단층 기판의 관통홀을 연통시키고 적층시키면, 연속해 있는 관통홀에 의해 수용부가 형성된다. 이 제 1 단층 기판을 적층시킨 다층 기판에 추가로 제 2 단층 기판을 적층시키면, 수용부 저면에 제 2 단층 기판이 위치하게 된다.
제 2 단층 기판의 수용부 저면의 부분에 제 2 범프를 노출시켜 두면, 반도체 집적회로 등의 전기소자를 다층 기판의 수용부내에 수용할 때, 전기소자로부터 도출되어 리드나 전기소자 표면에 형성된 금속배선막을 범프에 접속할 수 있다.
범프와 금속배선 사이에 이방성 도전필름을 배치하고, 이방성 도전필름의 접착력과 전기적 접속성에 의해 범프와 금속배선이나 리드를 접속해도 되고, 범프 표면의 납땜에 의해 전기소자의 금속배선이나 리드와 접속해도 된다.
또한, 수용부 저면에 제 2 단층 기판의 제 2 배선막을 부분적으로 노출시켜 두고, 전기소자에 형성된 리드나 범프를 접하도록 하여 접속하도록 할 수 있다. 이 경우, 미리 전기소자의 리드나 범프의 표면에 납땜피막을 형성하고, 납땜에 의해 제 2 배선막과 접속해도 되고 이방성 도전필름을 사용해도 된다.
또한, 전기소자는 수용부내에 수용하고, 수용부 저면의 제 2 단층 기판의 제 2 배선막과 전기적으로 접속시킨 후, 단층 기판이나 단층 기판을 적층시킨 다층 기판에 의해 덮어도 된다. 덮은 후의 다층 기판의 표면은 평탄해진다.
처음에 전기소자를 수용하는 수용부의 깊이를 전기소자의 두께보다도 얕게 해 두고, 덮개측의 단층 기판에도 제 1 단층 기판에 의해 수용부를 형성하고, 전기소자의 상부를 덮개측의 수용부내에 수용시켜도 된다. 2 개의 수용부를 구성하는 제 1 단층 기판의 제 1 배선막은 서로 전기적으로 접속시킬 수 있다.
다층 기판중에 전기소자보다도 면적이 큰 배선막을 형성하고, 그 배선막을 쉴드부로서 접지전위에 접속해 두면, 다층 기판의 수용부내에 수납된 전기소자에 노이즈가 침입하지 않게 된다. 전기소자의 표면과 이면의 양측에 쉴드부를 배치할 수 있다. 전기소자가 반도체 집적회로의 경우, 반도체 집적회로 중에서 미소 전기소자가 형성된 면과 반대측의 면의 반도체 기판은 접지되어 있기 때문에, 미소 전기소자가 형성된 면측에만 쉴드부를 형성할 수 있다.
(실시예)
도 1a ∼ 1m 은 본 발명에 따른 다층 기판에 사용되는 단층 기판의 제조공정을 나타낸다.
도 1a ∼ 1f 를 참조하면, 먼저 금속박(金屬箔) (11) (여기에서는 두께 18 ㎛ 의 압연 구리박을 사용함) 을 준비하고 (도 1a), 금속박 (11) 의 이면에 보호필름 (12) 을 부착하고, 표면에 자외선 노광 가능한 마스크 필름 (아사히가세이 (주) 제조 드라이필름 : SPG-152) (13) 을 부착한다 (도 1B).
다음으로, 소정 패턴이 형성된 유리 마스크를 사용하여, 마스크 필름 (13) 을 노광 (노광광 강도 100 mJ) 하고, 약액으로 현상하여, 소정 위치에 개구부 (14) 를 형성한다 (도 1c). 이때, 개구부 (14) 의 형성 정밀도는 마스크의 패턴 직경이 30 ㎛ ∼ 50 ㎛ 인 원에 대하여 개구부의 직경은 ±2.5 ㎛ 정도이다.
이 상태에서 전체를 구리도금용 전해액에 침지하고 전류를 흘리면, 개구부 (14) 저면의 노출된 금속박 (11) 표면에서 구리가 성장하여 도전성의 범프 (16) 가 형성된다 (도 1d).
다음으로, 알칼리를 사용하여 마스크필름 (13) 과 보호필름 (12) 을 제거한다 (도 1e). 이 상태에서는 금속박 (11) 표면에 버섯형상의 도전성 범프 (16) 가 직립하고 있다.
이 금속박 (11) 의 이면 (범프 (16) 와는 반대측의 면) 에는 캐리어필름 (17) 을 부착하고, 금속박 (11) 의 표면에는 폴리이미드 전구체로 이루어지는 수지원료를 도포ㆍ건조하여 폴리이미드 전구체로 이루어지는 전구체 피막 (18) 을 형성한다 (도 1f). 이 상태에서는 전구체 피막 (18) 이 범프 (16) 상부와 그 근방에서 부풀어 올라 있지만, 범프 (16) 로부터 떨어진 위치에서는 평탄하게 되어 있다. 전구체 피막 (18) 의 평탄부의 두께는 범프 (16) 의 높이보다 얇도록 형성한다. 도 1f 의 도면부호 19 는 전구체 피막 (18) 이 형성된 상태의 필름을 나타내고 있다.
다음으로, 도 1g 내지 도 1j 를 참조하면, 이 필름 (19) 을 롤러 (311, 312) 로 압연하여 (도 1g), 범프 (16) 상부의 전구체 피막 (18) 을 얇게 한다. 이어서, 전구체 피막 (18) 상에 알칼리 용액을 스프레이 분무하고 표면을 에칭하여, 범프 (16) 의 선단부를 전구체 피막 (18) 의 표면 상부로 노출시킨다 (도 1h).
다음으로, 이면의 캐리어필름 (17) 을 박리한 후, 가열 (280 ℃ 10 분) 하여 전구체 피막 (18) 을 필름화하고, 금속박 (11) 의 표면에 폴리이미드 수지로 이루어지는 접착층 (21) 을 형성한다 (도 1i). 이 접착층 (21) 은 열가소성을 가지며, 상온에서는 접착력이 없거나, 무시할 수 있는 정도로 작지만, 가열되면 접착력을 발현하는 성질을 갖는다.
다음으로, 구리박 (11) 의 이면에 레지스트필름을 형성하고 패터닝한다. 도 1j 의 도면부호 22 는 패터닝한 레지스트필름을 나타내고 있다. 이 레지스트필름 (22) 의 개구부 (32) 의 저면에는 금속박 (11) 이 노출되어 있고, 그 상태에서 에칭을 수행하면, 레지스트필름 (22) 의 패턴이 금속박 (11) 에 전사되어 배선막이 형성된다.
도 1k 는 레지스트필름 (22) 을 제거한 상태이며, 도면부호 15 는 패터닝된 배선막을 나타낸다. 배선막 (15) 중, 범프 (16) 가 형성된 부분은 약간 폭넓게 패터닝한다. 이 때, 금속박 (11) 의 패터닝에 의해 배선막 (15) 과 함께 이후 설명할 쉴드부가 형성된다.
도 1k 의 도면부호 33 은 금속박 (11) 이 제거된 영역 중, 이후 설명할 관통홀이 형성되는 부분을 나타낸다.
이어서, 배선막 (11) 의 이면측 (범프 (16) 가 형성되어 있지 않은 면) 에 폴리이미드 전구체를 도포하여 전구체 피막 (23) 을 형성한다 (도 1l). 전구체 피막 (23) 은 배선막 (15) 이 존재하고 있는 부분에서는 배선막 (15) 과 접하고, 배선막이 존재하지 않는 부분에서는 접착층 (21) 과 접한다.
다음으로, 전구체 피막 (23) 표면에 레지스트막을 형성하여 패터닝한다. 도 1m 의 도면부호 24 는 패터닝된 레지스트막 (24) 을 나타내며, 이 레지스트막 (24) 에는 개구부 (34) 가 형성되어 있다. 이 개구부 (34) 는 전구체 피막 (23) 이 접착층 (21) 에 밀착하고 있는 부분에 형성된 개구부 (34a), 및 전구체 피막 (23) 이 배선막 (15) 과 접하고 있는 부분에 형성된 개구부 (34b) 로 이루어진다.
이 레지스트막 (24) 을 마스크로 하여, 개구부 (34a, 34b) 의 저면에 노출된전구체 피막 (23) 을 제거하여 패터닝한다. 이 때, 전구체 피막 (23) 이 접착층 (21) 에 접하고 있는 부분에서는 전구체 피막 (23) 과 함께 접착층 (21) 도 제거된다.
레지스트막 (24) 을 제거한 후, 열처리하여 전구체 피막 (23) 을 경화시켜, 도 1n 의 도면부호 1 에 나타낸 바와 같은 제 1 단층 기판을 얻는다. 도면부호 25 는 패터닝된 전구체 피막 (23) 이 경화하여 폴리이미드막으로 된 수지필름을 나타낸다. 수지필름 (25), 배선막 (15), 및 접착층 (21) 이 가요성을 갖기 때문에, 제 1 단층 기판 (1) 도 가요성을 가지므로 굽히는 것이 가능하다.
수지필름 (25) 및 접착층 (21) 에는 부분적으로 개구부 (35) 가 형성되어 있다. 이 개구부 (35) 중, 배선막 (15) 이 형성되어 있지 않고 접착층 (21) 및 수지필름 (25) 이 양측 모두 제거된 부분에는, 제 1 단층 기판 (1) 의 표면으로부터 이면까지 관통하는 관통홀 (35a) 이 형성되어 있다. 배선막 (15) 이 존재하는 부분에는 배선막 (15) 및 접착층 (21) 이 남으므로, 수지필름 (25) 만이 제거되어 개구가 접속홀 (35b) 로서 형성된다. 이 접속홀 (35b) 은 관통되어 있지 않으며, 그의 저면에는 배선막 (15) 이 노출된다.
관통홀 (35a) 은 복수층의 제 1 단층 기판 (1) 이 적층되었을 때, 각 관통홀 (35a) 에 의해 이후 설명할 수용부가 형성되는 부분이며, 적층되는 각 제 1 단층 기판 (1) 의 관통홀 (35a) 의 크기는 탑재하는 칩 형상의 반도체 디바이스와 동일한 정도의 크기로 되어 있다. 예컨대, 관통홀 (35a) 의 한 변의 크기는 1 ㎜ 이상, 수십 ㎜ 정도 이하이다. 이 관통홀 (35a) 내에는 배선막 (15) 의 단부가 노출하지 않도록 되어 있으며, 관통홀 (35a) 에 의해 구성되는 수용부 내에 칩 형상의 반도체 디바이스를 수용하는 경우, 반도체 디바이스의 측면이 배선막 (15) 에 접촉하지 않도록 되어 있다.
한편, 접속홀 (35b) 의 크기는 범프 (16) 의 크기와 동일한 정도 (50 ∼ 500 ㎛ 정도) 로 되며, 접속홀 (35b) 의 저면에 노출된 배선막 (15) 표면에 범프 (16) 의 선단이 맞닿을 수 있도록 되어 있다.
도 2a 의 도면부호 2 는 관통홀 (34a) 을 갖지 않는 제 2 단층 기판이다. 이 제 2 단층 기판 (2) 은 접착층 (21) 및 전구체 피막 (23) 이 밀착한 부분에 레지스트막 (24) 의 개구부 (34a) 가 형성되지 않는 것을 제외하고, 제 1 단층 기판 (1) 과 동일한 공정에 의해 형성된다. 따라서, 제 2 단층 기판 (2) 도 제 1 단층 기판 (1) 과 동일하게 가요성을 갖는다.
이 제 2 단층 기판 (2) 은 적층된 제 1 단층 기판 (1) 의 하부에 배치되며, 수용부의 저면이나 수용부의 덮개를 구성한다.
도 2b 의 도면부호 3 은 단층 기판을 적층시켜 다층 기판을 형성할 때, 이 다층 기판의 최상부에 배치되는 제 3 단층 기판을 나타낸다. 이 제 3 단층 기판 (3) 의 배선막 (15) 도 패터닝된 구리박으로 구성되어 있다. 제 3 단층 기판 (3) 의 배선막 (15) 표면에는 제 1 단층 기판 (1) 의 수지필름 (25) 과 동일한 재질로 이루어진 보호막 (21) 이 형성되어 있다. 제 3 단층 기판 (3) 은 범프 (16) 를 갖는 경우와 갖지 않는 경우가 있다. 또한, 관통홀 (35a) 이 형성되어 있는 경우와 형성되어 있지 않은 경우가 있다.
도 2c 의 도면부호 4 는 다층 기판의 저부에 배치되는 제 4 단층 기판을 나타낸다. 이 제 4 단층 기판 (4) 은 제 2 단층 기판 (2) 과 구조가 동일하며, 배선막이나 수지필름은 동일한 재료가 사용된다. 따라서, 제 4 단층 기판 (4) 도 가요성을 갖는다. 또한, 제 4 단층 기판 (4) 은 접속홀 (35b) 을 갖고 있어도 되고, 갖고 있지 않아도 된다.
이상의 제 1 내지 제 4 단층 기판 (1 ∼ 4) 을 적층시켜 본 발명의 다층 기판을 구성하는 경우, 서로 적층시키는 단층 기판에서, 접속홀 (35b) 및 범프 (16) 의 위치는 일 측의 단층 기판의 접속홀 (35b) 에 다른 측의 단층 기판의 범프 (16) 가 맞닿도록 배치한다. 접속홀 (35b) 의 저면에 노출된 배선막 (15) 에 범프 (16) 를 접하도록 하고, 가열하면서 압착하면, 접착층 (21) 이 연화되어, 접착력이 발현함으로써 기판이 서로 접착된다.
범프 (16) 표면에 납땜피막이 형성되어 있는 경우에는, 납땜이 용융하여 배선막 (15) 과 범프 (16) 가 전기적, 기계적으로 접속된다. 이 경우, 납땜피막 표면에는 금피막을 형성해 두어도 된다. 또한, 납땜피막을 형성해 두지 않아도 전기적으로 접속된다.
도 3a 는 복수의 단층 기판을 적층시킨 경우의 범프 (16) 와 배선막 (15) 의 접속부분의 확대도를 나타낸다.
도 3b 의 도면부호 6a 는 1 장의 제 4 단층 기판 (4), 2 장의 제 2 단층 기판 (21, 22), 및 3 장의 제 1 단층 기판 (11∼ 13) 이 순차적으로 적층된 다층 기판의 단면도이다. 제 1 단층 기판 (11∼ 13) 에는 동일한 위치에 동일한 크기로 관통홀 (35a1∼ 35a3) 이 형성되어 있다.
최하층의 제 1 단층 기판 (11) 에는 제 2 단층 기판 (22) 이 접속되어 있으므로, 수용부 (26) 의 저면에는 그 제 2 단층 기판 (22) 이 위치하고 있다. 따라서, 제 1 단층 기판 (11∼ 13) 의 관통홀 (35a1∼ 35a3) 과, 그 저면에 배치된 제 2 다층 기판 (21) 에 의해 바닥이 있는 수용부 (26) 가 형성되어 있다.
도 3b 의 도면부호 16a 는 제 2 단층 기판 (22) 에 형성된 범프 (16) 중, 수용부 (26) 저면에 노출된 범프를 나타낸다.
또한, 도 3b 의 도면부호 16b 는 다층 기판 (6a) 의 표면에 위치하는 제 1 단층 기판 (13) 의 범프를 나타내며, 도면부호 16c 는 다층 기판 (6a) 의 내부에 위치하고, 배선막 (15) 에 접속되어 있는 범프를 나타낸다.
다층 기판 (6a) 의 수용부 (26) 가 형성된 부분의 모식적인 사시도를 도 3c 에 나타낸다. 수용부 (26) 의 저면에는 제 2 단층 기판 (22) 의 범프 (16a) 가 노출되어 있는데, 사시도에서는 이를 생략한다.
다음으로, 적층기판 (6a) 에 전기소자를 탑재하는 공정을 설명한다.
도 4a 의 도면부호 41 은 반도체 집적회로 등의 반도체 디바이스이며, 탑재가능한 전기소자의 일 예이다. 이 반도체 디바이스의 일 면에는 미소 전기소자가 형성되고 전기회로가 형성되어 있다. 이 전기회로가 형성된 면에는 금속박막으로 이루어지는 본딩 패드 (42) 가 형성되어 있다.
다층 기판 (6a) 에 반도체 디바이스 (41) 를 탑재하는 경우에는, 본딩 패드 (42) 를 수용부 (26) 의 저면측을 향하게 하여 수용부 (26) 내에 삽입한다.
수용부 (26) 내의 범프 (16a) 는 본딩 패드 (42) 에 대응하는 위치에 배치되어 있고, 위치를 맞추면 각 본딩 패드 (42) 는 범프 (16a) 상에 놓이도록 되어 있다.
본딩 패드 (42) 를 범프 (16a) 상에 놓은 상태에서 반도체 디바이스 (41) 를 다층 기판 (6a) 에 가열하면서 가압하면, 수용부 (26) 저면 상의 접착층 (21) 표면에 반도체 디바이스 (41) 의 표면이 접하게 되어, 연화된 접착층 (21) 에 의해 반도체 디바이스 (41) 가 다층 기판 (6a) 에 접착된다 (도 4B).
상기와 같은 수용부 (26) 를 갖는 다층 기판 (6a) 과는 별도로, 도 4c 의 도면부호 6b 로 나타낸 다층 기판을 준비해 둔다.
다층 기판 (6b) 은 여기에서는 2 장의 제 2 단층 기판 (23, 24) 및 제 3 단층 기판 (3) 이 이 순서로 적층되어 구성되어 있다. 이 다층 기판 (6b) 을 덮개로 하고, 수용부 (26) 가 형성되어 있는 다층 기판 (6a) 을 용기로 하여, 반도체 디바이스 (41) 를 수용부 (26) 내에 수용한 후, 용기측의 다층 기판 (6a) 상부를 덮개측의 다층 기판 (6b) 으로 덮는다.
덮개측의 다층 기판 (6b) 의 저면에는 제 2 단층 기판 (23) 의 접속홀 (35b) 이 배치되어 있으며, 이 접속홀 (35b) 과, 용기측의 다층 기판 (6a) 상에 노출된 범프 (16b) 는 서로 대응하는 위치에 배치되어 있다.
따라서, 덮개측의 다층 기판 (6b) 과 용기측의 다층 기판 (6a) 을 정렬하여 덮은 경우, 덮개측의 다층 기판 (6b) 의 접속홀 (35) 저면에 노출된 배선막 (15) 의 표면과 용기측의 다층 기판 (6a) 의 범프 (16b) 가 맞닿는다.
이 상태에서 가열ㆍ가압하면, 접착층 (21) 에 의해 용기측의 다층 기판 (6a) 과 덮개측의 다층 기판 (6b) 이 접착됨과 동시에, 덮개측의 다층 기판 (6b) 내의 배선막 (15) 과, 수용부 (26) 측의 단층 기판 (6a) 내의 배선막 (15) 이 범프 (16b) 에 의해 서로 전기적으로 접속되어 일체가 된 다층 기판 (6) 이 형성된다. 이 다층 기판 (6) 의 내부에는 반도체 디바이스 (41) 를 수용하고 있고, 밀폐된 공동에 의해 수용부 (27) 가 형성되어 있다.
이와 같이, 반도체 디바이스 (41) 가 수용된 상태에서 일체가 되어 하나의 다층 기판 (6) 이 형성되면, 다층 기판 (6) 과, 밀폐된 수용부 (27) 내에 매립된 반도체 디바이스 (41) 로 칩 탑재 상태의 다층 기판 (62) 이 구성된다 (도 4D).
반도체 디바이스 (41) 내의 회로는 본딩 패드 (42) 와 범프 (16) 를 통해 다층 기판 (6) 을 구성하는 각 단층 기판 (1 ∼ 4) 의 배선막 (15) 과 각각 접속되어 있다.
이 칩 탑재 상태의 다층 기판 (62) 의 단부에는 도 5 에 나타낸 바와 같이, 표면에 노출된 범프 (36) 나, 저면에 형성된 접속홀 (37) 에 의해 다층 기판 (6) 내부의 배선막 (15) 을 다른 회로기판 등에 전기적으로 접속할 수 있도록 구성되어 있다. 따라서, 다층 기판 (62) 내의 반도체 디바이스 (41) 는 범프 (36) 나 접속홀 (37) 에 의해 다른 회로기판 등에 전기적으로 접속되도록 되어 있다.
또한, 단부 저면에 비교적 대면적의 배선막 (15) 을 노출시켜 접속단자 (38) 를 형성해 두고, 이 접속단자로 다른 회로기판 등에 접속해도 된다.
이와 같이, 다층 기판 (62) 에서는 다층 기판 (6) 내에 반도체 디바이스 (41) 가 매립되어 있으므로, 반도체 디바이스 (41) 의 두께만큼 전체두께가 증가되는 일은 없다.
또한, 다층 기판 (62) 을 구성하는 제 1 내지 제 4 단층 기판 (1 ∼ 4) 은 가요성을 가지므로, 이 다층 기판 (62) 은 반도체 디바이스 (41) 가 탑재된 부분을 제외하고 가요성을 갖는다.
그리고, 이 실시예에서는 다층 기판 (6) 내에 반도체 디바이스 (41) 를 1 개만 매립하여 다층 기판을 구성하였지만, 복수개를 매립하여 다층 기판을 구성할 수도 있다. 이 경우, 매립된 각각의 반도체 디바이스 사이의 전기적 접속은 다층 기판 (6) 내부의 배선막 (15) 과 범프 (16) 로 확보할 수 있다.
다음으로, 본 발명의 다른 실시예를 설명한다. 도 6a 의 도면부호 7a 는 상술한 용기측의 다층 기판 (6a) 과 동일한 구조의 다층 기판을 나타낸다. 이 용기측의 다층 기판 (7a) 에 대하여 덮개측의 다층 기판 (7b) 은 적층된 복수의 제 1 단층 기판 (1) 상에 제 2 단층 기판 (2) 과 제 3 단층 기판 (3) 이 추가로 적층되어 구성되어 있다.
용기측의 다층 기판 (7a) 에는 적층된 제 1 적층판 (1) 의 관통홀 (35a) 에 의해 바닥이 있는 수용부 (53) 가 형성되어 있으며, 덮개측의 다층 기판 (7b) 에도 동일하게 관통홀 (35a) 에 의해 바닥이 있는 수용부 (54) 가 형성되어 있다.
상기 반도체 디바이스 (41) 를 용기측의 다층 기판 (7a) 의 수용부 (53) 내에 수용하여 다층 기판 (7a) 에 접착함과 동시에, 배선막 (15) 에 전기적으로 접속시키고, 또한 그의 상부와 덮개측의 다층 기판 (7b) 을 접착시켜, 다층 기판 (7a, 7b) 사이를 전기적ㆍ기계적으로 접속시켜 일체가 된 다층 기판 (7) 을 구성하면, 반도체 디바이스 (41) 는 2 개의 수용부 (53, 54) 로 구성되는 공동내에 수용된다.
이 다층 기판 (7) 은 도 4d 에 나타낸 다층 기판 (6) 과 동일한 구조이며, 마찬가지로 전기소자를 탑재할 수 있는 것이다.
다음으로, 도 6b 의 도면부호 43 은 표면에 범프 (44) 가 형성된 반도체 디바이스를 나타낸다. 이 반도체 디바이스 (43) 를 사용하는 경우, 용기측의 다층 기판 (8a) 의 수용부 (55) 저면에는 반도체 디바이스 (43) 에 형성된 범프 (44) 가 맞닿도록 배선막 (15) 표면을 부분적으로 노출시켜 둔다.
이 다층 기판 (8a) 과, 도 4c 나 도 6a 에 나타낸 덮개측의 다층 기판 (6b, 7b) 을 부착시키면, 일체가 된 다층 기판 (8) 이 얻어진다. 이 다층 기판 (8) 과, 이 다층 기판 (8) 중에 매립된 반도체 디바이스 (43) 에 의해 칩 탑재 상태의 본 발명의 다층 기판이 구성된다.
도 6c 의 도면부호 9 는 관통홀이 형성된 제 3 단층 기판 (3') 을 갖는 다층 기판이다.
이 다층 기판 (9) 은 제 4 단층 기판 (4) 과, 복수층의 제 1 단층 기판 (1) 과, 제 3 단층 기판 (3') 이 순차적으로 적층되어 있다. 제 3 단층 기판 (3') 의 표면에는 보호막으로 되는 수지필름이 형성되어 있다.
제 3 단층 기판 (3') 의 관통홀은 제 1 단층 기판 (1) 의 관통홀 (35a) 과 동일한 위치에 배치되어 있으며, 이들 관통홀로 구성되는 수용부 (56) 내에는 반도체 디바이스 (41) 가 전기적ㆍ기계적으로 접속된 상태로 수용되어 있다.
반도체 디바이스 (41) 의 이면은 다층 기판 (9) 표면 상에 노출되어 있다. 또한, 반도체 디바이스 (41) 의 이면과 다층 기판 (9) 의 표면은 거의 높이가 동일하여, 면이 거의 일치하게 되어 있다.
이 다층 기판 (9) 과 반도체 디바이스 (41) 로 구성된 칩 탑재 상태의 다층 기판 (63) 에서는 반도체 디바이스 (41) 의 이면이 노출되어 있으므로 방열성이 우수하다.
도 6d 의 도면부호 64 는 다층 기판 (63) 상에 보호필름 (29) 이 부착된 다층 기판이다. 이 다층 기판 (64) 은 표면이 보호필름 (29) 으로 덮여 있으므로, 내습성 등이 우수하다.
다음으로, 도 7 에 나타낸 바와 같은 다층 기판 (65) 은 용기측의 다층 기판 (10a) 이 제 4 단층 기판 (4), 이 제 4 단층 기판 (4) 상에 적층된 복수의 제 2 단층 기판 (5, 2), 그 상부에 적층된 복수의 제 1 단층 기판 (1), 및 최상층이 되는 제 3 단층 기판 (3) 으로 구성되어 있다.
반도체 디바이스 (47) 가 탑재된 제 2 단층 기판 (2) 에 인접하는 제 2 단층 기판 (5) 은, 도 8 에 나타낸 바와 같이 비교적 대면적의 배선막 (15) 으로 이루어지는 쉴드부 (28) 를 갖는다. 여기에서는 쉴드부 (28) 를 갖는 제 2 단층 기판 (5) 이 제 4 단층 기판 (4) 에 접속되어 있다.
이 다층 기판 (65) 은 용기가 되는 다층 기판 (10a) 과 덮개가 되는 다층 기판 (6b) 으로 구성되어 있다. 용기측의 다층 기판 (10a) 은 적층된 제 1 단층 기판 (1) 을 가지며, 각각의 제 1 단층 기판 (1) 의 관통홀 (35a) 에 의해 수용부 (57) 가 구성되어 있다. 그리고, 수용부 (57) 내에 반도체 디바이스 (47) 가 수용된 상태에서 덮개측의 다층 기판 (6b) 이 수용부 (57) 상에 배치되며, 수용부 (57) 는 밀폐되어 있다. 이 반도체 디바이스 (47) 는 칩 상태의 반도체 집적회로이다.
쉴드부 (28) 는 금속박 (11) 을 패터닝하여 폭이 좁은 배선막 (15) 을 형성할 때 배선막 (15) 과 동시에 형성되며, 수용부 (57) 의 저면과 면적이 거의 동일 하거나, 수용부 (57) 의 저면보다도 대면적으로 형성된다. 따라서, 쉴드부 (28) 는 반도체 디바이스 (47) 보다도 대면적으로 되어 있다. 이 쉴드부 (28) 는 수용부 (57) 의 저면을 덮도록 저면과 평행하게 배치되어 있다.
수용부 (57) 내에는 반도체 디바이스 (47) 가 수용되어 있다. 반도체 디바이스 (47) 에는, 미소 전기소자에 의해 회로가 형성된 표면 (49) 에 미소 전기소자 사이를 접속하는 금속배선막에 의해 본딩 패드 (42) 가 형성되어 있으며, 수용부 (57) 의 저면상에 위치하는 접착층에 의해 용기측의 다층 기판 (10a) 의 제 2 단층 기판 (2) 에 기계적으로 접속되어 있다. 또한, 본딩 패드 (42) 에 맞닿는 제 2 단층 기판 (2) 의 범프 (16a) 에 의해 반도체 디바이스 (47) 내의 전기회로와 배선막 (15) 이 전기적으로 접속되어 있다. 이 상태에서 덮개측의 다층 기판 (6b) 이 용기측의 다층 기판 (10a) 에 전기적ㆍ기계적으로 접속되어 있다.
따라서, 수용부 (57) 내에 반도체 디바이스 (47) 가 매립된 상태에서는, 반도체 디바이스 (47) 의 회로형성면 (49) 이 쉴드부 (28) 에 대향하고 있으며, 쉴드부 (28) 에 의해 덮여 있다.
일반적으로, 반도체 집적회로에서는 본딩 패드 (42) 가 형성된 면과는 반대의 이면측에 금속막 (48) 이 형성되어 있으며, 이 금속막 (48) 은 그라운드 전위에 접속되도록 되어 있다.
따라서, 쉴드부 (28) 가 접속된 배선막 (15) 을 그라운드 전위에 접속하면, 다층 기판 (65) 의 외부로부터 반도체 디바이스 (47) 내에 침입하고자 하는 전파 노이즈가 쉴드부 (28) 및 이면측의 금속막 (48) 에서 흡수되어, 반도체 디바이스 (47) 내에 침입하지 않게 된다.
이와 같이, 도 7 의 다층 기판 (65) 은 쉴드부 (28) 를 갖는 다층 기판 (10) 및 이 다층 기판 (10) 중에 매립된 반도체 디바이스 (47) 로 구성되어, 노이즈에 대해 강하게 된다.
이상은 범프 표면에 납땜피막을 형성하고, 납땜을 용융시켜 범프와 배선막을 접속시켰지만, 범프와 배선막을 밀착시킴으로써 전기적으로 접속시킬 수도 된다. 이 경우, 납땜이 아니라 금피막을 범프 표면에 형성해 둘 수도 있다.
금피막을 형성하는 경우, 범프와 배선막을 밀착시켜 초음파를 인가하고, 범프와 배선막을 전기적ㆍ기계적으로 접속해도 된다.
또한, 상기에서는 반도체 집적회로를 전기소자의 예로 들어 설명하였지만, 본 발명은 그것에 한정되는 것이 아니며, 디스크리트 트랜지스터나 다이오드 소자 등, 집적회로에 한정되는 것은 아니다.
또한, 본 발명에서, 수용부내에 수용할 수 있는 전기소자는 반도체 디바이스에 한정되는 것은 아니며, 콘덴서, 인덕턴스 소자, 저항소자 등의 반도체 디바이스 이외의 전기소자도 포함된다. 반도체 디바이스는 칩 상태의 것에 한정되는 것이 아니며, 수지나 세라믹의 패키지내에 수납되어 있는 것도 수용부내에 수용할 수 있다.
칩 상태의 반도체 소자를 수용부내에 수용하는 경우에는 반도체 소자의 금속배선 또는 범프와, 수용부 저면의 범프 또는 본딩 글랜드를 접속하면 된다.
패키지내에 수납된 전기소자는 패키지로부터 인출된 리드를 수용부 저면의 범프나 본딩 글랜드에 접속하면 된다.
상술한 본 발명에 의하면, 다층 기판 내에 반도체 디바이스를 매립하므로, 다층기판에 반도체 디바이스를 탑재하더라도 다층 기판의 전체두께가 증가되지 않는다. 또한, 쉴드부에 의해 노이즈가 침입하기 어렵게 된다.

Claims (25)

  1. 제 1 수지필름;
    상기 제 1 수지필름 상에 배치된 제 1 배선막; 및
    표면으로부터 이면까지 관통하는 관통홀을 갖는 복수개의 제 1 단층 기판을 포함하고,
    적어도 2 장의 상기 제 1 단층 기판이 서로 전기적으로 접속된 상기 제 1 배선막을 가지며,
    상기 관통홀은 연통하여 배치되며, 수용부가 형성된 것을 특징으로 하는 다층 기판.
  2. 제 1 항에 있어서,
    상기 수용부의 개구면적은 1 ㎟ 이상인 것을 특징으로 하는 다층 기판.
  3. 제 1 항에 있어서,
    상기 제 1 단층 기판은
    상기 제 1 배선막에 접속된 제 1 범프; 및
    상기 제 1 수지필름에 형성되고 저면에 상기 제 1 배선막이 위치하는 제 1 접속홀을 가지며,
    인접하는 2 장의 상기 제 1 단층 기판들은 일 측의 상기 제 1 단층 기판의 상기 제 1 범프와, 다른 측의 상기 제 1 단층 기판의 상기 제 1 접속홀의 저면 위치의 상기 제 1 배선막이 서로 접속된 것을 특징으로 하는 다층 기판.
  4. 제 3 항에 있어서,
    상기 제 1 단층 기판은 상기 제 1 배선막 상에 배치되고, 가열되면 접착성을 발현하는 제 1 접착층을 가지며,
    상기 제 1 범프의 선단은 상기 제 1 접착층 표면으로부터 돌출되고,
    상기 제 1 단층 기판들은 상기 제 1 접착층의 접착력에 의해 서로 부착된 것을 특징으로 하는 다층 기판.
  5. 제 1 항에 있어서,
    제 2 수지필름 및 상기 제 2 수지필름상에 배치된 제 2 배선막을 가지고,
    적어도 상기 수용부가 형성된 위치에는 관통홀을 갖지 않는 제 2 단층 기판이 적층되며, 상기 수용부의 저면에는 상기 제 2 단층 기판이 위치하는 것을 특징으로 하는 다층 기판.
  6. 제 5 항에 있어서,
    상기 제 2 단층 기판의 상기 제 2 배선막 및 상기 제 2 단층 기판에 인접하는 상기 제 1 단층 기판의 상기 제 1 배선막의 적어도 일부는 서로 전기적으로 접속된 것을 특징으로 하는 다층 기판.
  7. 제 3 항에 있어서,
    제 2 수지필름 및 상기 제 2 수지필름상에 배치된 제 2 배선막을 가지고,
    적어도 상기 수용부가 형성된 위치에는 관통홀을 갖지 않는 제 2 단층 기판이 적층되며, 상기 수용부의 저면에는 상기 제 2 단층 기판이 위치하는 것을 특징으로 하는 다층 기판.
  8. 제 7 항에 있어서,
    상기 제 2 단층 기판은 상기 제 2 배선막에 접속된 제 2 범프를 가지며,
    상기 제 2 범프는 상기 제 2 단층 기판에 인접하는 상기 제 1 단층 기판의 상기 제 1 접속홀의 저부에 위치하는 상기 제 1 배선막에 접속된 것을 특징으로 하는 다층 기판.
  9. 제 8 항에 있어서,
    상기 수용부 저면에는 상기 제 2 범프가 배치된 것을 특징으로 하는 다층 기판.
  10. 제 7 항에 있어서,
    상기 제 2 단층 기판은 상기 제 2 수지필름에 배치되고, 저면에 상기 제 2 배선막이 위치하는 제 2 접속홀을 가지며,
    상기 제 2 접속홀의 저면 위치의 상기 제 2 배선막에는 상기 제 2 단층 기판에 인접하는 상기 제 1 단층 기판의 상기 제 1 범프가 접속된 것을 특징으로 하는 다층 기판.
  11. 제 2 수지필름 및 상기 제 2 수지필름상에 배치된 제 2 배선막을 가지고, 적어도 상기 수용부가 형성된 위치에는 관통홀을 갖지 않는 제 2 단층 기판이 적층되며, 상기 수용부의 저면에는 상기 제 2 단층 기판이 위치하는 제 4 항에 기재된 다층 기판으로서,
    상기 제 2 단층 기판은 상기 제 2 배선막에 접속된 제 2 범프, 및 상기 제 2 배선막상에 배치되고 가열시키면 접착성을 발현하는 제 2 접착층을 가지며,
    상기 제 2 범프의 선단은 상기 제 2 접착층의 표면으로부터 돌출되고,
    상기 제 2 범프는 상기 제 2 단층 기판에 인접하는 상기 제 1 단층 기판의 상기 제 1 접속홀의 저부에 위치하는 상기 제 1 배선막에 접속되며,
    상기 제 1 단층 기판과 상기 제 2 단층 기판은 상기 제 2 접착층의 접착력에 의해 서로 부착된 것을 특징으로 하는 다층 기판.
  12. 제 11 항에 있어서,
    상기 수용부 저면에는 상기 제 2 범프가 배치된 것을 특징으로 하는 다층 기판.
  13. 제 11 항에 있어서,
    상기 제 2 단층 기판의 상기 제 2 접착층에는 저면에 상기 배선막이 위치하는 개구에 의해 본딩 패드가 형성되고,
    상기 본딩 패드는 상기 수용부 저면에 배치된 것을 특징으로 하는 다층 기판.
  14. 제 2 수지필름 및 상기 제 2 수지필름상에 배치된 제 2 배선막을 가지고, 적어도 상기 수용부가 형성된 위치에는 관통홀을 갖지 않는 제 2 단층 기판이 적층되며, 상기 수용부의 저면에는 상기 제 2 단층 기판이 위치하는 제 4 항에 기재된 다층 기판으로서,
    상기 제 2 단층 기판은 상기 제 2 수지필름에 형성되고, 저면에 상기 제 2 배선막이 위치하는 제 2 접속홀을 가지고,
    상기 제 2 접속홀의 저면 위치의 상기 제 2 배선막에는 상기 제 2 단층 기판에 인접하는 상기 제 1 단층 기판의 상기 제 1 범프가 접속되며,
    상기 제 1 단층 기판과, 상기 제 2 단층 기판은 상기 제 1 접착층의 접착력에 의해 서로 부착된 것을 특징으로 하는 다층 기판.
  15. 제 1 항에 있어서,
    상기 수용부내에 전기소자가 배치되며, 상기 제 1 배선막의 적어도 일부가 상기 전기소자에 전기적으로 접속된 것을 특징으로 하는 다층 기판.
  16. 제 12 항에 있어서,
    상기 수용부내에 전기소자가 배치되며, 상기 수용부 저면의 상기 제 2 범프가 상기 전기소자에 접속된 것을 특징으로 하는 다층 기판.
  17. 제 12 항에 있어서,
    상기 수용부내에 칩 상태의 반도체 디바이스가 배치되며, 상기 반도체 디바이스의 금속배선막이 상기 수용부 저면의 상기 제 2 범프에 접속된 것을 특징으로 하는 다층 기판.
  18. 제 17 항에 있어서,
    상기 수용부는 적어도 수지필름을 갖는 덮개용 단층 기판에 의해 덮인 것을 특징으로 하는 다층 기판.
  19. 제 18 항에 있어서,
    상기 덮개용 단층 기판의 상기 수지필름상에는 배선막이 형성된 것을 특징으로 하는 다층 기판.
  20. 제 18 항에 있어서,
    상기 다층 기판내의 상기 수용부를 적층방향으로 연장한 위치에는 상기 반도체 디바이스보다도 대면적의 배선막이 배치된 것을 특징으로 하는 다층 기판.
  21. 제 13 항에 있어서,
    상기 수용부내에 전기소자가 배치되며, 상기 수용부 저면의 상기 본딩 패드가 상기 전기소자에 접속된 것을 특징으로 하는 다층 기판.
  22. 제 13 항에 있어서,
    상기 수용부내에 칩 상태의 반도체 디바이스가 배치되며, 상기 반도체 디바이스의 범프가 상기 수용부 저면의 상기 본딩 패드에 접속된 것을 특징으로 하는 다층 기판.
  23. 제 22 항에 있어서,
    상기 수용부는 적어도 수지필름을 갖는 덮개용 단층 기판에 의해 덮인 것을 특징으로 하는 다층 기판.
  24. 제 23 항에 있어서,
    상기 덮개용 단층 기판의 상기 수지필름상에는 배선막이 형성된 것을 특징으로 하는 다층 기판.
  25. 제 23 항에 있어서,
    상기 다층 기판내의 상기 수용부를 적층방향으로 연장한 위치에는 상기 반도체 디바이스보다도 대면적의 배선막이 배치된 것을 특징으로 하는 다층 기판.
KR1020000039814A 1999-07-12 2000-07-12 다층 기판 KR100773287B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP99-196859 1999-07-12
JP19685999A JP3213292B2 (ja) 1999-07-12 1999-07-12 多層基板、及びモジュール

Publications (2)

Publication Number Publication Date
KR20010049762A true KR20010049762A (ko) 2001-06-15
KR100773287B1 KR100773287B1 (ko) 2007-11-05

Family

ID=16364854

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000039814A KR100773287B1 (ko) 1999-07-12 2000-07-12 다층 기판

Country Status (5)

Country Link
US (1) US6404052B1 (ko)
EP (1) EP1069616A3 (ko)
JP (1) JP3213292B2 (ko)
KR (1) KR100773287B1 (ko)
CN (1) CN1138629C (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100699240B1 (ko) * 2005-06-28 2007-03-27 삼성전기주식회사 소자 내장 인쇄회로기판 및 그 제조방법
CN112153801A (zh) * 2019-06-28 2020-12-29 庆鼎精密电子（淮安）有限公司 电路板及其制作方法

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6862189B2 (en) * 2000-09-26 2005-03-01 Kabushiki Kaisha Toshiba Electronic component, circuit device, method for manufacturing the circuit device, and semiconductor device
TW511415B (en) * 2001-01-19 2002-11-21 Matsushita Electric Ind Co Ltd Component built-in module and its manufacturing method
MXPA02005829A (es) * 2001-06-13 2004-12-13 Denso Corp Tablero de cableados impresos con dispositivo electrico incrustado y metodo para la manufactura de tablero de cableados impresos con dispositivo electrico incrustado.
CN101370361B (zh) * 2001-06-13 2010-09-08 株式会社电装 埋有电子器件的印刷线路板的制造方法
TW550997B (en) * 2001-10-18 2003-09-01 Matsushita Electric Ind Co Ltd Module with built-in components and the manufacturing method thereof
DE10164494B9 (de) * 2001-12-28 2014-08-21 Epcos Ag Verkapseltes Bauelement mit geringer Bauhöhe sowie Verfahren zur Herstellung
US20060246621A1 (en) * 2002-02-14 2006-11-02 Intel Corporation Microelectronic die including thermally conductive structure in a substrate thereof and method of forming same
US20030151132A1 (en) * 2002-02-14 2003-08-14 Crippen Warren Stuart Microelectronic die providing improved heat dissipation, and method of packaging same
JP2003243797A (ja) * 2002-02-19 2003-08-29 Matsushita Electric Ind Co Ltd モジュール部品
DE10228593A1 (de) * 2002-06-26 2004-01-15 Infineon Technologies Ag Elektronisches Bauteil mit einer Gehäusepackung
JP3575478B2 (ja) 2002-07-03 2004-10-13 ソニー株式会社 モジュール基板装置の製造方法、高周波モジュール及びその製造方法
FI20031341A (fi) 2003-09-18 2005-03-19 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
JP4324732B2 (ja) * 2003-11-28 2009-09-02 カシオ計算機株式会社 半導体装置の製造方法
JP4718890B2 (ja) * 2005-04-28 2011-07-06 日本特殊陶業株式会社 多層配線基板及びその製造方法、多層配線基板構造体
JP4718889B2 (ja) * 2005-04-28 2011-07-06 日本特殊陶業株式会社 多層配線基板及びその製造方法、多層配線基板構造体及びその製造方法
FI119714B (fi) 2005-06-16 2009-02-13 Imbera Electronics Oy Piirilevyrakenne ja menetelmä piirilevyrakenteen valmistamiseksi
JP5021472B2 (ja) * 2005-06-30 2012-09-05 イビデン株式会社 プリント配線板の製造方法
CN101854771A (zh) * 2005-06-30 2010-10-06 揖斐电株式会社 印刷线路板
TWI324380B (en) * 2006-12-06 2010-05-01 Princo Corp Hybrid structure of multi-layer substrates and manufacture method thereof
US8159828B2 (en) * 2007-02-23 2012-04-17 Alpha & Omega Semiconductor, Inc. Low profile flip chip power module and method of making
JP5194505B2 (ja) * 2007-03-23 2013-05-08 パナソニック株式会社 キャビティ付きプリント配線基板とその製造方法
KR100835061B1 (ko) * 2007-06-11 2008-06-03 삼성전기주식회사 반도체 칩 패키지
JP2009252869A (ja) * 2008-04-03 2009-10-29 Nec Electronics Corp 半導体装置の製造方法およびこの方法により製造された半導体装置
FI20095557A0 (fi) 2009-05-19 2009-05-19 Imbera Electronics Oy Valmistusmenetelmä ja elektroniikkamoduuli, joka tarjoaa uusia mahdollisuuksia johdevedoille
JP5287991B2 (ja) * 2009-10-01 2013-09-11 株式会社村田製作所 回路基板及びその製造方法
JPWO2011089936A1 (ja) * 2010-01-22 2013-05-23 日本電気株式会社 機能素子内蔵基板及び配線基板
US9888568B2 (en) * 2012-02-08 2018-02-06 Crane Electronics, Inc. Multilayer electronics assembly and method for embedding electrical circuit components within a three dimensional module
WO2013119643A1 (en) * 2012-02-08 2013-08-15 Crane Electronics, Inc. Multilayer electronics assembly and method for embedding electrical circuit components within a three dimensional module
WO2014171564A1 (ko) * 2013-04-15 2014-10-23 Lee Sung 필름 레이어 부품소자 및 그 제조방법
US9230726B1 (en) 2015-02-20 2016-01-05 Crane Electronics, Inc. Transformer-based power converters with 3D printed microchannel heat sink
DE102016204231B4 (de) 2015-03-30 2022-11-24 Denso Corporation Elektronische Steuereinheit
ITTO20150229A1 (it) * 2015-04-24 2016-10-24 St Microelectronics Srl Procedimento per produrre bump in componenti elettronici, componente e prodotto informatico corrispondenti
JP2015181204A (ja) * 2015-07-10 2015-10-15 大日本印刷株式会社 電子モジュール
US10818621B2 (en) * 2016-03-25 2020-10-27 Samsung Electronics Co., Ltd. Fan-out semiconductor package
WO2018044326A1 (en) * 2016-09-02 2018-03-08 Intel Corporation An apparatus with embedded fine line space in a cavity, and a method for forming the same
CH712932A2 (de) * 2016-09-16 2018-03-29 NM Numerical Modelling GmbH Verfahren zur Bestimmung der Position eines Positionsgebers eines Positionsmesssystems.
DE102018102144A1 (de) * 2018-01-31 2019-08-01 Tdk Electronics Ag Elektronisches Bauelement
CN109698188B (zh) * 2018-12-29 2020-08-04 江苏长电科技股份有限公司 封装结构的成型方法
CN113438831B (zh) * 2021-06-03 2022-08-09 中国电子科技集团公司第三十八研究所 一种任意层互联内埋芯片微波多功能组件及其制造方法
DE102022102090A1 (de) * 2022-01-28 2023-08-03 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronische vorrichtung und verfahren zur herstellung einer optoelektronischen vorrichtung

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2924320B2 (ja) * 1991-06-22 1999-07-26 日本電気株式会社 ハイブリッドｉｃ
JP2501266B2 (ja) * 1991-11-15 1996-05-29 株式会社東芝 半導体モジュ―ル
JP3215424B2 (ja) * 1992-03-24 2001-10-09 ユニシス・コーポレイション 微細自己整合特性を有する集積回路モジュール
JP3325351B2 (ja) * 1993-08-18 2002-09-17 株式会社東芝 半導体装置
US5434452A (en) * 1993-11-01 1995-07-18 Motorola, Inc. Z-axis compliant mechanical IC wiring substrate and method for making the same
JP3527766B2 (ja) * 1993-11-30 2004-05-17 京セラ株式会社 積層回路基板の製造方法及び積層回路基板
WO2004093183A1 (ja) * 1995-03-17 2004-10-28 Atsushi Hino フィルムキャリアおよびこれを用いた半導体装置
JP2899540B2 (ja) * 1995-06-12 1999-06-02 日東電工株式会社 フィルムキャリアおよびこれを用いた半導体装置
WO1998011605A1 (fr) * 1995-06-19 1998-03-19 Ibiden Co., Ltd. Carte de circuit permettant le montage de pieces electroniques
JP3015712B2 (ja) * 1995-06-30 2000-03-06 日東電工株式会社 フィルムキャリアおよびそれを用いてなる半導体装置
JPH09199824A (ja) * 1995-11-16 1997-07-31 Matsushita Electric Ind Co Ltd プリント配線板とその実装体
JPH09162320A (ja) * 1995-12-08 1997-06-20 Shinko Electric Ind Co Ltd 半導体パッケージおよび半導体装置
US5776824A (en) * 1995-12-22 1998-07-07 Micron Technology, Inc. Method for producing laminated film/metal structures for known good die ("KG") applications
US6072236A (en) * 1996-03-07 2000-06-06 Micron Technology, Inc. Micromachined chip scale package
US5789271A (en) * 1996-03-18 1998-08-04 Micron Technology, Inc. Method for fabricating microbump interconnect for bare semiconductor dice
JP2790122B2 (ja) * 1996-05-31 1998-08-27 日本電気株式会社 積層回路基板
KR100234719B1 (ko) * 1997-03-14 1999-12-15 김영환 에리어 어레이 패키지 및 그 제조방법
JPH1154926A (ja) * 1997-06-06 1999-02-26 Ibiden Co Ltd 片面回路基板およびその製造方法
DE69839882D1 (de) * 1997-06-06 2008-09-25 Ibiden Co Ltd Mehrschichtige gedruckte leiterplatte und verfahren zu deren herstellung
JPH11126978A (ja) * 1997-10-24 1999-05-11 Kyocera Corp 多層配線基板
JPH11135977A (ja) * 1997-10-28 1999-05-21 Sony Corp 電子回路
JP2870530B1 (ja) * 1997-10-30 1999-03-17 日本電気株式会社 スタックモジュール用インターポーザとスタックモジュール
JP2000100814A (ja) * 1998-09-18 2000-04-07 Hitachi Ltd 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100699240B1 (ko) * 2005-06-28 2007-03-27 삼성전기주식회사 소자 내장 인쇄회로기판 및 그 제조방법
CN112153801A (zh) * 2019-06-28 2020-12-29 庆鼎精密电子（淮安）有限公司 电路板及其制作方法

Also Published As

Publication number Publication date
JP3213292B2 (ja) 2001-10-02
CN1280056A (zh) 2001-01-17
KR100773287B1 (ko) 2007-11-05
CN1138629C (zh) 2004-02-18
US6404052B1 (en) 2002-06-11
EP1069616A2 (en) 2001-01-17
JP2001024333A (ja) 2001-01-26
EP1069616A3 (en) 2003-09-03

Similar Documents

Publication Publication Date Title
KR100773287B1 (ko) 다층 기판
US7514636B2 (en) Circuit component module, electronic circuit device, and method for manufacturing the circuit component module
US7506437B2 (en) Printed circuit board having chip package mounted thereon and method of fabricating same
JP2501019B2 (ja) フレキシブル回路ボ―ド
US8872041B2 (en) Multilayer laminate package and method of manufacturing the same
US8450853B2 (en) Semiconductor device and a method of manufacturing the same, and an electronic device
US6777612B2 (en) Electronic device sealing electronic element therein and manufacturing method thereof, and printed wiring board suitable for such electronic device
US20100014265A1 (en) Flex-rigid wiring board and electronic device
JP7074409B2 (ja) 素子内蔵型印刷回路基板
JP2008288298A (ja) 電子部品を内蔵したプリント配線板の製造方法
JP2000323645A (ja) 半導体装置及びその製造方法
KR100257926B1 (ko) 회로기판형성용다층필름 및 이를 사용한 다층회로기판 및 반도체장치용패키지
KR20090038290A (ko) 전자 소자를 내장하는 회로기판 및 회로기판의 제조 방법
JP2010219121A (ja) 半導体装置及び電子装置
JP2005109101A (ja) 電磁シールド型可撓性回路基板
EP1076361B1 (en) Chip assembly module of bump connection type using a multi-layer printed circuit substrate
CN108934122B (zh) 内置电子部件的印刷电路板
TW201536130A (zh) 內建零件的配線基板及其製造方法
JP2001267490A (ja) 半導体モジュール
CN113784529B (zh) 电路板及其制作方法
TWI830436B (zh) 具有電磁遮罩結構的封裝模組及其製作方法
JP3627635B2 (ja) プリント配線板およびそれを使用した電子部品ケース
TWI823461B (zh) 封裝結構及其製作方法、顯示組件
KR101896225B1 (ko) 회로 기판 및 이의 제조 방법
CN114449781A (zh) 内埋元件电路板及其制造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20120816

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20131018

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee