JP2924320B2 - ハイブリッドic - Google Patents
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- H01L2224/73251—Location after the connecting process on different surfaces
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- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
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- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
【0001】
【産業上の利用分野】本発明はハイブリッドICに関
し、特に小型化を図るとともに実装構造の簡略化を図っ
たハイブリッドICに関する。
し、特に小型化を図るとともに実装構造の簡略化を図っ
たハイブリッドICに関する。
【0002】
【従来の技術】従来のハイブリッドICの一例を図3の
一部破断斜視図に示す。このハイブリッドICは複数枚
の回路基板21〜25を多層に重ねて多層回路基板20
を形成し、各回路基板に形成した回路パターンをスルー
ホール2、盲目型IVH(Interstitial Via Hole )
3、埋込型IVH4で相互に電気接続して所要の回路を
構成する。又、最上層の回路基板21には半導体素子チ
ップ5や各種チップ部品6を搭載し、ボンディングワイ
ヤ9による接続やフェースダウンによる接続等により電
気接続し、所要のハイブリッド回路を構成している。
尚、7は半導体素子チップ5を封止するための樹脂であ
る。
一部破断斜視図に示す。このハイブリッドICは複数枚
の回路基板21〜25を多層に重ねて多層回路基板20
を形成し、各回路基板に形成した回路パターンをスルー
ホール2、盲目型IVH(Interstitial Via Hole )
3、埋込型IVH4で相互に電気接続して所要の回路を
構成する。又、最上層の回路基板21には半導体素子チ
ップ5や各種チップ部品6を搭載し、ボンディングワイ
ヤ9による接続やフェースダウンによる接続等により電
気接続し、所要のハイブリッド回路を構成している。
尚、7は半導体素子チップ5を封止するための樹脂であ
る。
【0003】
【発明が解決しようとする課題】このような従来のハイ
ブリッドICでは、積層回路基板20の最上層の回路基
板21に半導体素子チップ5や各種チップ部品6を搭載
するため、これらの搭載部品が表面に露呈された状態と
なる。このため、ハイブリッドICの上側に凹凸が生じ
るとともに、全体の高さ寸法が大きくなり、ハイブリッ
ドICを実装するためのスペースが大きく必要になると
いう問題がある。又、半導体素子チップ等が露呈されて
いることで、周囲の雑音に影響され易く、特に高周波信
号を取り扱う場合には、所要の信頼性を確保するために
は別にシールド構造が必要とされ、実装構造が複雑化す
るという問題がある。本発明の目的は小型化を図るとと
もに実装構造の簡略化を図ったハイブリッドICを提供
することにある。
ブリッドICでは、積層回路基板20の最上層の回路基
板21に半導体素子チップ5や各種チップ部品6を搭載
するため、これらの搭載部品が表面に露呈された状態と
なる。このため、ハイブリッドICの上側に凹凸が生じ
るとともに、全体の高さ寸法が大きくなり、ハイブリッ
ドICを実装するためのスペースが大きく必要になると
いう問題がある。又、半導体素子チップ等が露呈されて
いることで、周囲の雑音に影響され易く、特に高周波信
号を取り扱う場合には、所要の信頼性を確保するために
は別にシールド構造が必要とされ、実装構造が複雑化す
るという問題がある。本発明の目的は小型化を図るとと
もに実装構造の簡略化を図ったハイブリッドICを提供
することにある。
【0004】
【課題を解決するための手段】本発明のハイブリッドI
Cは、複数枚の回路基板を積層して積層回路基板を構成
し、前記複数枚の回路基板間に半導体素子チップや各種
チップ部品の位置に対応した開口を有する絶縁板を有
し、前記絶縁板の開口に前記半導体素子チップや各種チ
ップ部品の全てを埋設し、前記半導体素子チップや各種
チップ部品を前記回路基板に設けた回路パターンに電気
接続し、かつ最上層の回路基板の上面及び最下層の回路
基板の下面のそれぞれの全面にシールド用の導電膜を形
成してなるたことを特徴とする。また、前記半導体素子
チップや各種チップ部品と前記開口との間に生じる空隙
内に不活性ガスを充填したことを特徴とする。
Cは、複数枚の回路基板を積層して積層回路基板を構成
し、前記複数枚の回路基板間に半導体素子チップや各種
チップ部品の位置に対応した開口を有する絶縁板を有
し、前記絶縁板の開口に前記半導体素子チップや各種チ
ップ部品の全てを埋設し、前記半導体素子チップや各種
チップ部品を前記回路基板に設けた回路パターンに電気
接続し、かつ最上層の回路基板の上面及び最下層の回路
基板の下面のそれぞれの全面にシールド用の導電膜を形
成してなるたことを特徴とする。また、前記半導体素子
チップや各種チップ部品と前記開口との間に生じる空隙
内に不活性ガスを充填したことを特徴とする。
【0005】
【作用】本発明によれば、半導体素子チップや各種チッ
プ部品を積層回路基板内に埋設させ、積層回路基板内の
スペースの有効利用を図ってハイブリッドICの小型化
を可能とし、かつ各部品の露呈を防止してシールド効果
を高め、実装構造の簡略化を可能とする。
プ部品を積層回路基板内に埋設させ、積層回路基板内の
スペースの有効利用を図ってハイブリッドICの小型化
を可能とし、かつ各部品の露呈を防止してシールド効果
を高め、実装構造の簡略化を可能とする。
【0006】
【実施例】次に、本発明について図面を参照して説明す
る。図1は本発明の一実施例の一部破断斜視図である。
同図のように複数枚の回路基板(ここでは4枚)11〜
14を積層して積層回路基板1を形成し、各回路基板1
1〜14に設けた回路パターンをスルーホール2、盲目
型IVH3、埋込型IVH4で相互に電気接続し、所要
の回路を構成している。又、積層回路基板1の中間部に
は絶縁板15を介挿するとともに、この絶縁板には開口
を形成し、この開口に臨む下側の回路基板13に半導体
素子チップ5や各種チップ部品6を搭載し、かつ樹脂7
で封止することでこれらの部品が前記積層回路基板1の
内部に埋設されるように構成している。更に、この実施
例では最上層回路基板11の上面と、最下層回路基板1
4の下面には夫々導電膜16,17を形成し、シールド
膜として構成している。
る。図1は本発明の一実施例の一部破断斜視図である。
同図のように複数枚の回路基板(ここでは4枚)11〜
14を積層して積層回路基板1を形成し、各回路基板1
1〜14に設けた回路パターンをスルーホール2、盲目
型IVH3、埋込型IVH4で相互に電気接続し、所要
の回路を構成している。又、積層回路基板1の中間部に
は絶縁板15を介挿するとともに、この絶縁板には開口
を形成し、この開口に臨む下側の回路基板13に半導体
素子チップ5や各種チップ部品6を搭載し、かつ樹脂7
で封止することでこれらの部品が前記積層回路基板1の
内部に埋設されるように構成している。更に、この実施
例では最上層回路基板11の上面と、最下層回路基板1
4の下面には夫々導電膜16,17を形成し、シールド
膜として構成している。
【0007】図2は図1の構成を製造する方法を工程順
に示す断面図である。同図(a)のように、回路基板1
3の上面に設けた回路パターン13aの一部にバンプ1
3bを形成し、半導体素子チップ5のパターン面を下側
にしてフェースダウンボンディングにより搭載する。
又、図示は省略するが各種チップ部品も回路基板に搭載
する。そして、これら半導体素子チップやチップ部品に
相当する箇所に開口15aを設けた絶縁板15を回路基
板13上に重ね、接着する。次いで、同図(b)のよう
に、絶縁板15の開口部に樹脂7を注入し、半導体素子
チップやチップ部品を封止する。このとき、各部品の下
側の空隙には窒素8を充填させておくことが好ましい。
に示す断面図である。同図(a)のように、回路基板1
3の上面に設けた回路パターン13aの一部にバンプ1
3bを形成し、半導体素子チップ5のパターン面を下側
にしてフェースダウンボンディングにより搭載する。
又、図示は省略するが各種チップ部品も回路基板に搭載
する。そして、これら半導体素子チップやチップ部品に
相当する箇所に開口15aを設けた絶縁板15を回路基
板13上に重ね、接着する。次いで、同図(b)のよう
に、絶縁板15の開口部に樹脂7を注入し、半導体素子
チップやチップ部品を封止する。このとき、各部品の下
側の空隙には窒素8を充填させておくことが好ましい。
【0008】次いで、同図(c)のように、その上に回
路基板12を重ね、接着する。以後、同様に回路基板を
重ねることで積層回路基板を形成する。このとき、図示
は省略するが、埋込型IVHにより各回路基板の回路パ
ターンを導通させる。その後、所要の枚数の回路基板を
重ね、スルーホールや盲目型IVHで夫々の回路パター
ンを電気接続することで、図1のハイブリッドICが完
成される。
路基板12を重ね、接着する。以後、同様に回路基板を
重ねることで積層回路基板を形成する。このとき、図示
は省略するが、埋込型IVHにより各回路基板の回路パ
ターンを導通させる。その後、所要の枚数の回路基板を
重ね、スルーホールや盲目型IVHで夫々の回路パター
ンを電気接続することで、図1のハイブリッドICが完
成される。
【0009】このハイブリッドICによれば、半導体素
子チップ5や各種チップ部品6は、多層回路基板1内に
埋設されるため、これらの部品が露呈されることはな
い。このため、積層回路基板1内の空間を有効利用し、
ハイブリッドICの全体の高さを低減させ、小型化を図
ることができる。又、半導体素子チップ5等は積層回路
基板1内に埋設されるため、外部雑音が影響することは
少なく、電気的特性の安定化を図ることができる。特
に、この実施例では最上層及び最下層の各回路基板1
1,14にシールド膜16,17を設けているので、実
装に際してのシールド構造が不要となり、実装構造の簡
略化を図ることができる。
子チップ5や各種チップ部品6は、多層回路基板1内に
埋設されるため、これらの部品が露呈されることはな
い。このため、積層回路基板1内の空間を有効利用し、
ハイブリッドICの全体の高さを低減させ、小型化を図
ることができる。又、半導体素子チップ5等は積層回路
基板1内に埋設されるため、外部雑音が影響することは
少なく、電気的特性の安定化を図ることができる。特
に、この実施例では最上層及び最下層の各回路基板1
1,14にシールド膜16,17を設けているので、実
装に際してのシールド構造が不要となり、実装構造の簡
略化を図ることができる。
【0010】尚、複数枚の回路基板の夫々に半導体素子
チップや各種チップ部品を搭載させるように構成しても
よく、これにより各回路基板に形成する回路パターンの
簡易化を図ることもできる。
チップや各種チップ部品を搭載させるように構成しても
よく、これにより各回路基板に形成する回路パターンの
簡易化を図ることもできる。
【0011】
【発明の効果】以上説明したように本発明は、複数枚の
回路基板を積層して積層回路基板を構成し、前記複数枚
の回路基板間に半導体素子チップや各種チップ部品の位
置に対応した開口を有する絶縁板を有し、前記絶縁板の
開口に前記半導体素子チップや各種チップ部品の全てを
埋設し、前記半導体素子チップや各種チップ部品を前記
回路基板に設けた回路パターンに電気接続し、かつ最上
層の回路基板の上面及び最下層の回路基板の下面のそれ
ぞれの全面にシールド用の導電膜を形成しているので、
積層回路基板の空間を利用して部品の搭載ができ、ハイ
ブリッドICの小型化が実現できるとともに、外部から
の雑音の影響を無くしてシールド構造等を不要にし、実
装構造の簡略化が達成できる効果がある。また、積層回
路基板内に充填した不活性ガスにより、チップに接続さ
れる電極が封止材と接触して劣化してチップ性能を低下
させることを防止することも可能である。
回路基板を積層して積層回路基板を構成し、前記複数枚
の回路基板間に半導体素子チップや各種チップ部品の位
置に対応した開口を有する絶縁板を有し、前記絶縁板の
開口に前記半導体素子チップや各種チップ部品の全てを
埋設し、前記半導体素子チップや各種チップ部品を前記
回路基板に設けた回路パターンに電気接続し、かつ最上
層の回路基板の上面及び最下層の回路基板の下面のそれ
ぞれの全面にシールド用の導電膜を形成しているので、
積層回路基板の空間を利用して部品の搭載ができ、ハイ
ブリッドICの小型化が実現できるとともに、外部から
の雑音の影響を無くしてシールド構造等を不要にし、実
装構造の簡略化が達成できる効果がある。また、積層回
路基板内に充填した不活性ガスにより、チップに接続さ
れる電極が封止材と接触して劣化してチップ性能を低下
させることを防止することも可能である。
【図1】本発明のハイブリッドICの一実施例の一部破
断斜視図である。
断斜視図である。
【図2】(a)乃至(c)は図1の構造を製造する工程
を示す断面図である。
を示す断面図である。
【図3】従来のハイブリッドICの一部破断斜視図であ
る。
る。
1 積層回路基板 2 スルーホール 3 盲目型IVH 4 埋込型IVH 5 半導体素子チップ 6 各種チップ部品 7 樹脂 8 窒素
フロントページの続き (56)参考文献 特開 平2−135802(JP,A) 特開 平4−291984(JP,A) 特開 平1−134995(JP,A) 特開 昭51−62687(JP,A) 特開 平4−315458(JP,A) 特開 平4−359462(JP,A) 特開 平4−233265(JP,A) 実開 平3−6867(JP,U) (58)調査した分野(Int.Cl.6,DB名) H01L 25/00 - 25/18 H05K 3/46
Claims (2)
- 【請求項1】 複数枚の回路基板を積層して積層回路基
板を構成し、前記複数枚の回路基板間に半導体素子チッ
プや各種チップ部品の位置に対応した開口を有する絶縁
板を有し、前記絶縁板の開口に前記半導体素子チップや
各種チップ部品の全てを埋設し、前記半導体素子チップ
や各種チップ部品を前記回路基板に設けた回路パターン
に電気接続し、かつ最上層の回路基板の上面及び最下層
の回路基板の下面のそれぞれの全面にシールド用の導電
膜を形成してなるたことを特徴とするハイブリッドI
C。 - 【請求項2】 前記半導体素子チップや各種チップ部品
と前記開口との間に生じる空隙内に不活性ガスを充填し
たことを特徴とする請求項1に記載のハイブリッドI
C。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3177366A JP2924320B2 (ja) | 1991-06-22 | 1991-06-22 | ハイブリッドic |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3177366A JP2924320B2 (ja) | 1991-06-22 | 1991-06-22 | ハイブリッドic |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04373157A JPH04373157A (ja) | 1992-12-25 |
JP2924320B2 true JP2924320B2 (ja) | 1999-07-26 |
Family
ID=16029704
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3177366A Expired - Lifetime JP2924320B2 (ja) | 1991-06-22 | 1991-06-22 | ハイブリッドic |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2924320B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3213292B2 (ja) * | 1999-07-12 | 2001-10-02 | ソニーケミカル株式会社 | 多層基板、及びモジュール |
JP3246502B2 (ja) * | 2000-01-27 | 2002-01-15 | 松下電器産業株式会社 | 部品内蔵両面配線板の製造方法、及び電子回路構成体の製造方法 |
JP3420748B2 (ja) | 2000-12-14 | 2003-06-30 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
JP2008166428A (ja) * | 2006-12-27 | 2008-07-17 | Sanyo Electric Co Ltd | 回路装置及びデジタル放送受信装置 |
-
1991
- 1991-06-22 JP JP3177366A patent/JP2924320B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH04373157A (ja) | 1992-12-25 |
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