KR20010049472A - 글로벌 리던던시를 갖는 메모리소자 - Google Patents

글로벌 리던던시를 갖는 메모리소자 Download PDF

Info

Publication number
KR20010049472A
KR20010049472A KR1020000030159A KR20000030159A KR20010049472A KR 20010049472 A KR20010049472 A KR 20010049472A KR 1020000030159 A KR1020000030159 A KR 1020000030159A KR 20000030159 A KR20000030159 A KR 20000030159A KR 20010049472 A KR20010049472 A KR 20010049472A
Authority
KR
South Korea
Prior art keywords
block
memory
normal
redundant
blocks
Prior art date
Application number
KR1020000030159A
Other languages
English (en)
Other versions
KR100790442B1 (ko
Inventor
최진혁
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Publication of KR20010049472A publication Critical patent/KR20010049472A/ko
Application granted granted Critical
Publication of KR100790442B1 publication Critical patent/KR100790442B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

글로벌 리던던시 리페어구조를 갖는 메모리소자와 이를 이용한 방법에 관한 것이다. 노말 메모리셀 블럭을 포함하는 메모리소자에 있어서, 리던던트 셀은 특정블럭이라는 하나의 블럭에 어셈블리되고, 하나 또는 그이상의 감지증폭기는 특정블럭을 포함하여 각 블럭에 연결된다. 상기 특정블럭에 연결된 감지증폭기는 특정블럭과 이웃하는 노말 블럭 또는 그이외의 다른 노말 블럭과 공유되지 않는다. 결함 셀의 어드레스는 퓨즈박스에 저장되어, 결함 어드레스를 상기 특정블럭내의 리페어셀에 할당한다. 퓨즈박스는 어레이의 메모리셀을 특정블럭의 리페어셀에 할당할 수 있다.
방법에서, 선택된 메모리블럭은 퓨즈박스로부터의 비교신호를 기다림없이 선택된 워드라인이 리페어될 필요가 있든 없든 동작된다. 특정블럭은 선택되는 것처럼 항상 동작한다. 상기 특정블럭에 이웃하는 블럭이 선택되는 경우, 상기 특정블럭이 이웃하는 블럭과 감지증폭기를 공유하지 않기 때문에 문제가 없다. 리페어셀을 포함하는 블럭이 항상 턴온되므로, 감지증폭기의 토글링 및 소비전류는 상당히 감소된다.

Description

글로벌 리던던시를 갖는 메모리소자{MEMORY DEVICE WITH GLOBAL REDUNDANCY}
본 발명은 일반적으로 반도체 메모리에 관한 것으로서, 보다 구체적으로는 글로벌 리던던시를 갖는 메모리회로에 관한 것이다.
다이나믹 랜덤 억세스메모리(DRAMs)과 같은 메모리회로는 워드라인(또는 로우)와 비트라인(또는 컬럼)의 교차점에 배열된 많은 메모리셀로 구성된다. 메모리셀은 전형적으로 선택된 메모리셀의 어드레스를 디코드하기 위한 분리형 로우 및 컬럼 디코더를 구비한 분리형 어레이형태로 배열된다. 도 1은 종래의 랜덤 억세스 메모리의 개략적인 구조를 도시한 것이다. 대표적인 종래의 메모리구조에서, 메모리 어레이(100)는 글로벌 컬럼 디코더(102)의 양측에 배열되고, 감지증폭기(104)는 메모리 어레이(100)사이에 배열되어 이웃하는 2개의 메모리 어레이(100)에 의해 공유된다. 파워는 파워패드로부터 어레이쪽으로 연장되는 광역 메탈버스로 분기되는 파워버스(110)에 의해 감지증폭기(104)로 공급된다. 로우 디코더(106)는 각 메모리 어레이(100)의 끝에 배열된다.
도 2는 대표적인 랜덤 억세스 메모리(DRAM)의 메모리셀 어레이를 도시한 것이다. 메모리셀 어레이(200)는 스토리지 캐패시터(204)를 비트라인에 연결하는 억세스 트랜지스터(202)를 포함한다. 주어진 어레이내의 워드라인(206)은 복수개의 메모리셀(200)의 억세스 트랜지스터의 게이트 단자에 연결된다. 특정 워드라인(206i)이 선택될 때, 그 로우라인에 연결된 모든 억세스 트랜지스터(20)는 턴온되어, 비트라인 기생 캐패시턴스(210)와 메모리셀 스토리지 캐패시터(204)간의 전하공유(charge sharing)가 발생한다.
감지증폭기는 메모리셀로부터의 비트라인전압의 증가 또는 감소를 감지하여 메모리셀에 저장된 본래의 전압에 따라서 컴플리멘타리 비트라인(complementary bit lines)을 풀로직레벨(full logic level), 즉 로직 "0"에 대응하는 VSS와 로직 "1"에 대응하는 VDD으로 구동한다. 그 다음 컬럼(비트라인) 디코더는 도 1에서 설명한 바와같이 선택된 1쌍의 비트라인을 I/O 라인에 연결한다. 메모리회로는 리던던트 로우(208)를 선택하기 위한 프로그래머블 리던던트 워드라인 디코더(도시되지 않음)을 더 포함한다. 워드라인(206)에 결함이 발견되었을 때, 리던던트 로우 디코더는 결함로우가 어드레스될 때 리던던트 워드라인(208)이 선택되도록 프로그램된다.
전형적인 DRAM 에서, 도 2에 도시된 바와같은 메모리셀 어레이를 포함하는 다이는 2, 4 또는 그이상의 뱅크로 분할되고, 각 뱅크는 다수개, 즉 16개의 블럭어레이로 분할된다. 각 메모리셀의 위치는 뱅크, 그 뱅크내의 블럭, 그 블럭내의 특정 로우 및 컬럼을 지정하는 특정 어드레스에 의해 정의된다. 메모리회로는 메모리회로에 입력되는 어드레스의 신호의 다른 결합을 디코드하기 위한 로우 및 컬럼 디코더를 포함한다. 동작속도를 개선하기 위하여, DRAM에서의 모든 비트라인은 일반적으로 소정의 레벨, 예를 들면 1/2Vcc(전원전압의 1/2)로 프리차아지된다. 이것은 대개 한쌍의 컴플리멘타리 비트라인의 전위를 등화시켜 줌으로써 수행된다. 일반적으로, 등화는 블럭등화기회로가 한 블럭내의 모든 비트라인을 1/2Vcc로 프리차아지시키는 블럭레벨로 수행된다. 동작속도를 개선하기 위하여, 정상적으로 기입 또는 독출동작전에 수행된다.
이상적으로, 메모리소자를 포함하는 다이는 결함이 없다 즉, 그 다이의 메모리셀의 어느 것도 결함이 없다. 그러나, 다이의 메모리셀중 아주 적은 수의 메모리셀에 결함이 발생한다. 그러한 결합은 가끔 공정중 다이상의 불순물 입자에 의해 발생하기도 한다. 다이제작비용이 비싸기 때문에, 결함이 발생된 셀들을 새로운 다이의 셀들보다 저렴한 가격으로 리페어하는 것이 가능하다면, 단지 몇개의 결함 메모리셀을 갖는 다이를 버리는 것은 바람직하지 못하다. 대개 그러한 리페어된 메모리소자가 결함이 없는 소자보다 동작속도가 느려 덜 유용하지만, 리페어된 셀을 포함하는 메모리소자가 적절하게 동작할 것이다. 결함없는 메모리소자보다 덜 유용하지만, 리페어된 메모리소자는 계속 판매되어 제조경비의 일부 또는 전부를 회수할 수 있을 것이다.
메모리회로는 동일회로상에 다수의 여벌의 로우 및/또는 컬럼 메모리셀을 구비하여 결함 메모리셀을 갖는 로우 또는 컬럼과 대체시켜 줌으로써 리던던시를 제공한다. 분리형 디코더는 퓨즈링크와 같은 프로그래밍 소자를 이용하여 프로그램가능한 리던던트 로우 또는 컬럼을 제공한다. 일단 집적회로가 테스트되고 결합메모리셀의 위치가 결정되면, 프로그래머블 리던던시 디코더는 결함셀을 갖는 로우 또는 컬럼에 대응하는 어드레스를 디코드하기 위해 프로그램된다. 결함 로우 및 컬럼은 그 다음 디스에이블된다. 결함 로우 또는 컬럼이 어드레스 될때마다, 대신 리던던트 등가물이 선택된다.
일반적인 리던던시 동작은 다음과 같다. 메모리셀의 어드레스에 따르면, 주어진 뱅크, 그 뱅크내의 주어진 블럭, 그리고 그블럭내의 주어진 워드라인이 선택된다. 블럭동작은 대체적으로 다음 시퀀스에 따른다. 블럭등화기는 턴오프되고, 감지증폭기는 선택된 블럭에 연결되며, 선택된 워드라인이 하이상태로 인에이블된다. 어드레스된 워드라인이 결함 셀들을 포함하는가를 결정하기 위해, 그 어드레스를 프로그램된 퓨즈박스데이타와 비교한다. 그 어드레스가 결함셀의 어드레스이면, 리던던시 디코더는 리던던트 워드라인을 인에이블시켜 결함셀을 갖는 노말 워드라인을 대체시킨다. 어드레스 비교는 주어진 어드레스의 메모리셀이 리페어될 필요가 있는가를 결정하는데 상당한 시간이 소요된다. 대개, 이런 비교는 블럭이 선택된 후, 워드라인이 인에이블되기전에 일어난다.
도 3a는 종래의 DRAM에 있어서 메모리셀의 뱅크의 로칼 리페어구조를 도시한 것이다. 뱅크(300)는 복수개의 블럭(3020-30215), 감지증폭기(3040-30416), 퓨즈박스(3060-30631) 및 리던던트 어레이(3080-30815)를 포함한다. 리던던트 어레이가 각 블럭마다 할당되어 있음을 알 수 있다. 각 블럭(302i)는 많은 수(예를 들면 512)의 노말 워드라인을 포함한다. 각 리던던트 어레이(308i)는 적은수(예를 들면 4)의 리페어 워드라인을 포함한다. 뱅크(300)는 역시 각 블럭(302i)과 각 리던던트 어레이(308i)에 의해 공유되는 복수개의 비트라인(도시되지 않음)을 역시 포함한다. 주어진 하나의 블럭(302n)은 도 3b에 도시된 바와같이, 이웃하는 블럭(302n+1)과 공유하는 적어도 하나의 감지증폭기(304i)를 포함한다. 감지증폭기(304i)는 트랜지스터(305n)와 (305n+1)에 의해 블럭(302n)과 (302n+1)에 연결된다. 트랜지스터(305n)와 (305n+1)는 콘트롤라인(bish, bisl)에 의해 활성화된다. 감지증폭기(304i)는 한번에 하나의 블럭에 연결되어야 한다. 결과적으로, bish와 bisl은 서로 논리적 보수이어야 한다. 리페어 알고리즘을 단순화하고 타임 딜레이를 감소시키기 위하여, 리페어셀을 포함하는 리던던트 어레이(3080-30815)는 각 블럭(302i)에 위치하여야 한다. 퓨즈박스(306i)는 블럭 어드레스 데이타를 포함할 필요가 없다. 게다가 모든 블럭(302i)은 선택된 로우 어드레스가 리페어되었은 안되었는가를 동작할 수 있다. 각 리던던트 어레이(308i)는 대개 4개의 리던던트 워드라인을 포함함한다. 퓨즈박스(306i)는 주어진 하나의 블럭이 이웃하는 블럭중 하나의 블럭과 4개의 퓨즈박스를 공유하도록 구성된다. 예를 들면, 블럭(3021)는 블럭(3020)과 4개의 퓨즈박스(3060-3063)를 공유하지만, 블럭(3022)와는 공유하지 않는다.
일반적으로, 로칼 리페어구조는 휴즈박스보다 많은 리던던트 워드라인을 갖는다. 예를 들면, 도 3에 도시된 로칼 리페어구조는 블럭당 2개의 퓨즈박스(306i)를 갖지만, 블럭당 4개의 리던던트 워드라인(308i)을 갖는다. 즉, 4개의 리던던트 워드라인이 있으며 각 블럭이 이웃하는 블럭과 4개의 퓨즈박스를 공유하기 때문에, 각 블럭당 최대 4개의 불량 워드라인을 대체할 수 있다. 그러나, 퓨즈박스는 이웃하는 블럭간에만 공유되기 때문에, 퓨즈박스는 임의의 주어진 리던던트 워드라인을 임의의 주어진 블럭으로 직접 맵핑할 수 없다.
이런 타입의 로칼 리던던시는 비효율적으로 리페어를 하게 된다. 예를 들면, 뱅크(300)가 16개의 블럭과 32개의 퓨즈박스를 포함한다. 각 블럭어레이(302i)는 예를 들면, 512개의 노말 워드라인과 4개의 리던던트 워드라인(즉, 리페어라인)을 구비한다. 오직 32개의 퓨즈박스가 있기 때문에, 뱅크(300)에서 불량 워드라인을 32개까지 리페어할 수 있다. 그러나, 뱅크(300)에는 64개의 리던던트 워드라인이 있다. 즉, 기껏해야 리던던트 워드라인의 절반이 사용되지 않는다. 게다가 블럭(302i)의 불량 메모리셀의 수가 그블럭의 리던던트 워드라인의 수보다 많으면 리페어가 불가능하다. 본 예에서, 하나의 블럭(302i)이 5개의 결함 워드라인을 포함한다면, 뱅크(300)를 포함하는 전체 DRAM 은 결함셀보다 훨씬 많은 퓨즈박스(306i)가 있지만 결함으로 판정되어 버려진다. DRAM 의 메모리 밀도가 증가함에 따라, 퓨즈박스(306i)가 많은 공간을 차지하고 어레이피치를 맞추는 것이 어렵기 때문에, 결함셀의 리페어는 점점 더 문제가 되고 있다. 게다가, 하나 또는 그이상의 리페어 워드라인 및/또는 하나 또는 그이상의 퓨즈박스가 페일될 가능성도 있다.
리페어 효율을 증가시키기 위하여, 메모리셀의 글로벌 리던던시가 개발되었다. 글로벌 리던던시는 리던던트 메모리셀이 임의 블럭의 페일된 셀을 대체하는 것을 가능케한다. 그러한 글로벌 리던던트 리페어구조가 도 4에 도시되어 있다. 메모리셀의 뱅크(400)는 블럭(4020-40215), 감지증폭기(4040-40415) 및 퓨즈박스(4060-40631)을 포함한다. 오직 하나의 블럭, 대표적으로 블럭(40215)만이 리던던트 워드라인을 포함한다. 이러한 타입의 글로벌 리페어구조는 로칼 리던던시구조와 관련된 비효율성을 제거하지만, 블럭 어드레스가 디코드되어야만 하기 때문에 시간상의 문제점을 유발하는 경향이 있다. 특히, 임의 블럭의 임의 워드라인을 대체하기 위하여는, 어드레스 데이타와 퓨즈박스 데이타를 비교한 후 그 블럭이 선택되어져야 한다. 선택된 워드라인이 정상이면, 선택된 블럭은 정상적으로 동작한다. 만약 선택된 워드라인이 리페어되어야 한다면, 대신 리페어셀을 포함하는 블럭이 활성화되어진다. 이런 타입의 글로벌 리던던시의 다른 문제점은 선택된 블럭이 리페어셀을 포함하는 블럭에 이웃할 때(즉, 이경우 블럭 40214), 전류소비가 증가한다는 것이다. 블럭(40214, 40215)에 의해 공유된 감지증폭기, 즉 감지증폭기(40415)는 블럭(40214) 및 (40215)와 동시에 연결되지 않는다. 결과적으로, 블럭(40214)와 (40215)사이에 공유 감지증폭기(40412)를 연결하는 콘트롤라인은 연속적으로 토글온 및 오프되어야만 한다. 토글링은 상당수의 감지증폭기, 예를 들면 256M DRAM 에서 8196개가 활성화되는 경우에는 원하지 않는 상당히 커다란 동작전류를 소비하게 된다. 즉, 타임 딜레이와 전류소비를 감소시키기 위한 효과적인 클로벌 리페어 메카니즘이 요구되고 있다.
본 발명은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 개선된 글로벌 리던던시를 갖는 메모리소자를 제공하는 데 그 목적이 있다.
도 1은 종래의 랜던 억세스 메모리의 개략적 구조를 나타낸 블럭도,
도 2는 종래의 DRAM 의 전형적인 메모리셀 어레이의 개략적 구조도,
도 3a와 도 3b는 종래의 로칼 리페어구조를 나타내는 DRAM 의 블럭도,
도 4는 종래의 글로벌 리페어구조를 나타내는 DRAM의 블럭도,
도 5a와 도 5b는 본 발명의 실시예에 따른 글로벌 리페어 구조를 나타내는 DRAM의 블럭도,
도 6은 본 발명의 실시예에 따른 리페어구조의 퓨즈박스의 개략도,
도 7은 본 발명에 따른 특정 메모리셀블럭내의 서브 워드라인 선택신호를 발생하기 위한 회로를 나타내는 도면,
도 8은 본 발명에 따른 메모리소자의 리페어를 구현하기 위한 방법을 설명하기 위한 도면,
(도면의 주요 부분에 대한 부호의 설명)
500 : 메모리셀 뱅크 5020-50215: 메모리셀블럭
505 : 리던던트 셀 어레이 5040-50417: 감지증폭기 뱅크
506X: X-퓨즈박스 어레이 506Y: Y-휴즈박스 어레이
508X: 로우 디코더 508Y: 컬럼 디코더
600 : 퓨즈박스 어레이 700 : 서브워드라인 선택신호 발생회로
604 : 메인 워드라인 신호 발생기 6080-6067: 노말 노아 게이트
606 : 리던던트 워드라인 신호 발생기 6100-6107: 리던던트 노아 게이트
본 발명의 메모리소자는 일반적으로 복수개의 메모리블럭을 포함하며, 각 메모리블럭은 노말 메모리셀 어레이를 포함한다. 복수개의 블럭중 하나의 블럭, 특정블럭은 리던던트 메모리셀 어레이를 더 구비한다. 리던던트 메모리셀은 특정블럭을 포함하는 복수개의 메모리블럭중 한 블럭의 결함 메모리셀을 대체시킬 수 있다. 복수개의 감지증폭기 뱅크는 복수개의 메모리블럭에 이웃하여 배열된다. 감지증폭기는 복수개의 메모리블럭에 연결되어 상기 특정블럭을 제외한 복수개의 블럭은 이웃하는 블럭과 감지증폭기뱅크를 공유한다. 한편, 상기 특정블럭은 다른 블럭과 공유되지 않은 하나 또는 그이상의 전용 감지증폭기뱅크에 연결된다.
상기 메모리소자의 노말 및 리던던트 메모리셀은 복수개의 노말 및 리던던트 워드라인 뿐만 아니라 복수개의 비트라인에 일반적으로 배열된다. 워드라인과 비트라인 디코더는 특정 데이타 비트를 워드라인과 비트라인의 교차점에 대응하는 어드레스에 위치하는 메모리셀에 할당한다. 일실시예에서, 리던던트 어레이 즉, 상기 특정블럭을 포함하는 블럭은 컬럼, 즉 비트라인 디코더에 가장 근접한 블럭이다. 결합셀들의 어드레스들은 결합 어드레스를 리던던트 어레이내의 리던던트 워드라인 또는 비트라인에 할당하는 퓨즈박스에 프로그램된다. 퓨즈박스는 어레이의 임의 노말 셀을 리던던트 어레이의 리페어셀로 맵핑할 수 있다.
상기 설명한 바와같은 타입의 소자는 방법발명으로 구현될 수 있다. 방법에서, 입력어드레스신호는 디코딩되어 어드레스가 상기 특정블럭내의 어드레스인가 그리고 입력 어드레스가 결합 메모리셀을 포함하는 가를 결정한다. 상기 특정블럭은 입력 어드레스가 특정블럭내에 있든 없든간에 활성화된다. 입력어드레스가 상기 특정블럭이 아닌 다른 블럭을 선택하면 선택된 노말 블럭이 활성화된다. 디코드된 어드레스가 결함메모리셀을 포함하면, 노말블럭은 프리차아지상태로 되고, 기입 또는 독출동작이 특정블럭내의 하나 또는 그이상의 리던던트 메모리셀에서 이루어진다. 디코드된 어드레스가 결함 메모리셀을 포함하지 않으면, 특정블럭은 프리차아지상태로 되고 기입 또는 독출동작이 선택된 노말 블럭의 하나 또는 그이상의 메모리셀에서 이루어진다. 선택된 어드레스가 상기 특정블럭내에 있으면, 오직 상기 특정블럭만이 선택되어짐을 알 수 있다. 한편, 상기 특정블럭에 이웃한 블럭이 선택되어도, 리던던시 어레이를 갖는 메모리블럭이 이웃하는 블럭과 감지증폭기를 공유하지 않기 때문에 전혀 문제가 발생되지 않는다. 게다가, 리페어 셀을 포함하는 블럭이 항상 턴온되어 있기 때문에 감지증폭기에 연결된 트랜지스터의 토글(도 3b에서의 bish/bisl)과 소비전류는 크게 감소한다.
상기 설명한 글로벌 리던던시는 상기 특정블럭을 포함하고, 복수개의 감지증폭기 뱅크를 복수개의 블럭에 연결하여서 상기 특정블럭을 제외한 복수개의 다른 블럭이 이웃하는 다른 블럭과 감지증폭기를 공유하도록 하는 복수개의 메모리셀을 제공함으로써 구현될 수 있다.
이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명한다.
도 5는 본 발명의 실시예에 따른 글로벌 리던던시 구조를 도시한 것이다. 도 5는 메모리소자의 하나의 메모리셀 뱅크(500)를 도시한 것으로서, 상기 메모리소자는 상기의 뱅크를 다수개 포함한다. 본 실시예에서, 뱅크(500)의 메모리셀은 16개의 블럭(5020-50215)으로 분할되고, 그중 적어도 하나의 블럭(50215) (여기서는 특정블럭이라 함)은 리던던트 셀어레이(505)를 포함한다. 리던던트 셀 어레이(505)는 상기 블럭(5020-50215)중 하나에 포함되지만, 바람직한 실시예에서는 컬럼 디코더(508Y)에 가장 근접한 블럭(50215)에 위치하는 것이 바람직하다. 블럭(5020-50215)은 도 2에 도시된 바와같은 타입과 같은 메모리셀들을 포함할 수도 있으며, 서브-블럭으로 더 분할될 수도 있다. 뱅크(500)는 감지증폭기 뱅크(5040-50417), 로우 또는 X-퓨즈박스 어레이(506X)와 컬럼 또는 Y-퓨즈박스 어레이(506Y)를 더 포함한다. 게다가, 블럭(502i)내에 하나 또는 그이상의 블럭 등화기(도시되지 않음)가 독출 또는 기입동작전에 프리차아지 메카니즘을 위해 제공된다. 상기 특정블럭(50215)내의 리페어셀(505)은 16개의 블럭(502i)중 하나의 블럭의 결함셀을 퓨즈박스어레이(506X), (506Y)에 포함된 정보를 통해 선택적으로 리페어할 수 있다. X-퓨즈박스 어레이(506X)와 Y-퓨즈박스 어레이(506Y)는 일반적으로 많은 퓨즈와 리페어회로를 포함한다. 뱅크(500)는 16개의 메모리블럭(5020-50215) 뿐만 아니라 X-퓨즈박스(506X)에 연결된 X-어드레스(즉, 로우 또는 워드라인) 디코더 어레이(508X)와 그리고 16개의 메모리블럭(5020-50215) 뿐만 아니라 X-퓨즈박스(506X)에 연결된 Y-어드레스(즉, 컬럼 또는 비트라인) 디코더(508Y)를 더 포함한다.
도 5에 도시된 본 발명의 실시예는 하기와 같이 메모리블럭(502i)에 연결된 18개의 감지증폭기 뱅크(504i)를 제공한다: 감지증폭기(5040)는 블럭(5020)에만 연결된다. 감지증폭기 뱅크(5041-50414)중 하나는 각각 타측의 메모리블럭에 의해 공유된다(즉, 뱅크(5041)의 감지증폭기는 메모리블럭(5020, 5021)에 의해 공유되고, 뱅크(5042)의 감지증폭기는 블럭(5021, 5022)와 공유되며, .... , 뱅크(50414)의 감지증폭기는 블럭(50213, 50214)에 의해 공유된다). 뱅크(50415)의 감지증폭기는 메모리블럭(50214)에만 연결된다. 상기 특정메모리블럭(50215)은 일측에 다른 메모리블럭과 공유되지 않은 전용의 감지증폭기뱅크(50416, 50417)를 구비한다.
본 발명의 실시예에 따른 리페어구조에서, 특정블럭(50215)의 리페어셀(505)은 다수의(즉, 4, 8, 16, 32 또는 임의수)로우에 배열된다 즉, 다수의 리던던트 워드라인이 있다. 특히 임의수의 리던던트 워드라인이 가능하다. 서브워드라인의 동작으로 인해 통상 4의 배수이다. 바람직하게는, 상기 특정블럭(50215)은 Y 디코더(508Y)에 가장 근접한 블럭으로 그 블럭의 더 느린(즉 더 긴) 비트라인을 다소 보상하기 위한 것이다. 즉, 특정블럭(50215)이 리던던트 어레이의 부가로 인하여 좀더 커 졌기 때문에 비트라인은 좀더 길어지고, 그로 인해 다른 블럭에서의 비트라인보다 좀더 느리게 된다. 커다란 블럭(50215)을 컬럼 디코더(508Y)에 가장 근접하게 배열시킴으로써 블럭(50215)의 부가딜레이를 다소 보상하게 된다. 여기서, 특정블럭(50215)이 어레이블럭의 끝에 위치하는 것으로 설명하고 도시하였지만, 본 발명은 이러한 특정 레이아웃에 한정되지 않는다. 게다가, 상기 특정블럭(50215)은 임의의 적당한 리던던트 워드라인을 포함할 수 있다.
본 발명의 다른 관점에 따르면, 복잡한 어드레스-맵핑구조가 적은 수의 퓨즈박스를 이용하여 다수의 리던던시 워드라인의 어드레싱을 맵핑하는데 필요한 종래기술과는 달리, 본 발명에서는 리던던시를 사용하는 어드레스의 직접 맵핑을 제공한다. 특히, 본 발명에 따른 글로발 리페어구조는 각 퓨즈박스에 직접 할당된 각 리던던트 워드라인을 할당하고, 리던던트 워드라인의 블럭할당이 요구되지 않는다. 그러므로, 페일된 메모리셀이 어디에 위치하는 가는 중요하지 않다. 게다가, 주어진 리던전트 워드라인이 페일되면, 그 리던던트 워드라인에 속하는 퓨즈박스는 단순히 사용되지 않는다. 리페어후, 역시 퓨즈박스에 결함이 있는 것이 발견되면, 다른 리던던트 워드라인을 다른 퓨즈박스를 통해 페일된 셀로 연결시켜줌으로써 대체시켜줄 수 있다.
여기에서 설명된 구조와 관련된 리페어구조는 다음과 같이 실행된다. 제조후, 뱅크(500)를 포함하는 메모리소자는 결함 노말셀, 결합 리던던트 셀 및 결함 퓨즈박스에 대해 테스트된다. 테스트된 결함셀의 수가 이용가능한 리페어셀의 수보다 같거나 적다고 가정하면, 각 결함셀의 어드레스는 리던던시 회로에 프로그램된다 즉, X-퓨즈박스(506X) 및/또는 Y-퓨즈박스(506Y)의 적당한 퓨즈를 블로잉함으로써 프로그램한다. 어드레스 디코더 어레이(508X), (508Y)가 어드레스를 입력할 때, 어드레스된 블럭이 턴온된다. 어드레스된 블럭이 특정블럭(50215)이 아닌 경우에는 상기 블럭(50215)는 역시 턴온된다. 어드레스가 퓨즈박스의 정보에 의해 결정되는 것처럼 결함셀을 선택하면, 노말 워드라인은 디스에이블되고, 적당한 리던던트 워워드라인이 인에이블되어 정보는 저장되거나 또는 복구될 수 있다.
본 발명의 구조는 예를 들면 제1퓨즈박스가 제1리던던트 워드라인에 할당되도록 설계되었다. 만약, 제1퓨즈박스가 리페어신호를 발생하면, 제1리던던트 워드라인은 동작되고 노멀 워드라인은 동작되지 않는다. 도 6은 본 발명의 실시예에 따른 리페어구조에 있어서, 로우리던던시회로의 일예를 도시한 것이다. 본 발명의 실시예에서, 주어진 블럭의 워드라인은 4 또는 8개의 서브-워드라인이 하나의 메인 워드라인(MWL)에 할당되는 계층적구조(hierarchical structure)를 갖는다. 특히 도 6은 4개의 서브워드라인을 갖는 계층적 회로를 도시하였다. 주어진 워드라인을 선택하기 위하여, 주어진 워드라인을 포함하는 메인 워드라인(MWL)이 선택되고, 서브워드라인 디코더는 상기 메인 워드라인(MWL)에 속하는 4개의 서브 워드라인중 주어진 하나를 선택하는 서브워드라인 선택신호 pxz〈0〉, pxz〈1〉, pxz〈2〉, pxz〈3〉 을 발생한다. 서브워드라인 디코더는 신호 px〈0〉를 발생하여 주어진 메인 워드라인(MWL)의 제1서브 워드라인에 속하는 주어진 노말 워드라인을 선택한다. 이 워드라인이 결함셀을 가지고 있으면, px〈0〉는 비활성화되고, 노말 워드라인은 리던던트 워드라인으로 대체된다. 리던던트 워드라인은 일반적으로 리던던트 메인 워드라인의 하나의 서브워드라인이다.
퓨즈박스 어레이(600)는 8개의 퓨즈박스가 4개의 열로 배열된 퓨즈박스(6020-60231)를 포함한다. 도 6의 회로는 각각 4개의 서브워드라인을 갖는 8개의 리던던트 MWL을 구비한 32개의 리던던트 워드라인을 갖는 구조로 가정한다. 퓨즈박스(602i) 각각은 리던던트 워드라인을 레이저 컷팅된 퓨즈를 이용하여 페일된 노말 워드라인 어드레스에 할당한다. 예를 들어, 선택된 어드레스가 퓨즈박스(602i)중 하나에 프로그램된 어드레스에 매칭되면, 그 퓨즈박스는 로직 "1"을 발생하고, 그렇지 않으면 로직 "0"을 발생한다. 예를 들어, 모든 퓨즈박스가 로직 "0"을 발생하면, 선택된 어드레스는 정상 즉, 페일이 발생되지 않았으며, 노말 워드라인이 인에이블된다. 퓨즈박스(602i)중 하나가 로직 "1"을 발생하면, 선택된 어드레스는 결함이 있는 것이고, 퓨즈박스(602i)에 할당된 리던던트 워드라인이 활성화된다. 로직 1 및/또는 0 신호 패러티는 극히 임의적이며, 동일결과를 얻기위하여 다른 로직신호 패러티가 사용될 수 있음은 그분야의 통상의 지식을 가진 자에게는 자명하다.
퓨즈박스 어레이(600)는 노말 워드라인 인에이블신호(nwex)와 컴플리멘타리 리던던트 워드라인 인에이블신호(rwex)를 발생하도록 구성되었다. 본 실시예에서, 노말 워드라인은 nwex 가 로직 0이고 rwex 가 로직 1일때 인에이블된다. 도 6에서, 퓨즈박스 어레이(600)에서 각 퓨즈박스는 메인 워드라인 신호발생기(604)의 한세트의 노말 노아 게이트(6080-6087)과 서브워드라인 신호발생기(606)의 한세트의 리던던트 노아 게이트(6100-6107)에 연결된다.
노아 게이트(6120-6127)의 출력신호(rxaz〈0〉-rxaz〈7〉)는 리던던트 메인 워드라인을 결정한다. 낸드 게이트(6140-6143)의 출력신호(rpxaz〈0〉-rpxaz〈3〉)는 리던던트 서브 워드라인을 결정한다. 이것들은 각 리던던트 워드라인의 8개의 리던던트 메인 워드라인 및 4개의 서브워드라인으로 직접 각각 맵핑되어진다. 예를 들면, 퓨즈박스(6020)는 제1리던던트 메인 워드라인(rxaz〈0〉)과 리던던트 메인 워드라인(〈rpxaz〈0〉)의 제1서브워드라인에 할당되고, 퓨즈박스(61013)는 rxaz〈5〉과 rpxaz〈1〉에 맵핑된다.
노아 게이트의 입력신호중 하나가 로직 1이면, 노아게이트의 출력은 소정값을 발생한다. 예를 들면, 도 6의 노아 게이트(608i), (610i)는 4개의 입력이 모두 로직 0일 때만 로직 1의 출력을 발생하고 4개의 입력이 모두 로직 1일 때만 로직 0의 출력을 발생한다.
노아 게이트(6080-6087)의 출력은 노아 게이트(6120-6127)의 제1입력에 연결된다. 노아 게이트(610)의 출력은 리페어 워드라인 드라이버로서 작용하는 낸드 게이트(6140-6143)의 입력에 연결된다. 낸드 게이트(6140-6143)는 리페어 워드라인 드라이버신호 rpxaz〈0〉-rpxaz〈3〉를 그들의 출력신호로 발생한다. 낸드 게이트(6140-6143)의 출력은 노아 게이트(616)에 연결된다. 노아 게이트(616)의 출력은 인버터(618)에 연결된다. 인버터(618)의 출력은 인버터(620)에 연결된다. 인버터(618)의 출력은 노말 워드라인 인에이블신호(nwex)를 제공한다. 인버터(620)의 출력은 리페어 워드라인 인에이블신호(rwex)를 제공한다. 리페어 워드라인 인에이블신호(rwex)는 각 노아 게이트(6120-6127)의 제2입력에 연결된다. 노아 게이트(6120-6127)는 리페어 워드라인 어드레스신호(rxaz〈0〉-rxaz〈7〉)를 발생한다. 즉, 리페어 어드레스(rxaz)의 2진 값은 결합셀을 포함하는 워드라인을 나타낸다.
정상상태에서, 모든 퓨즈박스(602i)는 로직 0을 발생한다. 노아 게이트(608i)의 모든 입력은 로직 0이고, 노아 게이트(608i)는 로직 1을 발생한다. 게다가, 노아 게이트(610i)의 모든 입력은 정상적으로 로직 "0"이고, 노아 게이트(610i)는 로직 1을 발생한다. 결과적으로, 모든 낸드 게이트(614i)는 리페어 워드라인 선택신호(rpxaz〈0〉-rpxaz〈3〉)로서 로직 0을 발생하는데, 이는 리던던트 메인 워드라인(RMWL)의 서브 워드라인중 어느 것도 활성화되지 않았음을 의미한다. 결과적으로, 노아 게이트(616)의 입력은 모두 로직 0이므로, 노아 게이트(616)은 그의 출력으로 로직 1을 발생한다. 그 결과, 인버터(618)는 로직 0을 발생하고, 인버터(620)는 로직 1을 발생한다. 따라서, 노말 워드라인 인에이블신호(nwex)는 로우(즉 로직 0)으로 구동되고, 리페어 워드라인 인에이블신호(rwex)는 하이(즉, 로직 1)로 구동되는데, 이는 노말 워드라인이 활성화되어야 한다는 것을 의미한다. 즉, 노아 게이트(612i)는 입력으로 모두 로직 1을 받아 리던던트 워드라인〈i〉에 대응하는 리페어 어드레스 출력 rxaz〈i〉으로 로직 0을 발생한다. 도 6의 실시예에서, 그런 조건은 노말워드라인을 인에이블시키고, 리페어 워드라인은 하나도 인에이블되지 않는다.
리페어 어드레스가 리던던트 워드라인에 어떻게 할당되는 가를 이해하기 위하여, 퓨즈박스(6020)가 선택된 어드레스에 매칭된다고 가정한다. 주어진 어드레스신호는 모든 퓨즈박스에 인가되고(도 6에는 도시되지 않음), 퓨즈박스중 하나의 퓨즈박스, 즉 선택된 어드레스가 이미 프로그램되어 있는 퓨즈박스(6020)는 로직 1의 신호를 발생하고, 나머지 퓨즈박스(6021-6027)는 로직 0의 신호를 발생한다. 노아 게이트(6100)의 입력은 퓨즈박스(6020)으로부터 로직 1의 신호를 입력하여 로직 0의 신호를 발생한다. 노아 게이트(6101-6103)는 로직 0의 신호를 입력하여 로직 1의 신호를 발생한다. 결과적으로, 낸드 게이트(6140)는 rpxaz 으로서 로직 1의 신호를 발생하고, 낸드 게이트(6141-6143)는 rpxaz〈1〉-rpxaz〈3〉으로서 로직 0을 발생한다. 노아 게이트(616)는 그러므로 로직 0을 발생한다. 그 결과, 인버터(618)는 로직 1의 신호를 발생하고, 인버터(620)는 로직 0을 발생한다.
게다가, 노아 게이트(6081-6087)의 입력은 모두 로직 0이고 그의 출력은 로직 1이 된다. 따라서, 노말 워드라인 인에이블신호(nwex)는 하이(즉, 로직 1)로 구동되고, 리페어 워드라인 인에이블신호(rwex)는 로우(즉, 로직 0)으로 구동된다. 즉, 노말 워드라인은 디스에이블되고, 리페어 워드라인은 인에이블된다. 결과적으로 노아 게이트(6120)의 두 입력은 로직 0을 받아 출력(rxaz〈0〉)으로 로직 1을 발생한다.
한편, 노아 게이트(6121-6127)는 모두 로직 1의 입력신호를 받아 제1리페어 메인 워드라인에 대응하는 리페어 어드레스 출력(rxaz〈1〉-rxaz〈7〉)으로 로직 0을 발생한다. 상기에서 설명한 바와같이 로직 1의 출력(rpxaz〈0〉)은 로직 1의 rxaz〈0〉과 결합되어 제1리던던트 메인 워드라인과 그의 서브워드라인을 발생한다. 노말 워드라인은 nwex가 하이상태이므로 디스에이블된다. 다른 리던던트관련 회로는 rwex가 로우, 즉 로직 0일때 인에이블된다. 이와 마찬가지로 결함 입력 어드레스와 매칭된 다른 프로그램된 퓨즈박스는 리던던트 워드라인과 퓨즈박스를 직접 맵핑시키는 해당하는 rxaz〈i〉, rpxaz〈i〉신호를 발생한다.
그 분야의 통상의 지식을 가진 자는 도 6에 도시된 바와같은 특징을 갖는 Y-퓨즈박스 및 리페어회로가 컬럼 리던던시를 수행하는데 사용될 수 있음을 알 수 있을 것이다.
도 6의 리페어구조에서, 결함셀의 위치는 중요하지 않다. 원칙적으로, 임의 이용가능한 리던던트 워드라인은 결함셀을 대체할 것이다. 휴즈박스중 주어진 리던던트 워드라인 드라이버에 연결된 휴즈박스가 끊어졌다면, 그 리던던트 워드라인은 인에이블되고, 노말 워드라인은 디스에이블된다. 주어진 리던던트 워드라인이 결함이면, 그 리던던트 워드라인 드라이버에 연결된 퓨즈박스들은 단순히 사용되지 않는다. 예를 들면, 출력 rpxaz〈0〉, rxaz〈0〉에 의해 구동된 리페어 워드라인이 결함인 경우에는 퓨즈박스(6020)는 단순히 사용되지 않는다. 퓨즈박스가 결함인 경우에는 그 퓨즈박스는 단순히 사용되지 않으며 대신 다른 퓨즈박스가 사용된다.
본 발명의 구조에서, 적어도 하나의 블럭, 즉 도 5의 특정블럭(50215)은 노말셀과 리페어셀을 구비한다. 리던던트 워드라인이 노말블럭과 같은 블럭에 위치하는 경우에는, 2개의 워드라인 선택패스, 즉 노말 워드라인 선택용 패스와 리던던트 워드라인 선택용 패스가 필요하다. 본 발명의 구조의 다른 관점에서, 노말 및 리던던트 메모리셀을 포함하는 메모리셀블럭내의 리페어 및 노말 워드라인을 선택하기 위한 회로를 제공한다. 도 7은 도 5의 블럭(50215)와 같은 특정블럭내의 노말 또는 리던던트 서브 워드라인 선택신호를 발생하기 위한 회로(700)의 실시예를 도시한 것이다. 예를 들면, 4개의 그런 회로가 도 5에 도시된 바와같은 특정블럭(50215)옆에 위치할 수도 있다.
블럭(710)은 노말 워드라인 인에이블신호(nwex), 노말 어드레스신호(npxaz), 타이밍 신호(px_wlcx), 리던던트 워드라인 인에이블신호(rwex) 및 리페어 어드레스신호(rpxaz)를 입력신호로 입력한다. 블럭(710)은 출력(711)을 발생한다. 블럭(720)은 타이밍신호(px_wlck)와 출력(711)을 입력하여 노말 서브-워드라인 선택신호(pxz)를 발생한다. 회로(700)는 서브워드라인 선택문제를 피할 수 있도록 구성된다. 예를 들면, 노말 워드라인의 선택된 어드레스가 제2서브 워드라인에 대응한다면, pxz〈1〉는 활성화된다. 그러나, 선택된 어드레스가 결함이고 제3서브 워드라인에 대응하는 리던던트 워드라인에 맵핑되어 있다면, pxz〈1〉 대신에 pxz〈2〉이 활성화된다. 여기서, npxaz〈0〉-npxaz〈3〉 은 어드레스 디코더에 의해 발생되는 노말 서브워드라인 인에이블신호이다.
노말 및 리던던트 워드라인 인에이블신호(nwex, rwex)와 리페어 어드레스 신호(rpaxz)은 도 6에서 설명한 바와같이 퓨즈박스에 의해서도 발생될 수 있다. 타이밍 신호(px_wlcx)는 타이밍회로 또는 유사회로에 의해 발생되어 서브워드라인 선택신호(pxz)의 발생을 동기시킨다. 노말 워드라인 어드레스신호(npaxz)는 예를 들면 도 5의 X-어드레스 디코더 어레이(508x)와 같은 어드레스 디코더로부터 입력될 수도 있다. 노말 워드라인 인에이블신호(nwex), 노말 워드라인 어드레스신호(npxaz), 타이밍신호(px_wlck)는 트랜지스터(701, 702, 703)의 게이트에 각각 연결된다. 도 7의 실시예에서, 노말 워드라인 인에이블신호(nwex)는 인버터(704)를 통해 트랜지스터(701)에 연결된다. 도 6을 참조하면, nwex 는 리페어 워드라인이 사용되지 않으면 로직 0이다. 마찬가지로, 리페어 워드라인 인에이블신호(rwex)는 인버터(705)에 연결된다. 도 6을 참조하면, rwex 는 리페어 워드라인이 사용될 때 로직 0이다. 도 7에 도시된 예에서, 서브-워드라인 선택신호(pxz〈i〉)는 타이밍신호(px_wlck)가 로직 1이고, nwex가 로직 0이고 npxaz〈i〉가 로직 1이거나 또는 rwex가 로직 0이거나 또는 rpxaz〈i〉가 로직 1인 때에 발생된다. 즉, 서브워드라인 선택신호 pxz〈i〉는 특정블럭(50215)이 동작되어 노말 메모리셀을 억세스하거나 또는 리던던트 메모리셀을 억세스하는지 발생된다.
각 메인 워드라인 구조에서 4개의 서브 워드라인을 포함하는 구조는 일반적으로 4개의 회로(700)를 구비하여 4개의 서브 워드라인 활성화신호(pxz〈0〉-pxz〈3〉)를 발생한다. 예를 들면, 8개의 서브 워드라인구조는 8pxz〈i〉 신호를 필요로 하여 8개의 회로(700)를 요구하게 된다. 서브 워드라인 선택문제는 오로지 노말 메모리셀과 리던던트 셀을 포함하는 특정블럭내에서만 발생된다. 여기서, 이 회로는 그러한 특정블럭내에서만 정상적으로 사용된다.
상기에서 설명한 바와같은 리페어구조는 다른 타입의 메모리소자에도 채택될 수 있다. 본 발명의 장치 및 방법의 실시예는 랜덤 억세스 메모리(RAM), 다이나믹 랜덤 억세스 메모리(DRAM) 또는 동기형 다이나믹 랜덤 억세스 메모리(SDRAM)에 적용될 수도 있다. 본 발명의 리페어구조를 채용한 메모리소자의 실시예의 일예가 256M 바이트 동기형 DRAM(SDRAM)이다. 이 특별한 실시예는 각각 16개의 블럭으로 분할된 8 하프-뱅크를 포함한다.
본 발명의 리던던트 구조는 본 발명의 방법 발명에 따르면 기입 또는 독출동작동안 리페어를 수행할 수 있다. 방법의 순서는 도 8의 흐름도의 실시예에서 설명되어 있다. 방법(800)에서, 선택된 메모리블럭, 도 5의 블럭(502i)와 같은 메모리블럭은 도 6에서와 같이 퓨즈박스 어레이로부터 신호비교를 기다리지 않고 선택된 워드라인이 리페어 될 필요가 있거나 없거나 동작된다. 블럭(50215)와 같은 노말 메모리셀과 하나 또는 그이상의 리던던트 워드라인을 모두 포함하는 특정 메모리블럭은 그것이 선택되는 것처럼 항상 동작한다. 블럭 등화기는 기입/독출동작사이에서 블럭을 프리차아지상태로 유지하는 것을 상기하자. 방법은 스텝 802에서 선택된 워드라인을 포함하는 블럭에 연결된 블럭 등화기가 턴오프되고 선택된 블럭의 비트라인이 감지증폭기에 연결될 때 시작한다. 스텝 804에서, 선택된 워드라인이 특정블럭내에 있는 것으로 판정되면, 오직 그 특정블럭만이 스텝 806에서 선택되어진다. 그렇지 않으면, 노말 블럭과 특정블럭이 모두 스텝 808에서 선택된다. 스텝 810에서, 로우 디코더는 로우(즉, 워드라인) 어드레스와 퓨즈로부터의 데이타를 비교한다. 퓨즈박스의 데이타가 선택된 워드라인이 정상임을 나타내면, 특정블럭은 스텝 812에서 프리차아지상태로 된다. 그 다음, 기입 또는 독출동작은 스텝 813의 노말 어드레스에서 실행된다. 비교신호가 선택된 워드라인이 결함임을 나타내면, 노말 블럭은 스텝 814에서 프리차아지상태로 된다. 그 다음 기입 또는 독출동작이 스텝 815에서 수행된다. 그다음 방법은 스텝 816에서 스텝 802로 가서 다른 어드레스에 대해 동작을 수행할 것인지 또는 스텝 818에서 종료할 것인가를 결정한다.
도 8의 방법의 실시예에서, 특정블럭에 이웃하는 블럭이 선택된 경우에도 특정블럭이 다른 이웃하는 블럭과 감지증폭기를 공유하지 않으므로 문제가 없다. 특정블럭은 항상 턴온되기 때문에 감지증폭기의 토글링 및 소비전류는 크게 감소한다. 또한, 블럭 어드레스 데이타가 항상 디코드될 필요가 없기 때문에, 글러벌 리던던시는 좀더 용이하게 수행할 수 있다.
게다가, 본 발명의 소자 및 방법의 실시예는 결함 메모리셀의 효과적인 리페어를 제공하는 메모리회로용 글로벌 리던던시구조를 제공한다. 특히, 결함셀은 주어진 뱅크의 임의 블럭에 의해 리페어 될 수 있다. 단지 리페어될 메모리셀의 수에 대한 제한은 이용가능한 퓨즈박스의 수에 의한다. 게다가, 본 발명의 실시예의 리페어구조는 결함 리던던트 워드라인 및 결함 퓨즈박스의 대체도 가능케 한다.

Claims (19)

  1. 각각 노말 메모리셀 어레이를 구비하고, 복수개의 블럭중 하나는 리던던트 메모리셀 어레이를 포함하는 특정블럭인, 복수개의 메모리블럭과;
    상기 복수개의 메모리블럭에 이웃하여 배열되고, 복수개의 메모리블럭에 연결되어 상기 특정블럭을 제외한 다른 복수개의 블럭은 이웃하는 블럭과 감지증폭기를 공유하는, 복수개의 감지증폭기 뱅크를 포함하며,
    상기 특정블럭은 전용의 감지증폭기뱅크에 연결되며, 리던던시 메모리셀은 상기 복수개의 메모리블럭중 하나의 결함 메모리셀과 대체시킬 수 있는 것을 특징으로 하는 메모리소자.
  2. 제1항에 있어서, 상기 특정블럭의 복수개의 리던던트 메모리셀은 복수개의 리던던트 워드라인에 배열되고, 상기 각 블럭의 복수개의 노말 메모리셀과 상기 특정블럭의 복수개의 노말 메모리셀은 복수개의 노말 워드라인에 배열되는 것을 특징으로 하는 메모리소자.
  3. 제 2항에 있어서, 상기 복수개의 노말 워드라인은 제1의 복수개의 노말 메인 워드라인과 제2의 복수개의 노말 서브 워드라인을 구비하는 것을 특징으로 하는 메모리소자.
  4. 제2항에 있어서, 상기 복수개의 리던던트 워드라인은 제1의 복수개의 리던던트 메인 워드라인과 제2의 복수개의 리던던트 서브 워드라인을 구비하는 것을 특징으로 하는 메모리소자.
  5. 제2항에 있어서, 복수개의 퓨즈박스를 더 포함하며, 복수개의 퓨즈박스 각각은 메모리블럭에 위치하는 결함 어드레스를 특정블럭의 리던던트 워드라인중 선택된 하나에 선택적으로 할당하도록 구성되는 것을 특징으로 하는 메모리소자.
  6. 제1항에 있어서, 복수개의 비트라인을 더 포함하며, 각각의 노말 메모리셀의 어드레스는 비트라인중 하나와 노말 워드라인중 하나사이의 교차점에 대응하며 각각의 리던던트 메모리셀의 어드레스는 비트라인중 하나와 리던던트 워드라인중 하나사이의 교차점에 대응하도록 구성되는 것을 특징으로 하는 메모리소자.
  7. 제6항에 있어서, 복수개의 비트라인에 연결된 비트라인 디코더를 더 포함하며, 특정블럭은 복수개의 블럭중 다른 메모리블럭보다 비트라인 디코더에 가깝게 위치하는 것을 특징으로 하는 메모리소자.
  8. 제2항에 있어서, 복수개의 노말 워드라인 또는 복수개의 리던던트 워드라인 또는 상기 복수개의 노말 워드라인과 복수개의 리던던트 워드라인 모두에 연결된 워드라인 어드레스 디코더를 더 포함하는 것을 특징으로 하는 메모리소자.
  9. 제1항에 있어서, 복수개의 블럭등화기를 더 포함하며, 각 블럭등화기는 복수개의 메모리블럭중 적어도 하나의 메모리블럭에 연결되는 것을 특징으로 하는 메모리소자.
  10. 제1항에 있어서, 상기 메모리소자는 동기형 랜덤 억세스 메모리(SDRAM)인 것을 특징으로 하는 메모리소자.
  11. 제9항에 있어서, 상기 동기형 랜덤 억세스 메모리는 256M 바이트 SDRAM인 것을 특징으로 하는 메모리소자.
  12. 각각 노말 메모리셀 어레이를 구비하고, 복수개의 블럭중 하나는 리던던트 메모리셀 어레이를 더 포함하는 특정블럭인, 복수개의 메모리블럭을 제공하고;
    상기 특정블럭을 제외한 다른 복수개의 메모리 블럭은 이웃하는 블럭과 감지증폭기 뱅크를 공유하도록 복수개의 감지증폭기 뱅크를 복수개의 메모리블럭에 연결하는 것을 특징으로 하는 글로벌 리던던시를 갖는 메모리소자를 동작시키는 방법.
  13. 제12항에 있어서, 상기 복수개의 노말 블럭중 적어도 하나의 블럭에 연결된 블럭등화기는 상기 연결전에 턴오프되는 것을 특징으로 하는 방법.
  14. 제12항에 있어서, 상기 특정블럭에 연결된 블럭등화기는 상기 연결전에 턴오프되는 것을 특징으로 하는 방법.
  15. 제12항에 있어서, 상기 특정블럭의 메모리셀에 기입 또는 독출동작을 수행하는 것을 더 포함하는 것을 특징으로 하는 방법.
  16. 제12항에 있어서, 상기 선택된 노말 블럭의 메모리셀에 기입 또는 독출동작을 수행하는 것을 더 포함하는 것을 특징으로 하는 방법.
  17. 복수개의 노말 메모리셀블럭과 복수개의 리던던트 셀을 구비한 특정 메모리셀블럭을 포함하는 메모리소자를 동작시키는 방법에 있어서,
    입력어드레스를 디코딩하고;
    상기 특정블럭을 활성화하며;
    입력어드레스가 상기 특정블럭이외의 블럭을 선택하는가를 결정하고;
    입력어드레스가 상기 특정블럭 이외의 블럭을 선택하는 경우에는 선택된 노말 블럭을 활성화시키며;
    디코딩된 어드레스가 결함메모리셀을 포함하는 가를 결정하는 것을 특징으로 하는 방법.
  18. 제17항에 있어서, 디코딩된 어드레스가 결함 메모리셀을 포함하는 경우에는 노말블럭을 프리차아지상태로 설정하고,
    상기 특정블럭의 하나 또는 그이상의 리던던트 메모리셀에 기입 또는 독출도작을 수행하는 것을 특징으로 하는 방법.
  19. 제17항에 있어서, 디코딩된 어드레스가 결함 메모리셀을 포함하지 않는 경우에는 상기 특정블럭을 프리차아지상태로 설정하고,
    상기 선택된 노말 블럭의 하나 또는 그이상의 노말 메모리셀에 기입 또는 독출도작을 수행하는 것을 특징으로 하는 방법.
KR1020000030159A 1999-11-08 2000-06-01 글로벌 리던던시를 갖는 메모리소자 및 그 동작 방법 KR100790442B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/436,071 1999-11-08
US9/436,071 1999-11-08
US09/436,071 US6084807A (en) 1999-11-08 1999-11-08 Memory device with global redundancy

Publications (2)

Publication Number Publication Date
KR20010049472A true KR20010049472A (ko) 2001-06-15
KR100790442B1 KR100790442B1 (ko) 2008-01-02

Family

ID=23730987

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000030159A KR100790442B1 (ko) 1999-11-08 2000-06-01 글로벌 리던던시를 갖는 메모리소자 및 그 동작 방법

Country Status (2)

Country Link
US (1) US6084807A (ko)
KR (1) KR100790442B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100484083B1 (ko) * 2001-08-28 2005-04-20 미쓰비시덴키 가부시키가이샤 플래시 메모리

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4179687B2 (ja) * 1998-12-24 2008-11-12 株式会社ルネサステクノロジ 半導体記憶装置
KR100364791B1 (ko) * 1999-09-15 2002-12-16 주식회사 하이닉스반도체 로우 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치 및 그의 페일 어드레스 구제방법
KR100363085B1 (ko) * 1999-11-05 2002-12-05 삼성전자 주식회사 리던던시 효율을 향상시키는 로우 리던던시 스킴을 갖는반도체장치
US7173867B2 (en) * 2001-02-02 2007-02-06 Broadcom Corporation Memory redundancy circuit techniques
US6745354B2 (en) 2000-02-02 2004-06-01 Broadcom Corporation Memory redundancy implementation
US8164362B2 (en) * 2000-02-02 2012-04-24 Broadcom Corporation Single-ended sense amplifier with sample-and-hold reference
US6411557B2 (en) * 2000-02-02 2002-06-25 Broadcom Corporation Memory architecture with single-port cell and dual-port (read and write) functionality
JP2001273788A (ja) * 2000-03-29 2001-10-05 Hitachi Ltd 半導体記憶装置
DE10038664B4 (de) * 2000-08-08 2009-08-27 Qimonda Ag Halbleiterspeicher mit Redundanz-Schaltung für Wortleitungen
US6496425B1 (en) 2000-08-21 2002-12-17 Micron Technology, Inc Multiple bit line column redundancy
US6504768B1 (en) 2000-08-25 2003-01-07 Micron Technology, Inc. Redundancy selection in memory devices with concurrent read and write
US6445625B1 (en) 2000-08-25 2002-09-03 Micron Technology, Inc. Memory device redundancy selection having test inputs
KR100375987B1 (ko) * 2000-12-28 2003-03-15 삼성전자주식회사 반도체 메모리 장치의 리던던시 회로
US6714467B2 (en) * 2002-03-19 2004-03-30 Broadcom Corporation Block redundancy implementation in heirarchical RAM's
KR100408714B1 (ko) * 2001-06-28 2003-12-11 주식회사 하이닉스반도체 반도체 메모리 장치의 컬럼 리페어회로 및 방법
US6801471B2 (en) * 2002-02-19 2004-10-05 Infineon Technologies Ag Fuse concept and method of operation
KR100468315B1 (ko) * 2002-07-15 2005-01-27 주식회사 하이닉스반도체 리페어 회로
US7123512B2 (en) * 2002-07-19 2006-10-17 Micron Technology, Inc. Contiguous block addressing scheme
KR100480607B1 (ko) * 2002-08-02 2005-04-06 삼성전자주식회사 리던던시 워드라인에 의하여 결함 워드라인을 대체하는경우 대체효율을 향상시키는 반도체 메모리 장치
KR100492799B1 (ko) 2002-11-08 2005-06-07 주식회사 하이닉스반도체 강유전체 메모리 장치
KR100512178B1 (ko) * 2003-05-28 2005-09-02 삼성전자주식회사 플렉서블한 열 리던던시 스킴을 갖는 반도체 메모리 장치
JPWO2005081260A1 (ja) * 2004-02-20 2008-01-17 スパンション エルエルシー 半導体記憶装置および半導体記憶装置の冗長方法
KR100604884B1 (ko) * 2004-07-13 2006-07-31 삼성전자주식회사 리패어 신호 전송라인들의 갯수를 감소시킨 반도체메모리장치
US7405989B2 (en) * 2005-03-07 2008-07-29 Taiwan Semiconductor Manufacturing Co., Ltd. Electrical fuses with redundancy
US7251173B2 (en) * 2005-08-02 2007-07-31 Micron Technology, Inc. Combination column redundancy system for a memory array
US20080291760A1 (en) * 2007-05-23 2008-11-27 Micron Technology, Inc. Sub-array architecture memory devices and related systems and methods
JP5319387B2 (ja) * 2009-05-13 2013-10-16 ルネサスエレクトロニクス株式会社 半導体チップの救済設計方法
KR20120135642A (ko) * 2011-06-07 2012-12-17 에스케이하이닉스 주식회사 워드라인 구동신호 제어 회로 및 이를 구비하는 반도체 메모리 장치와 워드라인 구동 방법
US9104588B2 (en) * 2013-03-01 2015-08-11 Micron Technology, Inc. Circuits, apparatuses, and methods for address scrambling
US9153343B2 (en) * 2013-11-13 2015-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device having RRAM-based non-volatile storage array
KR102227124B1 (ko) 2014-12-26 2021-03-12 삼성전자주식회사 반도체 장치
US10157097B2 (en) * 2016-08-11 2018-12-18 SK Hynix Inc. Redundant bytes utilization in error correction code
US11232849B2 (en) * 2019-12-03 2022-01-25 Micron Technology, Inc. Memory device with a repair match mechanism and methods for operating the same
US11815995B1 (en) * 2022-04-27 2023-11-14 Macronix International Co., Ltd. Redundancy schemes for repairing column defects

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4763305A (en) * 1985-11-27 1988-08-09 Motorola, Inc. Intelligent write in an EEPROM with data and erase check
US4718041A (en) * 1986-01-09 1988-01-05 Texas Instruments Incorporated EEPROM memory having extended life
KR0145219B1 (ko) * 1995-03-31 1998-08-17 김광호 로우리던던시기능을 가지는 반도체메모리장치
US5621690A (en) * 1995-04-28 1997-04-15 Intel Corporation Nonvolatile memory blocking architecture and redundancy
US5687108A (en) * 1996-04-10 1997-11-11 Proebsting; Robert J. Power bussing layout for memory circuits
JPH10199292A (ja) * 1997-01-06 1998-07-31 Mitsubishi Electric Corp 半導体記憶装置
US6061281A (en) * 1997-11-27 2000-05-09 Nec Corporation Redundancy method and semiconductor circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100484083B1 (ko) * 2001-08-28 2005-04-20 미쓰비시덴키 가부시키가이샤 플래시 메모리

Also Published As

Publication number Publication date
US6084807A (en) 2000-07-04
KR100790442B1 (ko) 2008-01-02

Similar Documents

Publication Publication Date Title
KR100790442B1 (ko) 글로벌 리던던시를 갖는 메모리소자 및 그 동작 방법
JP3862330B2 (ja) 半導体記憶装置
US20080266990A1 (en) Flexible redundancy replacement scheme for semiconductor device
KR100368367B1 (ko) 반도체 기억 장치
JPH0817197A (ja) 半導体記憶装置
JP4607685B2 (ja) 半導体メモリ
JP3254432B2 (ja) ドメインへの冗長要素グループの選択的割当てによる高信頼性半導体集積回路メモリ
KR0167678B1 (ko) 컬럼 리던던시 회로를 가지는 반도체 메모리 장치
US6144591A (en) Redundancy selection circuit for semiconductor memories
US6243306B1 (en) Defect management engine for generating a unified address to access memory cells in a primary and a redundancy memory array
US5978291A (en) Sub-block redundancy replacement for a giga-bit scale DRAM
US5970002A (en) Semiconductor memory device having redundancy function
KR100305936B1 (ko) 결함허용메모리소자와그제조방법
US6388925B1 (en) Row redundancy scheme capable of replacing defective wordlines in one block with redundant wordlines in another block
KR100305934B1 (ko) 가변도메인리던던시교체구조를구비한메모리소자
US20120307578A1 (en) Semiconductor device having redundant select line to replace regular select line
KR100963552B1 (ko) 반도체 메모리
JP3688443B2 (ja) 半導体記憶装置
US5877992A (en) Data-bit redundancy in semiconductor memories
US6813198B2 (en) Semiconductor memory device and method of repairing the same
JP4693197B2 (ja) 半導体記憶装置
KR100291132B1 (ko) 각각의 뱅크에 대한 용장 치환 선택 신호를 출력하기 위한 반도체 메모리 장치
US6262923B1 (en) Semiconductor memory device with redundancy function
JP2013016222A (ja) 半導体装置
KR100466983B1 (ko) 면적을 최소화하고 리던던시 효율을 향상시키는 리던던시회로를 갖는 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20121121

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20131122

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20141126

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee