KR100364791B1 - 로우 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치 및 그의 페일 어드레스 구제방법 - Google Patents
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Abstract
메인셀영역의 로우 어드레스에 페일(Fail)이 발생했을 경우에 구제 효율을 높이고, 구제회로를 효율적으로 레이아웃 하기에 알맞은 로우 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치 및 그의 페일 어드레스 구제방법을 제공하기 위한 것이다.
이와 같은 목적을 달성하기 위한 로우 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치는 2개의 트랜지스터와 2개의 강유전체 커패시터로 구성된 스플릿 워드라인 셀(SWL Cell)을 단위셀로 하는 셀 어레이에서 SWL쌍중 한 로우(Row)에서만 페일 로우(Fail Row)가 발생해도 항상 SWL 쌍으로 페일 로우를 구제하기 위한 비휘발성 강유전체 메모리 장치에 있어서, 복수개의 SWL 셀 어레이로 구성된 제 1, 제 2 셀 어레이부와, 상기 제 1, 제 2 셀 어레이부의 사이에 배열되어 상기 제 1, 제 2 셀 어레이부의 임의의 SWL 셀을 구동시키기 위한 신호를 출력하는 제 1, 제 2 로컬 워드라인 드라이버부로 구성된 메인셀영역과, 상기 메인셀영역의 상기 제 1, 제 2 로컬 워드라인 드라이버부 중 하나를 활성화시키기 위한 제어신호를 출력하는 메인 워드라인 드라이버와, 상기 메인셀영역의 로우 어드레스를 선택하는 동작에 오류가 발생할 경우 이를 구제하기 위해 상기 메인셀영역과 기본적 셀 구성이 같은 리던던시 제 1, 제 2 셀 어레이부와, 리던던시 제 1, 제 2 로컬 워드라인 드라이버부로 구성된 리던던시셀영역과, 상기 메인셀영역의 로우 어드레스를 선택하는 동작에 결함이 발생되었을 경우 상기 메인 워드라인 드라이버에 비활성화 신호를 출력시키기 위해 상기 메인 워드라인 드라이버에 연결되고, 상기 리던던시셀영역의 상기 리던던시 제 1, 제 2 로컬 워드라인 드라이버부에 리던던시 제어신호를 출력시키기 위해 상기 제1, 제2리던던시 로컬 워드라인 드라이버에 연결된 로우 리던던시 구동회로부와, 상기 메인셀영역과 리던던시셀영역의 임의의 SWL 셀에 대응되는 제 1, 제 2 스플릿 워드라인에 인가될 구동신호를 상기 메인셀영역이나 리던던시셀영역의 상기 제 1, 제 2 로컬 워드라인 드라이버부로 인가하는 로컬 X디코더부를 포함하여 구성됨을 특징으로 한다.
Description
본 발명은 반도체 메모리장치에 대한 것으로, 특히 메인셀영역에서 로우 어드레스에 페일이 발생되었을 때 이를 효과적으로 구제하기에 알맞은 로우 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치 및 그의 페일 어드레스 구제방법에 관한 것이다.
일반적으로 반도체 기억소자로 많이 사용되는 DRAM(Dynamic Random Access Memory)정도의 데이터 처리속도를 갖고, 전원의 오프(off)시에도 데이터가 보존되는 강유전체 메모리 즉, FRAM(Ferroelectric Random Access Memory)이 차세대 기억소자로 주목받고 있다.
FRAM은 DRAM과 거의 유사한 구조를 갖는 기억소자로서 커패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류분극을 이용한 것이다.
이와 같은 잔류분극 특성으로 인해 전계를 제거하여도 데이터가 지워지지 않는다.
도 1은 일반적인 강유전체의 히스테리시스 루프를 나타낸 특성도이다.
도 1에서와 같이, 전계에 의해 유기된 분극이 전계를 제거하여도 잔류분극(또는 자발분극)의 존재로 인하여 소멸되지 않고 일정량(d,a상태)을 유지하고 있는 것을 알 수 있다.
상기 d, a상태를 각각 1, 0으로 대응시켜 기억소자로 응용한 것이다.
이하, 첨부 도면을 참조하여 종래 비휘발성 강유전체 메모리 장치에 대하여 설명하면 다음과 같다.
도 2는 종래 비휘발성 강유전체 메모리 소자의 단위셀을 나타내었다.
도 2에 도시된 바와 같이, 일방향으로 형성된 비트라인(B/L)과, 상기 비트라인과 교차하는 방향으로 형성된 워드라인(W/L)과, 워드라인에 일정한 간격을 두고 워드라인과 동일한 방향으로 형성된 플레이트 라인(P/L)과, 게이트가 상기 워드라인에 연결되고 소오스는 상기 비트라인에 연결되는 트랜지스터(T1)와, 두 단자중 제 1 단자가 상기 트랜지스터(T1)의 드레인에 연결되고 제 2 단자는 상기 플레이트 라인(P/L)에 연결되는 강유전체 커패시터(FC1)를 포함하여 구성된다.
이와 같이 구성된 종래 비휘발성 강유전체 메모리 소자의 데이터 입출력 동작은 다음과 같다.
도 3a는 종래 비휘발성 강유전체 메모리 소자의 쓰기 모드(Write mode)의 동작을 나타낸 타이밍도이고, 도 3b는 읽기 모드(Read mode)의 동작을 나타낸 타이밍도이다.
먼저, 쓰기 모드의 경우 외부에서 인가되는 칩 인에이블 신호(CSBpad)가 하이(high)에서 로우(low)로 활성화되고, 동시에 쓰기 인에이블 신호(WEBpad)를 하이에서 로우로 인가하면, 쓰기 모드가 시작된다.
이어, 쓰기 모드에서의 어드레스 디코딩이 시작되면, 해당 워드라인에 인가되는 펄스가 "로우"에서 "하이"로 천이되어 셀이 선택된다.
이와 같이, 워드라인이 "하이"상태를 유지하고 있는 구간에서 해당 플레이트 라인에는 차례로 일정구간의 "하이" 신호와 일정 구간의 "로우" 신호가 인가된다.
그리고 선택된 셀에 로직값 "1" 또는 "0"을 쓰기 위하여 해당 비트라인에 쓰기 인에이블 신호(WEBpad)에 동기되는 "하이" 또는 "로우" 신호를 인가한다.
즉, 비트라인에 "하이"신호를 인가하고, 워드라인에 인가되는 신호가 "하이"상태인 구간에서 플레이트 라인에 인가되는 신호가 "로우"이면 강유전체 커패시터에는 로직값 "1"이 기록된다.
그리고 비트라인에 "로우"신호를 인가하고, 플레이트 라인에 인가되는 신호가 "하이"신호이면 강유전체 커패시터에는 로직값 "0"이 기록된다.
이와 같은 쓰기 모드의 동작으로 셀에 저장된 데이터를 읽어내기 위한 동작은 다음과 같다.
먼저, 외부에서 칩 인에이블 신호(CSBpad)를 "하이"에서 "로우"로 활성화시키면, 해당 워드라인이 선택되기 이전에 모든 비트라인은 이퀄라이저 신호에 의해 "로우" 전압으로 등전위 된다.
그리고 각 비트라인을 비활성화시킨 다음, 어드레스를 디코딩하고, 디코딩된 어드레스에 의해 해당 워드라인에는 "로우"신호가 "하이" 신호로 천이되어 해당 셀을 선택한다.
선택된 셀의 플레이트 라인에 "하이" 신호를 인가하여 강유전체 메모리에 저장된 로직값 "1"에 상응하는 데이터를 파괴시킨다.
만약, 강유전체 메모리에 로직값 "0"이 저장되어 있다면, 그에 상응하는 데이터는 파괴되지 않는다.
이와 같이 파괴된 데이터와, 파괴되지 않은 데이터는 전술한 히스테리시스 루프의 원리에 의해 서로 다른값을 출력하게 되어 센스앰프는 로직값 "1" 또는 "0"을 센싱하게 된다.
즉, 데이터가 파괴된 경우는 도 1의 히스테리시스 루프에서처럼 d에서 f로 변경되는 경우이고, 데이터가 파괴되지 않은 경우는 a에서 f로 변경되는 경우이다.
따라서, 일정시간이 경과한 후에 센스앰프가 인에이블되면, 데이터가 파괴된 경우는 증폭되어 로직값 "1"을 출력하고, 데이터가 파괴되지 않는 경우는 로직값 "0"을 출력한다.
이와 같이, 센스앰프에서 데이터를 출력한 후에는 원래의 데이터로 복원하여야 하므로 해당 워드라인에 "하이"신호를 인가한 상태에서 플레이트 라인을 "하이"에서 "로우"로 비활성화시킨다.
상기와 같은 종래 비휘발성 강유전체 메모리 소자의 구동회로를 보다 상세히 설명하면 다음과 같다.
그리고 도 4는 종래 비휘발성 강유전체 메모리 장치의 전체 구성을 나타낸 블록도이고, 도 5는 종래 기술에 따른 비휘발성 강유전체 메모리 장치의 단위 구성도이며, 도 6은 도 5의 부분적 상세도이다.
본 발명 비휘발성 강유전체 메모리 장치의 단위 구성도는 도 5와 도 6에 도시된 바와 같이 크게 메인 워드라인 드라이버(1)와, 메인 워드라인 드라이버(1)의 일측에 형성된 제 1 셀 어레이부(2)와, 제 1 셀 어레이부(2)의 일측에 형성된 제 1 로컬 워드라인 드라이버(3)와, 제 1 로컬 워드라인 드라이버(3)의 일측에 형성된 제 2 로컬 워드라인 드라이버(4)와, 상기 제 2 로컬 워드라인 드라이버(4)의 일측에 형성된 제 2 셀 어레이부(5)와, 상기 제 1 로컬 워드라인 드라이버(3)의 상부에 형성된 제 1 로컬 X디코더부(6)와, 상기 제 2 로컬 워드라인 드라이버(4)의 상부에 형성된 제 2 로컬 X디코더부(7)로 구성된다.
여기서, 제 1 로컬 워드라인 드라이버(3)는 메인 워드라인 드라이버(1)의 출력신호와 제 1 로컬 X디코더부(6)의 출력신호를 입력받아 제 1 셀 어레이부(2)의 워드라인을 선택한다.
제 2 로컬 워드라인 드라이버(4)는 메인 워드라인 드라이버(1)의 출력신호와 제 2 로컬 X디코더부(7)의 출력신호를 입력받아 제 2 셀 어레이부(5)의 워드라인을선택한다.
이와 같은 종래 기술에 따른 비휘발성 강유전체 메모리 소자는 메인 워드라인 드라이버(1)의 출력신호가 제 1, 제 2 로컬 워드라인 드라이버(3,4)의 공통 입력으로 사용됨을 알 수 있다.
따라서 셀 어레이부의 선택은 상기 제 1 로컬 X디코더부(6)의 출력신호와 제 2 로컬 X디코더부(7)의 출력신호에 의해 결정된다.
즉, 제 1, 제 2 로컬 X디코더부(6,7)의 출력신호에 의해 제 1 셀 어레이부(2) 또는 제 2 셀 어레이부(5)를 선택하게 되고, 선택된 셀 어레이부의 워드라인을 구동하게 된다.
도 6은 도 5의 부분적 상세도로써, 제 1, 제 2 로컬 X디코더부(6,7)의 출력신호에 따른 셀 어레이부 선택을 보여주는 도면이다.
도 6에 도시한 바와 같이, 메인 워드라인 드라이버(1)와 연결된 메인 워드라인은 제 1, 제 2 로컬 워드라인 드라이버(3,4) 및 제 1, 제 2 셀 어레이부 (2,5)를 가로지르며 형성된다.
제 1 로컬 워드라인 드라이버(3)는 상기 메인 워드라인을 통해 전달되는 메인 워드라인 드라이버(1)에서 출력되는 신호와 상기 제 1 로컬 X디코더부(6)에서 출력되는 신호를 논리곱하여 반전하는 논리 게이트(8a)로 구성된다.
그리고, 제 2 로컬 워드라인 드라이버(4)는 상기 메인 워드라인을 통해 전달되는 메인 워드라인 드라이버(1)에서 출력되는 신호와 상기 제 2 로컬 X디코더부(7)에서 출력되는 신호를 논리곱하여 반전하는 논리 게이트(8b)로 구성된다.
여기서, 상기 논리 게이트(8a)는 낸드 게이트로써, 각 낸드 게이트의 출력은 상기 메인 워드라인 드라이버(1)에서 인가되는 신호와 상관없이 상기 제 1, 제 2 로컬 X디코더부(6,7)의 출력신호에 의해 결정된다.
예를 들어, 메인 워드라인 드라이버(1)에서 하이(high) 신호가 인가된다고 가정할 때, 상기 제 1 로컬 X디코더부(6)의 출력신호가 로우(low)이고, 제 2 로컬 X디코더부(7)의 출력신호가 하이(high)이면 제 1 셀 어레이부(2)가 선택된다.
반대로, 제 1 로컬 X디코더부(6)의 출력신호가 하이(high)이고, 제 2 로컬 X디코더부(7)의 출력신호가 로우(low)이면 제 2 셀 어레이부(5)가 선택된다.
이와 같이, 셀 어레이부의 선택은 제 1, 제 2 로컬 X디코더부(6,7)의 출력신호에 의해 결정된다.
또한 도 4에 도시한 바와 같이 종래 비휘발성 강유전체 메모리 장치는 도 5 및 도 6의 구성에서 상기 제 1, 제 2 로컬 워드라인 드라이버(3,4) 및 제 1, 제 2 셀 어레이부(2,5), 그리고 제 1, 제 2 로컬 X디코더부(6,7)가 복수개 배열되어 있다.
상기와 같이 구성된 종래 비휘발성 강유전체 메모리 장치에서 로우 어드레스에 페일이 발생했을 때는 메인 워드라인 드라이버(1)와 제 1, 제 2 로컬 X디코더부(6,7) 를 모두 구동시켜서 페일된 어드레스를 구제한다.
상기와 같은 종래 비휘발성 강유전체 메모리 장치는 다음과 같은 문제가 있다.
첫째, 로우 어드레스에 페일이 발생되었을 때 메인워드라인 드라이버와 제 1 또는 제 2 로컬 X디코더부를 동시에 구동시켜야 페일된 어레이를 구제할 수 있으므로 구제효율이 떨어진다.
둘째, 로컬 X디코더부를 제 1, 제 2 로컬 워드라인 드라이버에 대응되게 구성하여야 하므로 메모리 장치의 면적이 제한적이다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 메인셀영역의 로우 어드레스에 페일(Fail)이 발생했을 경우에 구제 효율을 높이고, 구제회로를 효율적으로 레이아웃 하기에 알맞은 로우 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치 및 그의 페일 어드레스 구제방법을 제공하는 데 그 목적이 있다.
도 1은 일반적인 강유전체의 히스테리시스 루프를 나타낸 특성도
도 2는 종래 비휘발성 강유전체 메모리 소자의 단위셀 구성도
도 3a는 종래 비휘발성 강유전체 메모리 소자의 쓰기 모드(Write mode)의 동작을 나타낸 타이밍도
도 3b는 종래 비휘발성 강유전체 메모리 소자의 읽기 모드(Read mode)의 동작을 나타낸 타이밍도
도 4는 종래 비휘발성 강유전체 메모리 장치의 구성을 나타낸 블록도
도 5는 종래 기술에 따른 비휘발성 강유전체 메모리 장치의 단위 구성도
도 6은 도 5의 부분적 상세도
도 7은 본 발명에 따른 비휘발성 강유전체 메모리 소자의 구조적 단위셀 구성도
도 8은 본 발명에 따른 비휘발성 강유전체 메모리 장치의 간략화된 회로 구성도
도 9는 도 8의 동작을 설명하기 위한 타이밍도
도 10은 본 발명에 따른 비휘발성 강유전체 메모리 장치의 구성 블록도
도 11은 도 10의 기본적 단위 구성도
도 12는 도 11의 제 1, 제 2 로컬 워드라인 드라이버의 구성회로도
도 13은 로우 리던던시 구동회로를 구비한 본 발명에 따른 비휘발성 강유전체 메모리 장치의 구성을 나타낸 블록도
도 14는 로우 리던던시 구동회로를 구비한 본 발명에 따른 비휘발성 강유전체 메모리 장치의 단위 구성을 나타낸 블록도
도 15는 도 14의 로우 리던던시 구동회로부의 구성을 나타낸 도면
도 16은 도 15의 페일 어드레스 코딩부의 구성을 나타낸 도면
도 17은 도 16의 상세 회로도
도 18는 도 15의 리던던시 어드레스 감지부와 활성화 신호발생부와 비활성화 신호발생부의 상세 회로도
도 19는 본 발명의 로우 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치의 페일 어드레스 구제방법을 나타낸 알고리즘
* 도면의 주요 부분에 대한 부호의 설명 *
30,50 : 메인 워드라인 드라이버 31,51,51a : 제 1 셀 어레이부
51b : 리던던시 제 1 셀 어레이부
32,52,52a : 제 1 로컬 워드라인 드라이버부
52b : 리던던시 제 1 로컬 워드라인 드라이버부
33,53,53a : 제 2 로컬 워드라인 드라이버부
53b : 리던던시 제 2 로컬 워드라인 드라이버부
34,54,54a : 제 2 셀 어레이부 54b : 리던던시 제 2 셀 어레이부
35,55 : 로컬 X 디코더부
56 : 리던던시 구동회로부 60 : 페일 어드레스 코딩부
60_1 : 제 1 페일 어드레스 코딩 퓨즈부
60_2 : 제 2 페일 어드레스 코딩 퓨즈부
61 : 구제 어드레스 감지부 62 : 활성화 신호발생부
63 : 비활성화 신호발생부 70 : 구제 활성화 신호 제어부
71 : 어드레스 퓨즈 컷 코딩블록부 72 : 어드레스 출력부
73 : 어드레스 감지부
상기와 같은 목적을 달성하기 위한 본 발명 로우 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치는 2개의 트랜지스터와 2개의 강유전체 커패시터로 구성된 스플릿 워드라인 셀(SWL Cell)을 단위셀로 하는 셀 어레이에서 SWL쌍중 한 로우(Row)에서만 페일 로우(Fail Row)가 발생해도 항상 SWL 쌍으로 페일 로우를 구제하기 위한 비휘발성 강유전체 메모리 장치에 있어서, 복수개의 SWL 셀 어레이로 구성된 제 1, 제 2 셀 어레이부와, 상기 제 1, 제 2 셀 어레이부의 사이에 배열되어 상기 제 1, 제 2 셀 어레이부의 임의의 SWL 셀을 구동시키기 위한 신호를 출력하는 제 1, 제 2 로컬 워드라인 드라이버부로 구성된 메인셀영역과, 상기 메인셀영역의 상기 제 1, 제 2 로컬 워드라인 드라이버부 중 하나를 활성화시키기 위한 제어신호를 출력하는 메인 워드라인 드라이버와, 상기 메인셀영역의 로우 어드레스를 선택하는 동작에 오류가 발생할 경우 이를 구제하기 위해 상기 메인셀영역과 기본적 셀 구성이 같은 리던던시 제 1, 제 2 셀 어레이부와, 리던던시 제 1, 제 2 로컬 워드라인 드라이버부로 구성된 리던던시셀영역과, 상기 메인셀영역의 로우 어드레스를 선택하는 동작에 결함이 발생되었을 경우 상기 메인 워드라인 드라이버에 비활성화 신호를 출력시키기 위해 상기 메인 워드라인 드라이버에 연결되고, 상기 리던던시셀영역의 상기 리던던시 제 1, 제 2 로컬 워드라인 드라이버부에 리던던시 제어신호를 출력시키기 위해 상기 제1, 제2리던던시 로컬 워드라인 드라이버에 연결된 로우 리던던시 구동회로부와, 상기 메인셀영역과 리던던시셀영역의 임의의 SWL 셀에 대응되는 제 1, 제 2 스플릿 워드라인에 인가될 구동신호를 상기 메인셀영역이나 리던던시셀영역의 상기 제 1, 제 2 로컬 워드라인 드라이버부로 인가하는 로컬 X디코더부를 포함하여 구성됨을 특징으로 한다.
상기와 같은 구성을 갖는 본 발명 로우 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치의 페일 어드레스 구제방법은 2개의 트랜지스터와 2개의 강유전체 커패시터로 구성된 스플릿 워드라인 셀(SWL Cell)을 단위셀로 하는 셀 어레이에서 SWL쌍중 한 로우(Row)에서만 페일 로우(Fail Row)가 발생해도 항상 SWL 쌍으로 페일 로우를 구제하기 위한 비휘발성 강유전체 메모리 장치의 구제방법에 있어서, 웨이퍼 프로세스 공정이 끝난 후 칩 테스트를 실시하는 단계, 상기 칩 테스트를 실시하여 메인셀영역의 페일된 어드레스를 감지하는 단계와, 로우 어드레스에 페일이 발생되었을 경우 페일 어드레스 코딩부에서 구제할 해당 어드레스를 코딩할 수 있도록 어드레스 퓨즈를 컷팅하여 구제 어드레스 활성화 출력신호를 발생하는 단계, 상기 구제 어드레스 활성화 출력신호를 감지하여 해당 활성화 신호발생부와 비활성화 신호발생부에 구제 어드레스 신호를 보내는 단계, 상기 구제 어드레스 신호를 받아 리던던시셀영역의 제 1, 제 2 로컬 워드라인 드라이버를 활성화시키기 위한 제어신호를 발생시켜서 스플릿 워드라인 드라이버를 활성화하는 단계, 상기 리던던시셀 영역의 상기 제 1, 제 2 로컬 워드라인 드라이버에 제어신호를 발생시킴과 동시에 메인셀영역의 메인 워드라인 드라이버에 비활성화 신호를 발생시켜서 메인워드라인 드라이버를 비활성화는 단계를 포함함을 특징으로 한다.
첨부 도면을 참조하여 본 발명 로우 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치 및 그의 페일 어드레스 구제방법에 대하여 설명하면 다음과 같다.
도 7은 본 발명에 따른 비휘발성 강유전체 메모리 소자의 구조적 단위셀을 도시한 것이다.
도 7에 도시한 바와 같이, 본 발명의 비휘발성 강유전체 메모리 소자의 단위 셀은 서로 일정한 간격을 갖고 로우(Row) 방향으로 배열된 제 1 스플릿 워드라인(Split Word Line1:SWL1)과 제 2 스플릿 워드라인(Split Word Line2:SWL2), 제 1, 제 2 스플릿 워드라인(SWL1,SWL2)들을 가로지르는 방향으로 형성된 제 1 비트라인(B/L1) 및 제 2 비트라인(B/L2), 게이트가 제 1 스플릿 워드라인(SWL1)에 연결되고 드레인이 제 1 비트라인(B/L1)에 연결되는 제 1 트랜지스터(T1)와, 제 1 트랜지스터(T1)의 소오스와 상기 제 2 스플릿 워드라인(SWL2) 사이에 연결된 제 1 강유전체 커패시터(FC1)과, 게이트가 제 2 스플릿 워드라인(SWL2)에 연결되고 드레인이 제 2 비트라인(B/L2)에 연결되는 제 2 트랜지스터(T2)와, 제 2 트랜지스터(T2)의 소오스와 제 1 스플릿 워드라인(SWL1) 사이에 연결된 제 2 강유전체 커패시터(FC2)로 구성된다.
이와 같은 단위 셀을 복수개 구성하여 도 8과 같은 비휘발성 강유전체 메모리 장치가 구성되는데, 상기 단위 셀은 구조적으로는 2T/2C가 단위 셀이 되고, 데이터 저장 단위로는 1T/1C가 단위 셀이 된다.
이하에서 도 8에 도시된 비휘발성 강유전체 메모리 장치에 대해서 설명하면 다음과 같다.
도 8은 간략화한 비휘발성 강유전체 메모리 장치의 회로적 구성도이다.
도 8에 도시한 바와 같이, 로우(Row)방향으로 배열된 제 1, 제 2 스플릿 워드라인 (SWL1,SWL2)을 한쌍으로 하는 복수개의 스플릿 워드라인쌍들이 형성되고, 상기 스플릿 워드라인쌍과 직교하는 방향으로 형성되며 인접한 두개의 비트라인을 한쌍으로 하는 복수개의 비트라인(B/L1,B/L2)쌍들이 형성되고, 상기 쌍을 이루는 비트라인 사이에는 양쪽의 비트라인을 통해 전달된 데이터를 센싱하여 데이터 라인(D/L) 또는 데이터 바 라인()으로 전달하는 센싱앰프(SA)들이 형성된다.
이때, 센싱앰프(SA)들을 인에이블시키기 위한 인에이블 신호(SEN)를 출력하는 센싱앰프 인에이블부가 더 구비되고, 비트라인과 데이터 라인들을 선택적으로 스위칭하기 위한 선택스위칭신호(CS)를 출력하는 선택트랜지스터부가 더 구비된다.
이와 같은 본 발명의 비휘발성 강유전체 메모리 장치의 동작을 도 9에 도시된 타이밍도를 참조하여 설명하기로 한다.
도 9의 T0구간은 제 1 스플릿 워드라인(SWL1)과 제 2 스플릿 워드라인(SWL2)이 "H(High)"로 활성화되기 이전의 구간으로써, 모든 비트라인을 일정레벨로 프리챠지(Precharge)시킨다.
T1구간은 제 1, 제 2 스플릿 워드라인(SWL1,SWL2)이 모두 "H"가 되는 구간으로써, 강유전체 커패시터의 데이터가 비트라인에 전달되어 비트라인의 레벨이 변화된다.
이때, 로직 "High"로 저장되었던 강유전체 커패시터는 비트라인과 스플릿 워드라인에 서로 반대극성의 전계가 가해지므로 강유전체의 극성이 파괴되면서 많은 전류가 흐르게 되어 비트라인에 높은 전압이 유기된다.
반면에 로직 "Low"로 저장되었던 강유전체 커패시터는 비트라인과 스플릿 워드라인에 동일한 극성의 전계가 가해지므로 강유전체의 극성이 파괴되지 않아 전류가 적게 흐르게 되어 비트라인에 약간 작은 전압을 유기하게 된다.
비트라인에 셀 데이터가 충분히 실리면 센싱앰프를 활성화시키기 위해 센싱앰프 인에이블신호(SEN)를 하이(high)로 천이시켜 비트라인의 레벨을 증폭하게 된다.
한편, 파괴된 셀의 로직 "H" 데이터는 제 1 스플릿 워드라인(SWL1)과 제 2 스플릿 워드라인(SWL2)이 하이(high)인 상태에서 복구할 수 없으므로 다음의 T2,T3구간에서 재저장(Restore)될 수 있도록 한다.
이어, T2구간은 제 1 스플릿 워드라인(SWL1)은 로우(low)로 천이되고 제 2 스플릿 워드라인(SWL2)은 하이(high)상태를 계속 유지하는 구간으로써, 제 2 트랜지스터(T2)는 온(On)상태가 된다. 이때, 해당 비트라인이 하이상태라면 하이 데이터가 제 2 강유전체 커패시터(FC2)의 한쪽 전극에 전달되어 제 1 스플릿 워드라인(SWL1)의 로우(low)상태와 비트라인의 하이(high)레벨 사이에 로직 1 상태가 복구된다.
T3구간은 상기 제 1 스플릿 워드라인(SWL1)이 다시 하이(high)로 천이되고 제 2 스플릿 워드라인(SWL2)은 로우(low)상태로 천이되는 구간으로써, 제 1 트랜지스터(T1)가 온(On)상태가 된다. 이때 해당 비트라인이 하이상태라이면 하이 데이터가 제 1 강유전체 커패시터(FC1)의 한쪽 전극에 전달되므로써 제 2 스플릿 워드라인(SWL2)의 하이 레벨 사이에 로직 1 상태가 복구된다.
상기와 같은 동작을 하는 본 발명에 따른 비휘발성 강유전체 메모리 장치의 구성을 보다 상세하게 설명하면 다음과 같다.
도 10은 본 발명에 따른 비휘발성 강유전체 메모리 장치의 블록 구성도를 도시한 것이고, 도 11은 본 발명 비휘발성 강유전체 메모리 장치의 단위 구성도이다.
먼저, 비휘발성 강유전체 메모리 장치의 단위 구성도는 도 11에 도시한 바와 같이 메인 워드라인 드라이버(30)와, 메인 워드라인 드라이버(30)의 일측에 형성되며 복수개의 셀 어레이들로 구성된 제 1 셀 어레이부(31), 제 1 셀 어레이부(31)의 일측에 형성되며 복수개의 로컬 워드라인 드라이버들로 구성된 제 1 로컬 워드라인 드라이버부(32), 제 1 로컬 워드라인 드라이버부(32)의 일측에 형성되며 복수개의 로컬 워드라인 드라이버들로 구성된 제 2 로컬 워드라인 드라이버부(33), 제 2 로컬 워드라인 드라이버부(33) 일측에 형성되며 복수개의 셀 어레이들로 구성된 제 2 셀 어레이부(34), 제 1, 제 2 로컬 워드라인 드라이버부(32,33) 상부(또는 하부)에 형성된 로컬 X디코더부(35)를 포함하여 구성된다.
여기서, 메인 워드라인 드라이버(30)는 제 1, 제 2 로컬 워드라인 드라이버부(32,33)중 어느 하나를 활성화시키기 위한 제 1, 제 2 제어신호와, 다른 하나를 비활성화시키기 위한 제 3, 제 4 제어신호를 출력한다.
활성화를 위한 제 1, 제 2 제어신호가 R1, R2일 수도 있고, L1, L2일 수도있다.
즉, R1, R2가 제 1, 제 2 제어신호가 되면 L1, L2는 제 3, 제 4 제어신호가 되고, 반대로 L1, L2가 제 1, 제 2 제어신호가 되면 R1, R2는 제 3, 제 4 제어신호가 된다.
이때, 제 1, 제 2 제어신호가 각각 R1, R2일 경우에는 제 2 로컬 워드라인 드라이버부(33)가 활성화되고, 제 1, 제 2 제어신호가 각각 L1, L2일 경우에는 제 1 로컬 워드라인 드라이버부(32)가 활성화되며, 상기 제 1 제어신호와 제 2 제어신호는 서로 반대 위상을 갖는다.
상기 제 1, 제 2 셀 어레이부(31,34)는 도 7에 도시한 바와 같이 2개의 트랜지스터(T1,T2)와 2개의 강유전체 커패시터(FC1,FC2)를 구조적인 단위셀로하여 상기 단위셀이 복수개 형성되는 셀 어레이들로 구성된다.
상기 로컬 X디코더부(35)는 각 셀 어레이부를 구성하고 있는 스플릿 워드라인에 상응하는 만큼의 제어신호(G1,…,Gn)를 출력하며, 출력된 제어신호는 제 1, 제 2 로컬 워드라인 드라이버부(32,33)에 공통으로 입력된다.
상기 메인 워드라인 드라이버(30)는 제 1 로컬 워드라인 드라이버부(32)와 제 2 로컬 워드라인 드라이버부(33)중 어느 하나를 선택하기 위한 제어신호를 출력한다.
제어신호에 의해 선택된 로컬 워드라인 드라이버는 활성화되어 로컬 X디코더부(35)에서 출력되는 활성화 신호를 원하는 스플릿 워드라인쌍에 전달한다.
그리고 도 10에서와 같이 하나의 메인 워드라인 드라이버(30)에 상기 제 1,제 2 셀어레이부(31,34)와 제 1, 제 2 로컬 워드라인 드라이버부(32,33)와 로컬 X디코더부(35)를 한 세트로 한 구성이 복수개 구성되어 있다.
한편, 도 12는 도 11의 제 1, 제 2 로컬 워드라인 드라이버부(32,33)의 회로적 구성을 나타낸 것이다.
L1,L2가 활성화 상태인 경우의 제 1 로컬 워드라인 드라이버부(32)의 단위회로구성은 도 12에 도시한 바와 같이, 제 1 메인 워드라인 드라이버(30)에서 출력되는 활성화신호인 제 1 제어신호(L1)를 스위칭하는 제 1 스위칭 소자들(10_1,10_2), 상기 제 1 스위칭 소자들을 통해 전달된 제 1 제어신호(L1)에 의해 제어되고 상기 로컬 X디코더부(35)의 출력신호(G1,G2)를 스위칭하는 제 2 스위칭 소자들(11_1,11_2), 상기 제 2 제어신호(L2)에 의해 제어되고 상기 제 2 스위칭 소자들(11_1,11_2)을 통해 전달된 상기 로컬 X디코더부(35)의 출력신호(G1,G2)가 각각 제 1 스플릿 워드라인(SWL1_L1)과 제 2 스플릿 워드라인(SWL2_L1)으로 인가될 수 있도록 제어되는 제 3 스위칭 소자들(12_1,12_2)을 포함하여 구성된다.
여기서, 상기 제 1, 제 2, 제 3 스위칭 소자들은 모두 앤모스 트랜지스터로 구성된다.
메인 워드라인 드라이버(30)로부터 출력되는 로컬 워드라인 드라이버 활성화 신호인 제 1 제어신호(L1)와 제 2 제어신호(L2)는 서로 반대 위상을 갖는다.
다음에 R1, R2가 활성화 상태인 경우의 제 2 로컬 워드라인 드라이버부(33)의 단위회로 구성은 도 12에 도시한 바와 같이, 로컬 워드라인 드라이버를 활성화시키기 위해 메인 워드라인 드라이버에서 출력되는 제 1 제어신호(R1)를 스위칭하는 제 1 스위칭 소자들(10_1,10_2)과, 상기 제 1 스위칭 소자들을 통해 전달된 제 1 제어신호(R1)에 의해 제어되고 상기 로컬 X디코더부의 출력신호(G1,G2)를 선택적으로 스위칭하는 제 2 스위칭 소자들(11_1,11_2)과, 상기 제 2 제어신호(R2)에 의해 제어되고 상기 제 2 스위칭 소자들(11_1,11_2)을 통해 전달된 상기 로컬 X디코더부(35)의 출력신호들(G1,G2)이 각각 제 1 스플릿 워드라인(SWL1_R1) 및 제 2 스플릿 워드라인(SWL2_R1)으로 전달될 수 있도록 제어되는 제 3 스위칭 소자들(12_1,12_2)을 포함하여 구성된다.
여기서, 상기 제 1, 제 2, 제 3 스위칭 소자들은 모두 앤모스 트랜지스터로 구성된다.
도 12에서와 같이 상기와 같은 단위회로가 상기 제 1, 제 2 로컬 워드라인 드라이버부(32,33)부에 각각 복수개 형성된다.
이후에 도 12에 도시된 제 1 로컬 워드라인 드라이버부(32)의 동작을 설명하면 다음과 같다.
활성화시 제 1 제어신호(L1)는 하이(high)레벨이며, 제 2 제어신호(L2)는 로우(low)레벨이 된다.
비활성화시 제 1 제어신호(L1) 신호는 로우레벨이며, 제 2 제어신호(L2)는 하이레벨의 신호가 된다.
활성화시, 상기 로컬 X디코더부(35)의 출력신호중 G1신호가 하이레벨이고, L1신호가 하이레벨인 상태에서 L2신호가 로우레벨이면, 상기 제 1 스플릿 워드라인(SWL1_L1)이 하이(high)레벨로 활성화된다.
상기 제 1 스플릿 워드라인(SWL1_L1)이 로우레벨로 비활성되는 방법은 2가지가 있다.
그중 첫 번째는 L1신호가 하이레벨이고, L2신호가 로우레벨인 상태에서 G1신호가 로우레벨인 경우가 있고, 두 번째는 L1신호가 로우레벨이고, L2신호가 하이레벨이면 G1의 신호에 상관없이 무조건 로우레벨로 비활성화되는 경우가 있다.
한편, 활성화시 상기 로컬 X디코더부(35)의 신호중 G2신호가 하이레벨이고, L1신호가 하이레벨인 상태에서 L2신호가 로우레벨이면, 제 2 스플릿 워드라인(SWL2_L1)은 하이레벨로 활성화된다.
상기 제 2 스플릿 워드라인이 비활성화되는 방법은 2가지가 있는데 그중 첫 번째는 L1신호가 하이레벨이고, L2신호가 로우레벨인 상태에서 G2신호가 로우레벨인 경우이다.
그리고 두 번째는 L1신호가 로우레벨이고, L2신호가 하이레벨이면 G2신호에 상관없이 상기 제 2 스플릿 워드라인이 무조건 로우레벨로 비활성화된다.
이에, L1과 L2에 의한 셀 어레이부의 선택원리를 도 11 및 도 12를 참조하여 설명하기로 한다.
로컬 X디코더부(35)의 출력신호 G1, G2가 제 1 로컬 워드라인 드라이버부(32)와 제 2 로컬 워드라인 드라이버부(33)에 공통으로 입력된다고 하더라도 메인 워드라인 드라이버에서 출력되는 제 1, 제 2, 제 3, 제 4 제어신호에 따라 제 1, 제 2 로컬 워드라인 드라이버부(32,33)중 어느 하나가 결정된다.
전술한 바와 같이, 제 1, 제 2 제어신호는 제 1, 제 2 로컬 워드라인 드라이버부(32,33)중 어느 하나를 활성화시키기 위한 신호이고, 제 3, 제 4 제어신호는 다른 하나를 비활성화시키기 위한 신호이다.
따라서, L1, L2신호가 제 1, 제 2 제어신호가 되면 제 1 로컬 워드라인 드라이버부가 선택된다.
다시말해서, 제 1 셀 어레이부(31)중 임의의 단위셀을 선택하고자 할 경우에는 L1,L2를 활성화 상태로 하고, R1,R2를 비활성화 상태로 하여 제 1 로컬 워드라인 드라이버부(32)를 활성화 상태로 만든다.
따라서, L1신호는 하이(high), L2신호는 로우(low)인 상태에서 R1신호는 로우(low), R2신호는 하이(high)레벨로 만들면 된다.
다음에 도 12에 도시된 제 2 로컬 워드라인 드라이버부(33)의 동작을 설명하기로 한다.
활성화시에는 제 1 제어신호(R1)는 하이(high)레벨이며, 제 2 제어신호(R2) 는 로우(low)레벨이 된다.
비활성화시 제 1 제어신호(R1) 신호는 로우레벨이며, 제 2 제어신호(R2)는 하이레벨의 신호가 된다.
활성화시, 상기 로컬 X디코더부(35)의 신호중 G1신호가 하이레벨이고 R1신호가 하이레벨인 상태에서 R2신호가 로우레벨이면, 제 2 셀 어레이부(34)의 상기 제 1 스플릿 워드라인(SWL1_R1)이 하이(high)레벨로 활성화된다.
상기 제 1 스플릿 워드라인(SWL1_R1)이 로우레벨로 비활성되는 방법은 2가지가 있다.
그중 첫 번째는 R1신호가 하이레벨이고, R2신호가 로우레벨인 상태에서 G1신호가 로우레벨인 경우가 있고, 두 번째는 R1신호가 로우레벨이고, R2신호가 하이레벨인 상태에서 G1의 신호에 상관없이 무조건 로우레벨로 비활성화되는 경우가 있다.
한편, 활성화시 상기 로컬 X디코더부(35)의 신호중 G2신호가 하이레벨이고, R1신호가 하이레벨인 상태에서 R2신호가 로우레벨이면, 제 2 스플릿 워드라인(SWL2_R1)은 하이레벨로 활성화된다.
상기 제 2 스플릿 워드라인(SWL2_R1)이 비활성화되는 방법은 2가지가 있는데 그중 첫 번째는 R1신호가 하이레벨이고, R2신호가 로우레벨인 상태에서 G2신호가 로우레벨인 경우이다.
그리고 두 번째는 R1신호가 로우레벨이고, R2신호가 하이레벨일 때로, 이때는 G2신호에 상관없이 제 2 스플릿 워드라인(SWL2_R1)이 무조건 로우레벨로 비활성화된다.
이에, R1과 R2에 의한 셀 어레이부 선택원리를 도 11 및 도 12를 참조하여 설명하기로 한다.
로컬 X디코더부(35)의 출력신호 G1, G2가 제 1 로컬 워드라인 드라이버부(32)와 제 2 로컬 워드라인 드라이버부(33)에 공통으로 입력된다고 하더라도 메인 워드라인 드라이버(30)에서 출력되는 제 1, 제 2, 제 3, 제 4 제어신호에 따라 제 1, 제 2 로컬 워드라인 드라이버부중 하나가 선택된다.
전술한 바와 같이, 메인 워드라인 드라이버(30)에서 출력되는 제 1, 제 2 제어신호는 제 1, 제 2 로컬 워드라인 드라이버부중 어느 하나를 활성화시키기 위한 신호이고, 제 3, 제 4 제어신호는 다른 하나를 비활성화시키기 위한 신호이다.
따라서, R1, R2신호가 제 1, 제 2 제어신호가 되면 제 2 로컬 워드라인 드라인 드라이버부가 선택된다.
다시말해서, 제 2 셀 어레이부(34)중 임의의 셀을 선택하고자 할 경우에는 R1,R2를 활성화 상태로 하고, L1,L2를 비활성화 상태로 하면 된다.
따라서, R1신호는 하이(high), R2신호는 로우(low)인 상태에서 L1신호는 로우(low), L2신호는 하이(high)레벨로 만들면 된다.
상기에 설명한 비휘발성 강유전체 메모리 장치를 이용해서 로우 어드레스를 선택할 때 오류가 발생할 경우에는 이것을 구제하는 것이 필요하다.
다음에는 로우 어드레스를 구제할 수 있는 본발명 로우 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치에 대하여 설명하기로 한다.
도 13은 본 발명 로우 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치의 구성을 나타낸 블록도이고, 도 14는 도 13의 기본 구성을 나타낸 도면이다.
도 13과 도 14에 도시한 바와 같이 본 발명 로우 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치의 기본구성은 메인 워드라인 드라이버(50)와 제 1, 제 2 셀어레이부(51,54)와 제 1, 제 2 로컬 워드라인 드라이버부(52,53)와 로컬 X디코더부(55)와 리던던시 구동회로부(56)를 포함하여 구성한 것이다.
상기와 같은 구성을 갖는 본발명은 크게 메인 워드라인 드라이버(50)와 메인셀영역과, 로우 리던던시 구동회로부(56)와 리던던시셀영역과, 로컬 X디코더부(55)로 나눌 수 있다.
메인셀영역은 제 1, 제 2 셀어레이부(51a,54a)와 제 1, 제 2 로컬 워드라인 드라이버부(52a,53a)로 구성되고, 리던던시셀영역은 로우 리던던시 구동회로부(56)와 리던던시 제 1, 제 2 셀어레이부(51b,54b)와 리던던시 제 1, 제 2 로컬 워드라인 드라이버부(52b,53b)로 구성된다.
그리고 로컬 X디코더부(55)는 메인셀영역과 리던던시셀 영역에 공통으로 사용된다.
이때 메인셀영역의 제 1, 제 2 셀어레이부(51a,54a)와 제 1, 제 2 로컬 워드라인 드라이버부(52a,53a)와, 로컬 X 디코더부(55)의 각 구성은 도 10 내지 도 12에 설명한 부분과 동일다.
그리고 리던던시셀 영역의 리던던시 제 1, 제 2 셀어레이부(51b,54b)은 메인셀영역의 제 1, 제 2 셀어레이부(51a,54a)와 그 기본 구성이 동일하고, 리던던시 제 1, 제 2 로컬 워드라인 드라이버부(52b,53b)는 메인셀영역의 제 1, 제 2 로컬 워드라인 드라이버부(52a,53a)와 그 기본 구성이 동일하다.
그리고 리던던시셀 영역의 리던던시 구동회로부(56)는 메인셀영역의 로우 어드레스를 선택하는 동작에 오류가 발생할 경우에 메인셀영역의 메인 워드라인 드라이버(50)에는 비활성화신호를 출력시키고, 리던던시셀 영역의 리던던시 제 1, 제 2 로컬 워드라인 드라이버부(52b,53b)를 활성화시키기 위한 제어신호(L1,L2 또는 R1,R2)를 출력시키는 역할을 한다.
즉, 리던던시셀 영역이 활성화되면 그 활성화된 어드레스에 해당하는 메인셀은 비활성화된다.
다음에 상기와 같은 역할을 하는 로우 리던던시 구동회로부의 구성에 대하여 도 15를 참조하여 설명하면 다음과 같다.
상기 로우 리던던시 구동회로부(56)는 도 15에 도시한 바와 같이 메인셀영역에서 결함이 발생된 페일 어드레스(Fail Address)를 리던던시셀 영역에서 구제할 수 있도록 해당 페일 어드레스를 코딩하여 구제 어드레스 활성화 신호를 발생시키는 페일 어드레스 코딩부(60)와, 상기 구제 어드레스 활성화 신호를 감지하여 해당 활성화 신호발생부(62)와 비활성화 신호발생부(63)에 구제 어드레스 신호를 출력시키는 구제 어드레스 감지부(61)와, 상기 구제 어드레스 신호를 입력받아서 리던던시셀 영역의 리던던시 제 1, 제 2 로컬 워드라인 드라이버부(52b,53b)를 활성화 할 수 있도록 L1,L2 또는 R1,R2를 발생시키는 활성화 신호발생부(62)와, 상기 메인셀 영역의 페일(Fail)된 메인셀을 비활성화 하기 위해 해당 메인셀의 제 1, 제 2 로컬 워드라인 드라이버(52a,53a)와 로컬 X디코더부(55)를 비활성화 시킬 수 있는 비활성화 신호를 출력시키는 비활성화 신호발생부(63)를 포함하여 구성된다.
상기에서 페일 어드레스 코딩부(60)는 복수개의 페일 어드레스 코딩 퓨즈부(60_1,60_2, …)로 구성되었고, 각 페일 어드레스 코딩 퓨즈부에서는 한 개의 페일 어드레스를 구제할 수 있다. 따라서 페일된 어드레스 수 만큼 페일 어드레스 코딩 퓨즈부를 설치하면 된다.
상기 리던던시 구동회로부의 구성요소 중 페일 어드레스 코딩부의 구성에 대하여 설명하면 다음과 같다.
도 16은 단위 페일 어드레스 코딩부의 구성을 나타낸 도면이고, 도 17은 그의 상세 회로도이다.
페일 어드레스 코딩부는 도 16과 도 17에 나타낸 바와 같이 구제 활성화 신호제어부(70)와 어드레스 퓨즈 컷 코딩블록부(71)와 어드레스 출력부(72)와 어드레스 감지부(73)로 구성된다.
상기에서 구제 활성화 신호 제어부(70)는 퓨즈(F1)와 풀업(Pull-Up) 캐패시터와 제 1, 제 2, 제 3 인버터(IN1,IN2,IN3)와 제 1 피모스 트랜지스터(MP1)로 구성되었다.
여기서 풀업 캐패시터는 피모스캐패시터로써 일단(게이트단)은 퓨즈(F1)의 일단과 연결되고 타단(소오스와 드레인단)은 VCC단에 연결되어 있다. 그리고, 제 1, 제 2, 제 3 인버터(IN1,IN2,IN3)는 퓨즈(F1)의 일단에 차례로 직렬 연결되어 있으며, 제 1 피모스 트랜지스터(MP1)는 VCC단과 퓨즈(F1)의 일단 사이에 형성되며 그 게이트단은 제 1 인버터(IN1)의 출력신호를 받는다.
그리고 어드레스 퓨즈 컷 코딩 블록부(71)는 복수개의 단위 어드레스 퓨즈 컷 코딩블록으로 구성되었는데, 이때 단위 어드레스 퓨즈 컷 코딩블록은 한 개의 앤모스 트랜지스터와 한 개의 퓨즈가 직렬연결된 것이 복수개(8개) 구비되어 있고, 2개의 직렬연결된 앤모스 트랜지스터와 퓨즈가 한쌍을 이루고 있다. 그리고 각 앤모스 트랜지스터에는 어드레스 선택신호(X<0>,XB<0>,…,X<3>,XB<3>,…,Z<0>,ZB<0>,…,Z<3>,ZB<3>,…)가 입력되고, 한 쌍을 이루는 각 앤모스 트랜지스터는 서로 위상이 반대되는 신호가 입력된다. 그리고 한쌍을 이루는 직렬연결된 앤모스 트랜지스터와 퓨즈의 양끝단은 각각 연결되어 있다. 그리고 이웃하는 한쌍의 앤모스 트랜지스터와 퓨즈는 그 일단이 서로 연결된다.
그리고 어드레스 출력부(72)는 한 개의 풀업 스위치와 한 개의 피모스 트랜지스터가 병렬연결되어 각 어드레스 퓨즈 컷 코딩블록의 출력단에 연결된 복수개의 제 1, 제 2 내지 제 n 어드레스 출력부(72a,72b,72c)가 있다.
그리고 어드레스 감지부(73)는 상기 각 어드레스 출력부(72)의 신호를 논리합하여 반전시키는 제 1 노아게이트(NOR1)로 구성되었고, NOR1을 통해서 구제 어드레스 신호(MDISn)가 출력된다.
좀더 자세히 설명하면 각 단위 어드레스 퓨즈 컷 코딩블록은 제 1 내지 제 8 앤모스 트랜지스터와 제 1 내지 제 8 퓨즈로 구성되었는데, 앤모스 트랜지스터와 퓨즈는 일대일로 각각 직렬연결되어 있다.
그리고 제 1, 제 2 앤모스 트랜지스터의 일단이 연결되어 있고, 제 1, 제 2, 제 3, 제 4 퓨즈의 일단이 연결되어 있고, 제 3, 제 4, 제 5, 제 6 앤모스 트랜지스터의 일단이 연결되어 있고, 제 5, 제 6, 제 7, 제 8 앤모스 트랜지스터의 일단이 연결되어 있고, 제 7, 제 8 앤모스 트랜지스터의 일단은 출력단에 서로 연결되어 있다.
그리고 상기 앤모스 트랜지스터에는 어드레스 신호(X<0>,XB<0>,X<1>,XB<1>,X<2>,XB<2>,X<3>,XB<3>)가 차례로 입력된다.
상기 제 1, 제 2 앤모스 트랜지스터와, 제 3, 제 4 앤모스 트랜지스터와, 제 5, 제 6 앤모스 트랜지스터와, 제 7, 제 8 앤모스 트랜지스터는 서로 반대 위상을받아 동작한다.
페일된 어드레스가 발생되면 구제 활성화 신호제어부(70)의 퓨즈(F1)는 컷팅되고 제 1 피모스 트랜지스터의 일노드에는 '하이(H)' 신호가 전달되고 최종적으로 제 3 인버터를 통해서 '로우(L)' 신호가 출력된다.
상기와 같은 구성을 갖는 단위 어드레스 퓨즈 컷 코딩블록은 페일된 어드레스 신호를 받는 앤모스트랜지스터와 연결된 퓨즈는 남겨두고, 그와 한쌍을 이루는 반대 위상을 갖는 앤모스트랜지스터와 연결된 퓨즈는 컷팅시킨다. 그리고 페일되지 않은 어드레스 신호를 받는 앤모스트랜지스터와 연결된 퓨즈는 컷팅시키고, 그와 한쌍을 이루는 반대 위상을 갖는 앤모스트랜지스터와 연결된 퓨즈는 남겨둔다.
구제활성화 신호발생부(70)와 어드레스 퓨즈 컷 코딩블록이 상기와 같은 동작에 의해서 진행된다면 페일 어드레스가 발생될 경우 단위 퓨즈 컷 코딩블록으로는 'L'신호가 출력되고, 최종적으로 단위 퓨즈 컷 코딩블록으로 모두 'L'신호가 출력되면 제 1 노아게이트(NOR1)로 구성된 어드레스 감지부(73)로는 'H'신호가 인가되어 페일된 어드레스가 감지된다.
다음에 로우 리던던시 구동회로부의 구성요소인 구제 어드레스 감지부와 활성화 신호발생부와 비활성화 신호발생부의 상세회로도를 도 18을 참조하여 설명한다.
도 18에 도시한 바와 같이 페일 어드레스 코딩부로부터 복수개(n개)의 구제 어드레스 신호(MDIS1, MDIS2, MDIS3,MDIS4,∼, MDISn)를 받아 어드하나라도 '하이'신호가 들어오면 '하이'를 출력하도록 구성되었다.
여기서는 4개의 구제 어드레스 신호(MDIS1, MDIS2, MDIS3, MDIS4)가 입력될 때의 각 구성에 대하여 설명한다.
먼저, 구제 어드레스 감지부(61)는 MDIS1, MDIS2의 신호와 MDIS3, MDIS4의 신호를 각각 입력받아 논리합하여 반전시키는 제 2, 제 3 노아게이트(NOR2, NOR3)와, 상기 제 2, 제 3 노아게이트의 각 출력신호를 논리곱하여 반전시키는 낸드게이트(NAND)로 구성되었다.
그리고 활성화 신호 발생부(62)는 상기 구제 어드레스 감지부(61)의 낸드게이트의 신호를 반전하는 제 4 인버터(IN4)와, 제 1 외부 제어신호(PZLBT)와 IN4의 출력신호를 논리합하여 반전하는 제 4 노아게이트(NOR4)와, IN4의 출력신호와 제 2 외부 제어신호(PZRBT)를 논리합하여 반전하는 제 5 노아게이트(NOR5)와, 제 3 외부 제어신호(PZLBS)와 IN4의 출력신호를 논리합하여 반전하는 제 6 노아게이트(NOR6)와, IN4의 출력신호와 제 4 외부 제어신호(PZRBS)를 논리합하여 반전하는 제 7 노아게이트(NOR7)와, 상기 제 4 내지 제 7 노아게이트의 신호를 각각 반전하여 출력하는 제 5 내지 제 8 인버터(IN5∼IN8)와, 상기 제 5 내지 제 8 인버터(IN5∼IN8)의 신호를 반전하여 출력하는 제 9 내지 제 12 인버터(IN9∼IN12)로 구성되었다.
이때 최종적으로 제 9, 제 5 인버터와, 제 10, 제 6 인버터와, 제 11, 제 7인버터와, 제 12, 제 8 인버터를 통해서 RGXTL, RGXTBL과, RGXTR, RGXTBR과, RGXBL, RGXBBL과, RGXBR, RGXBBR 신호가 출력된다. 그리고 각 인버터를 통해 출력된 신호는 서로 그 위상이 반대이고, 출력되는 신호는 제 1, 제 2 로컬 워드라인 드라이버부를 제어하는 신호이다.
그리고 비활성화 신호 발생부(63)는 상기 구제 어드레스 감지부(61)의 낸드게이트(NAND)의 신호를 반전하여 메인 워드라인 드라이버에 비활성화신호(RDIS)를 출력하는 제 13 인버터(IN13)로 구성된다.
그리고 구제 어드레스 신호가 입력되는 구제 어드레스 감지부(61)에서 한 개의 구제 어드레스 신호라도 'H'신호가 입력되면 낸드게이트(NAND)는 'H'를 출력한다.
그리고 상기 'H'신호를 받은 비활성화 신호발생부(63)는 'L'신호를 출력시켜서 메인 워드라인 드라이버(50)를 비활성화 시킨다.
그리고 활성화 신호발생부(62)는 각 연산기를 조합해서 제 1, 제 2 로컬 워드라인 드라이버부에 제어신호를 출력시킨다.
다음에 상기와 같은 로우 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치의 페일 어드레스 구제방법에 대하여 설명한다.
도 19는 본 발명의 로우 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치의 페일 어드레스 구제방법을 나타낸 알고리즘이다.
본 발명에 따른 페일 어드레스의 구제방법은 도 19에 도시한 바와 같이 웨이퍼 프로세스 공정이 끝난 후 칩 테스트를 실시하는 단계(S100)와, 상기 칩 테스트를 실시하여 불량 메모리셀을 골라내어 페일된 어드레스를 감지하는 단계(S101)와, 페일 어드레스가 로우 리던던시회로에 의해 구제가 가능하면 즉, 로우 어드레스가 페일된 것이면 페일 어드레스 코딩부에서 구제할 해당 어드레스를 코딩할 수 있도록 어드레스 퓨즈를 컷팅하는 단계(S102)와, 상기 페일 어드레스의 코딩신호를 받을 경우에 리던던시 셀영역의 제 1, 제 2 로컬 워드라인 드라이버부(52b,53b)를 구동시키는 L1,L2 또는 R1,R2신호를 발생시키고, 이에 따라서 제 1, 제 2 셀어레이부의 제 1, 제 2 로컬 워드라인 드라이버를 구동시켜서 스플릿 워드라인을 활성화하는 단계(S103_1,S104_1)와, 상기 1, 제 2 로컬 워드라인 드라이버부(52b,53b)에 L1,L2 또는 R1,R2신호를 발생시킴과 동시에 메인 워드라인 드라이버(50)에 비활성화 신호를 발생시켜서 메인 워드라인 드라이버(50)를 비활성화 하는 단계(S103_2,103_2)를 포함하여 진행된다.
즉, 메인셀 영역에서 로우 페일 어드레스가 감지되면 로우 리던던시 구동회로부만을 구동시켜서 해당 페일 어드레스의 메인셀은 비활성화 시키고, 리던던시셀은 활성화시킨다.
상기와 같은 본 발명 로우 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치 및 그의 페일 어드레스 구제방법은 다음과 같은 효과가 있다.
첫째, 메인셀영역에 로우 어드레스 페일이 발생하였을 경우 이를 구제할 때 메인워드라인을 비활성화 시키고, 이와 상응하는 동작을 하는 로우 리던던시 구동회로부만을 구동시켜서 페일된 로우 어드레스를 구제할 수 있으므로 구제 효율을 높일 수 있다.
둘째, 로컬 X디코더부를 리던던시셀 영역과 메인셀 영역에 공통으로 하나만 구비하면 되므로 전체 비휘발성 강유전체 메모리 장치의 면적을 최소화 할 수 있다.
셋째, 하나의 로컬 X디코더부가 리던던시 셀영역과 메인셀 영역에 공통으로 사용되므로 구제동작 속도를 향상시킬 수 있다.
넷째, 리던던시셀 영역의 기본적구성을 메인셀 영역의 기본적구성과 동일하게 하므로써 구성 효율을 높일 수 있다.
다섯째, 로우 리던던시 구동회로부의 퓨즈 어드레스 코딩부를 효율적으로 설계하므로써 레이아웃이 간편해지고, 이것을 스플릿 워드라인 구동회로에 적용하므로써 전체적인 로우(Row) 구제 효율을 높일 수 있다.
Claims (17)
- 2개의 트랜지스터와 2개의 강유전체 커패시터로 구성된 스플릿 워드라인 셀(SWL Cell)을 단위셀로 하는 셀 어레이에서 SWL쌍중 한 로우(Row)에서만 페일 로우(Fail Row)가 발생해도 항상 SWL 쌍으로 페일 로우를 구제하기 위한 비휘발성 강유전체 메모리 장치에 있어서,복수개의 SWL 셀 어레이로 구성된 제 1, 제 2 셀 어레이부와, 상기 제 1, 제 2 셀 어레이부의 사이에 배열되어 상기 제 1, 제 2 셀 어레이부의 임의의 SWL 셀을 구동시키기 위한 신호를 출력하는 제 1, 제 2 로컬 워드라인 드라이버부로 구성된 메인셀영역과,상기 메인셀영역의 상기 제 1, 제 2 로컬 워드라인 드라이버부 중 하나를 활성화시키기 위한 제어신호를 출력하는 메인 워드라인 드라이버와,상기 메인셀영역의 로우 어드레스를 선택하는 동작에 오류가 발생할 경우 이를 구제하기 위해 상기 메인셀영역과 기본적 셀 구성이 같은(SWL 셀어레이를 갖는) 리던던시 제 1, 제 2 셀 어레이부와, 리던던시 제 1, 제 2 로컬 워드라인 드라이버부로 구성된 리던던시셀영역과,상기 메인셀영역의 로우 어드레스를 선택하는 동작에 결함이 발생되었을 경우 상기 메인 워드라인 드라이버에 비활성화 신호를 출력시키기 위해 상기 메인 워드라인 드라이버에 연결되고, 상기 리던던시셀영역의 상기 리던던시 제 1, 제 2 로컬 워드라인 드라이버부에 리던던시 제어신호를 출력시키기 위해 상기 제1, 제2리던던시 로컬 워드라인 드라이버에 연결된 로우 리던던시 구동회로부와,상기 메인셀영역과 리던던시셀영역의 임의의 SWL 셀에 대응되는 제 1, 제 2 스플릿 워드라인에 인가될 구동신호를 상기 메인셀영역이나 리던던시셀영역의 상기 제 1, 제 2 로컬 워드라인 드라이버부로 인가하는 로컬 X디코더부를 포함하여 구성됨을 특징으로 하는 로우 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치.
- 제 1 항에 있어서, 상기 메인셀영역과 리던던시셀영역의 SWL 셀은일정 간격을 갖고 일방향으로 형성된 제 1, 제 2 스플릿 워드라인과,일정 간격을 갖고 상기 제 1, 제 2 스플릿 워드라인과 교차하는 방향으로 형성된 제 1, 제 2 비트라인과,드레인이 상기 제 1 비트라인에 연결되고 게이트는 상기 제 1 스플릿 워드라인에 연결되는 제 1 트랜지스터와,상기 제 1 트랜지스터의 소오스와 상기 제 2 스플릿 워드라인 사이에 형성된 제 1 강유전체 커패시터와,드레인이 상기 제 2 비트라인에 연결되고 게이트는 상기 제 2 스플릿 워드라인에 연결되는 제 2 트랜지스터와,상기 제 2 트랜지스터의 소오스와 상기 제 1 스플릿 워드라인 사이에 형성된 제 2 강유전체 커패시터로 구성되는 것을 특징으로 하는 로우 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치.
- 제 1 항에 있어서, 상기 메인 워드라인 드라이버는상기 제 1 로컬 워드라인 드라이버와 제 2 로컬 워드라인 드라이버중 임의의 어느 하나를 활성화시키기 위한 제 1, 제 2 제어신호와, 다른 하나를 비활성화시키기 위한 제 3, 제 4 제어신호를 출력하는 것을 특징으로 하는 로우 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치.
- 제 3 항에 있어서, 상기 임의의 어느 하나를 활성화시키기 위한 제 1 제어신호와 제 2 제어신호는 서로 반대 위상의 신호를 갖는 것을 특징으로 하는 로우 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치.
- 제 3 항에 있어서, 상기 제 1, 제 2 제어신호가 인가되는 제 1 로컬 워드라인 드라이버부 또는 제 2 로컬 워드라인 드라이버부를 구성하는 복수개의 로컬 워드라인 드라이버는 각각 메인 워드라인 드라이버에서 출력되는 활성화 신호중 제 1 제어신호를 스위칭하는 제 1 스위칭 소자들과,상기 제 1 스위칭 소자들을 통과한 제 1 제어신호에 의해 제어되고 상기 로컬 X디코더부에서 출력되는 구동신호를 스위칭하는 제 2 스위칭 소자들과,상기 활성화 신호중 제 2 제어신호에 따라 상기 구동신호를 해당 스플릿 워드라인에 선택적으로 인가하는 제 3 스위칭 소자들을 포함하여 구성되는 것을 특징으로 하는 로우 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치.
- 제 1 항에 있어서, 상기 제 1, 제 2 로컬 워드라인 드라이버부를 구성하는 복수개의 로컬 워드라인 드라이버들은 각각 복수개의 스플릿 워드라인(SWL)쌍에 구동신호를 인가하는 것을 특징으로 하는 로우 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치.
- 제 1 항에 있어서, 상기 로우 리던던시 구동회로부는결함이 발생된 메인셀영역의 페일 어드레스를 코딩하여 구제신호를 발생시키는 페일 어드레스 코딩부와,상기 페일 어드레스 코딩부에서 발생된 구제신호를 감지하여 구제 어드레스 신호를 출력시키는 구제 어드레스 감지부와,상기 구제 어드레스 신호를 입력받아서 상기 리던던시셀 영역의 제 1, 제 2 로컬 워드라인 드라이버부에 제어신호를 출력하는 활성화 신호발생부와,상기 구제 어드레스 신호를 입력받아서 상기 메인 워드라인 드라이버에 비활성화 신호를 출력하는 비활성화 신호발생부를 포함하여 구성되는 것을 특징으로 하는 로우 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치.
- 제 7 항에 있어서, 상기 페일 어드레스 코딩부는각각 한 개의 페일 어드레스를 구제하기 위한 구제신호를 발생시키는 복수개의 페일 어드레스 코딩 퓨즈부들로 구성되는 것을 특징으로 하는 로우 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치.
- 제 8 항에 있어서, 상기 페일 어드레스 코딩 퓨즈부는구제 동작을 제어하는 신호를 출력하는 구제 활성화 신호제어부와,상기 제어신호를 받아 페일된 어드레스를 코딩하기 위해 퓨즈를 컷팅하는 복수개의 어드레스 퓨즈 컷 코딩블럭으로 구성된 어드레스 퓨즈 컷 코딩블럭부와,상기 각 어드레스 퓨즈 컷 코딩블럭을 통해 출력된 어드레스 신호를 출력하는 어드레스 출력부와,상기 각 어드레스 출력부의 신호들을 논리연산하여 어드레스를 감지하는 어드레스 감지부로 구성되는 것을 특징으로 하는 로우 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치.
- 제 9 항에 있어서, 상기 구제 활성화 신호제어부는메인셀영역의 로우 어드레스 선택에 결함이 발생되었을 때 컷팅되는 퓨즈와, 상기 퓨즈의 일단과 VCC단 사이에 형성된 모스캐패시터와, 상기 퓨즈의 일단에 직렬연결된 제 1, 제 2, 제 3 인버터와, 상기 제 1 인버터의 출력단 신호를 인가받고 VCC단과 상기 퓨즈의 일단 사이에 형성된 제 1 피모스트랜지스터로 구성되는 것을 특징으로 하는 로우 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치.
- 제 9 항에 있어서, 상기 어드레스 퓨즈 컷 코딩블럭부는 n비트의 어드레스 신호를 받는 복수개의 단위 어드레스 퓨즈 컷 코딩블럭으로 구성되고, 상기 단위 어드레스 퓨즈 컷 코딩블럭은 서로 다른 위상을 받는 제 1, 제 2 앤모스 트랜지스터가 각각 제 1, 제 2 퓨즈와 직렬연결된 구성을 한쌍으로 하는 n개의 쌍으로 구성되어 있으며, 상기 n개의 쌍중 이웃하는 쌍은 일단이 서로 연결되어 있는 것을 특징으로 하는 로우 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치.
- 제 9 항에 있어서, 상기 어드레스 출력부는VCC단과 상기 각 단위 어드레스 퓨즈 컷 코딩블록의 출력단 사이에 병렬연결된 풀업 스위치와 피모스 트랜지스터로 구성되어있는 것을 특징으로 하는 로우 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치.
- 제 9 항에 있어서, 상기 어드레스 감지부는상기 각 어드레스 퓨즈 컷 코딩블록의 신호를 논리합하여 반전하는 제 1 노아게이트로 구성되는 것을 특징으로 하는 로우 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치.
- 제 7 항에 있어서, 상기 페일 어드레스 코딩부로부터 제 1, 제 2, 제 3, 제 4 구제신호가 발생될 때 상기 구제 어드레스 감지부는제 1, 제 2 구제신호를 논리합하여 반전하는 제 2 노아게이트와, 상기 제 3, 제 4 구제신호를 논리합하여 반전하는 제 3 노아게이트와, 상기 제 2, 제 3 노아게이트의 신호를 논리곱하여 반전하는 낸드게이트로 구성되는 것을 특징으로 하는 로우 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치.
- 제 7 항에 있어서, 상기 활성화 신호발생부는상기 구제 어드레스 감지부의 출력신호를 반전하는 제 4 인버터와, 상기 제 4 인버터의 신호와 외부 제 1, 제 2, 제 3, 제 4제어신호(PZLBT,PZRBT,PZLBS,PZRBS)를 순차적으로 각각 논리합하여 반전하는 제 4, 제 5, 제 6, 제 7 노아게이트와, 상기 제 4, 제 5, 제 6, 제 7 노아게이트의 신호를 각각 반전하여 상기 리던던시셀 영역으로 제 1 내지 제 4 제어신호를 출력하는 제 5, 제 6, 제 7, 제 8 인버터와, 상기 제 5, 제 6, 제 7, 제 8 인버터의 신호를 각각 반전하여 상기 제 1 내지 제 4 제어신호를 반전한 신호를 출력하는 제 9 내지 제 12 인버터로 구성되는 것을 특징으로 하는 로우 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치.
- 제 7 항에 있어서, 상기 비활성화 신호발생부는상기 구제 어드레스 감지부로부터 출력된 신호를 반전하는 인버터로 구성되는 것을 특징으로 하는 로우 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치.
- 2개의 트랜지스터와 2개의 강유전체 커패시터로 구성된 스플릿 워드라인 셀(SWL Cell)을 단위셀로 하는 셀 어레이에서 SWL쌍중 한 로우(Row)에서만 페일 로우(Fail Row)가 발생해도 항상 SWL 쌍으로 페일 로우를 구제하기 위한 비휘발성 강유전체 메모리 장치의 구제방법에 있어서,웨이퍼 프로세스 공정이 끝난 후 칩 테스트를 실시하는 단계,상기 칩 테스트를 실시하여 메인셀영역의 페일된 어드레스를 감지하는 단계와,로우 어드레스에 페일이 발생되었을 경우 페일 어드레스 코딩부에서 구제할 해당 어드레스를 코딩할 수 있도록 어드레스 퓨즈를 컷팅하여 구제 어드레스 활성화 출력신호를 발생하는 단계,상기 구제 어드레스 활성화 출력신호를 감지하여 해당 활성화 신호발생부와 비활성화 신호발생부에 구제 어드레스 신호를 보내는 단계,상기 구제 어드레스 신호를 받아 리던던시셀영역의 제 1, 제 2 로컬 워드라인 드라이버를 활성화시키기 위한 제어신호를 발생시켜서 스플릿 워드라인 드라이버를 활성화하는 단계,상기 리던던시셀 영역의 상기 제 1, 제 2 로컬 워드라인 드라이버에 제어신호를 발생시킴과 동시에 메인셀영역의 메인 워드라인 드라이버에 비활성화 신호를 발생시켜서 메인워드라인 드라이버를 비활성화는 단계를 포함함을 특징으로 하는 로우 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치의 페일 어드레스 구제방법.
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| KR100920845B1 (ko) * | 2008-06-04 | 2009-10-08 | 주식회사 하이닉스반도체 | 로우 어드레스 디코더 및 이를 포함하는 반도체 메모리장치 |
| JP5123140B2 (ja) * | 2008-11-12 | 2013-01-16 | 株式会社東芝 | 強誘電体メモリ |
| KR101672387B1 (ko) * | 2010-10-12 | 2016-11-03 | 에스케이하이닉스 주식회사 | 리던던시 회로 |
| KR102393342B1 (ko) * | 2017-10-26 | 2022-05-03 | 삼성전자주식회사 | 반도체 메모리 및 방법 |
| KR102586179B1 (ko) * | 2018-10-04 | 2023-10-10 | 에스케이하이닉스 주식회사 | 반도체 장치 |
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| US4873664A (en) | 1987-02-12 | 1989-10-10 | Ramtron Corporation | Self restoring ferroelectric memory |
| US5618742A (en) * | 1992-01-22 | 1997-04-08 | Macronix Internatioal, Ltd. | Method of making flash EPROM with conductive sidewall spacer contacting floating gate |
| JPH06168459A (ja) * | 1992-05-12 | 1994-06-14 | Goldstar Alps Electron Co Ltd | 両面演奏用光ディスクプレーヤー |
| JP3351595B2 (ja) * | 1993-12-22 | 2002-11-25 | 株式会社日立製作所 | 半導体メモリ装置 |
| WO1996041264A1 (en) * | 1995-06-07 | 1996-12-19 | International Business Machines Corporation | Static wordline redundancy memory device |
| US5680344A (en) | 1995-09-11 | 1997-10-21 | Micron Technology, Inc. | Circuit and method of operating a ferrolectric memory in a DRAM mode |
| JP4255144B2 (ja) * | 1998-05-28 | 2009-04-15 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| KR100287882B1 (ko) * | 1998-11-03 | 2001-05-02 | 김영환 | 비휘발성 강유전체 메모리장치 |
| US6084807A (en) * | 1999-11-08 | 2000-07-04 | Choi; Jin H. | Memory device with global redundancy |
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