KR100375987B1 - 반도체 메모리 장치의 리던던시 회로 - Google Patents

반도체 메모리 장치의 리던던시 회로 Download PDF

Info

Publication number
KR100375987B1
KR100375987B1 KR10-2000-0083675A KR20000083675A KR100375987B1 KR 100375987 B1 KR100375987 B1 KR 100375987B1 KR 20000083675 A KR20000083675 A KR 20000083675A KR 100375987 B1 KR100375987 B1 KR 100375987B1
Authority
KR
South Korea
Prior art keywords
fuse
redundancy
circuit
input signal
word line
Prior art date
Application number
KR10-2000-0083675A
Other languages
English (en)
Other versions
KR20020054552A (ko
Inventor
전병길
김기남
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2000-0083675A priority Critical patent/KR100375987B1/ko
Priority to TW090114712A priority patent/TW512356B/zh
Priority to US09/884,536 priority patent/US6496426B2/en
Priority to JP2001343608A priority patent/JP4433130B2/ja
Publication of KR20020054552A publication Critical patent/KR20020054552A/ko
Application granted granted Critical
Publication of KR100375987B1 publication Critical patent/KR100375987B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 메모리 장치의 리던던시에 관한 것으로, 특히 메모리의 불량 유형에 상응하는 리던던시 셀을 대체할 수 있는 반도체 메모리 장치의 리던던시 회로에 관한 것이다. 이를 해결하기 위하여 워드라인 디코더에 연결된 복수의 노말 메모리 셀을 가지는 반도체 메모리 장치의 리던던시 회로는, 상기 노말 메모리 셀이 불량으로 판명시 이를 구제하기 위한 복수의 리던던시 메모리 셀과; 입력신호에 따라 각기 다른 세 가지 출력 상태를 가지는 퓨즈회로를 포함하며, 상기 입력신호에 따른 상기 퓨즈회로의 출력과 리던던시 디코더 인에이블 제어신호에 따라 특정 리던던시 메모리 셀을 선택하는 로직부를 구비하여, 상기 리던던시 메모리 셀이 상기 노말 메모리 셀의 불량 유형에 상응하도록 대체시키는 리던던시 워드라인 디코더; 를 구비함을 특징으로 한다.

Description

반도체 메모리 장치의 리던던시 회로{REDUNDANCY CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치의 리던던시에 관한 것으로, 특히 메모리의 불량 유형에 상응하는 리던던시 셀을 대체할 수 있는 반도체 메모리 장치의 리던던시 회로에 관한 것이다.
오늘날 전자 제품은 소형화되어 가고, 고성능화 되어 가는 추세이다. 전자 제품의 소형화 및 고성능화는 모두 반도체 메모리 장치의 소형화 및 고성능화에 따른 비약적인 발전에 힘입은 바 크며, 앞으로도 이러한 추세에 맞춰 반도체 메모리 장치는 더욱 소형화 및 고성능화가 될 것이다. 한편, 반도체 메모리 장치의 고집적화에는 집적 기술뿐만 아니라 그의 제조 공정상에서 발생하는 결함이나 오염 물질을 최소화 할 수 있는 기술이 필요하다. 이러한 기술 가운데 후자인 오염 물질이나 결함은 제조 수율 및 원가를 결정하는 중요한 요인 중의 하나이지만, 이러한 문제를 완전히 해결하기는 매우 어렵다. 그 방편으로 반도체 메모리 장치의 결함 및 오염 물질로 인하여 발생하는 수율 저하를 해결하기 위하여 사용하는 것이 리던던시(redundancy)이다. 이러한 리던던시는 고집적화가 될수록 더욱 중요한 역할을 한다. 따라서, 리던던시를 통하여 반도체 메모리 장치의 불량을 효율적으로 개선하는 것이 필요하다.
도 1은 종래 단일 로우 단위로만 리페어를 동작하는 방식을 나타낸 개념도로서, 한번의 리페어를 할 때 하나의 로우(row)씩 리페어 하는 방식을 도시한 것이다. 상기 도 1에 따른 리던던시 장치는 하나의 리던던시 프리디코더(pre-decoder)가 하나의 로우 리던던시 셀을 대체하였다. 즉, 특정한 하나의 메모리 셀이 불량일 경우 상기 불량이 발생한 로우를 상기 리던던시 메모리 셀의 하나의 로우로 대체하였다.
도 2는 종래 두 개의 로우 단위로만 리페어를 동작하는 방식을 나타낸 개념도로서, 하나의 리던던시 프리디코더가 두 개의 로우 리던던시 셀을 대체하였다. 즉, 특정한 하나의 메모리 셀이 불량일 경우 상기 불량이 발생한 로우와 바로 인접한 로우를 상기 리던던시 메모리 셀의 두 개의 로우로 대체하였다. 상기 도 2에 따른 종래 리페어 방식은 인접한 로우 방향의 불량이 발생한 경우 하나의 리던던시 프리디코더로 리페어 할 수 있다는 장점이 있다.
도 3은 종래 네 개의 로우 단위로만 리페어를 동작하는 방식을 나타낸 개념도로서, 하나의 리던던시 프리디코더가 네 개의 로우 리던던시 셀을 대체하였다. 즉, 특정한 하나의 메모리 셀이 불량일 경우 상기 불량이 발생한 로우와 바로 인접한 3개의 로우를 상기 리던던시 메모리 셀의 네 개의 로우로 대체하였다. 상기 도 3에 따른 종래 리페어 방식은 네 개의 로우 방향의 불량이 발생할 경우 하나의 리던던시 프로디코더로 리페어 할 수 있다는 장점이 있다.
상기 도 1에 도시된 종래의 리페어 방식은 하나의 불량을 개선하기 위하여 대체되는 리던던시 셀의 수가 많지 않기 때문에 리던던시 셀 자체의 불량이 발생할 확률이 낮은 장점이 있다. 이와 반면에, 서로 인접하여 여러 개의 불량이 발생하였을 경우에는 여러 개의 리던던시 프리디코더가 필요하기 때문에 효율이 감소하는 단점이 있다.
또한, 상기 도 2 및 도 3에 도시된 종래의 리페어 방식은 하나의 리던던시 프리디코더를 통해 여러 개의 메모리 셀을 대체할 수 있도록 되어 있기 때문에 인접한 여러 개의 불량을 하나의 리던던시 프리디코더로 개선할 수 있는 장점이 있다. 그러나, 단 하나의 메모리 불량이 발생하여도 불량이 발생되지 않은 인접한 로우도 함께 리던던시 셀로 대체되기 때문에 리던던시 셀 자체의 불량 확률이 높아질 수 있다는 단점이 있다.
따라서, 본 발명의 목적은 종래의 단점을 보완하면서, 장점을 모두 살릴 수 있도록 불량 유형에 상응하는 리던던시 셀을 대체할 수 있는 반도체 메모리 장치의 리던던시 회로를 제공함에 있다.
상기의 목적을 해결하기 위하여 본 발명의 제1견지에 따라, 워드라인 디코더에 연결된 복수의 노말 메모리 셀을 가지는 반도체 메모리 장치의 리던던시 회로는, 상기 노말 메모리 셀이 불량으로 판명시 이를 구제하기 위한 복수의 리던던시 메모리 셀과; 입력신호에 따라 각기 다른 세 가지 출력 상태를 가지는 퓨즈회로를 포함하며, 상기 입력신호에 따른 상기 퓨즈회로의 출력과 리던던시 디코더 인에이블 제어신호에 따라 특정 리던던시 메모리 셀을 선택하는 로직부를 구비하여, 상기 리던던시 메모리 셀이 상기 노말 메모리 셀의 불량 유형에 상응하도록 대체시키는 리던던시 워드라인 디코더; 를 구비함을 특징으로 한다.
또한, 본 발명의 제2견지에 따른 반도체 메모리 장치의 리던던시 회로에 적용되는 퓨즈 회로는 상기 입력신호에 일대일 대응되도록 구성됨을 특징으로 한다.
또한, 본 발명의 제3견지에 따른 반도체 메모리 장치의 리던던시 회로에 적용되는 퓨즈회로는: 제1퓨즈, 제2퓨즈, 제3퓨즈를 포함하며, 상기 리던던시 워드라인 디코더가 동작할 경우 상기 입력신호에 따른 상기 제1 내지 제3 퓨즈 중 두 개의 퓨즈 커팅에 따라 상기 입력신호와 동일한 로직상태, 반대의 로직 상태 및 상기 입력신호와 무관한 항상 일정한 로직 상태의 세 가지 출력 제어신호를 발생함을 특징으로 한다.
또한, 본 발명의 제4견지에 따른 반도체 메모리 장치의 리던던시 회로에 적용되는 퓨즈회로는: 전원전압과 출력에 연결되는 제1퓨즈; 상기 제1퓨즈와 출력 사이에 일단이 병렬로 연결되며, 타단이 제1 및 제2트랜지스터의 제4단에 각각 연결되는 제1퓨즈 및 제2퓨즈; 제1단이 입력신호와 연결되고, 제2단이 리던던시 디코더 인에이블 제어신호에 연결되고, 제3단이 상기 디코더 인에이블 제어신호의 반전된 신호에 연결되는 제1트랜지스터; 제1단이 인버터의 출력과 연결되고, 제2단이 상기 디코더 인에이블 제어신호의 반전된 신호에 연결되고, 제3단이 상기 디코더 인에이블 제어신호에 연결되는 제2트랜지스터; 입력이 입력신호에 연결되는 인버터로 구성됨을 특징으로 한다.
또한, 본 발명의 제5견지에 따른 반도체 메모리 장치의 리던던시 회로에 적용되는 리던던시 워드라인 디코더는: 하나의 노말 메모리 셀에만 불량이 발생한 경우 해당 입력신호에 대응되는 퓨즈회로의 상기 제1퓨즈와 제2 또는 제3퓨즈를 커팅하여 상기 불량이 발생된 하나의 노말 메모리 셀에 상응하는 하나의 리던던시 셀로 대체하고; 두 개의 노말 메모리 셀에 불량이 발생한 경우 해당 입력신호에 대응되는 퓨즈회로에서 상기 제1퓨즈와 제2 또는 제3퓨즈를 커팅하고, 다른 하나의 퓨즈회로에서 상기 입력신호와는 무관하게 항상 일정한 로직 상태를 갖도록 상기 제2퓨즈와 제3퓨즈를 커팅하여 상기 불량이 발생된 두 개의 노말 메모리 셀에 상응하는 두 개의 리던던시 셀로 대체하고; 세 개 또는 네 개의 노말 메모리 셀에 불량이 발생한 경우 모든 퓨즈회로에서 상기 입력신호와는 무관하게 항상 일정한 로직 상태를 갖도록 상기 제2퓨즈와 제3퓨즈를 커팅하여 상기 불량이 발생된 세 개 또는 네 개의 노말 메모리 셀에 상응하는 네 개의 리던던시 셀로 대체함을 특징으로 한다.
또한, 본 발명의 제6견지에 따른 반도체 메모리 장치의 리던던시 회로에 적용되는 반도체 메모리 장치의 리던던시 회로는: 불량 메모리 셀의 구제를 위한 리던던시 메모리 셀; 메인 워드라인 디코더의 입력신호 각각에 대응되도록 복수 개 구성되며, 제1퓨즈와 제2퓨즈를 포함하며, 상기 리던던시 워드라인 디코더가 동작할 경우 메인 워드라인 디코더의 입력신호에 대응되는 퓨즈를 커팅하는 제1퓨즈회로, 서브 워드라인 디코더의 입력신호 각각에 대응되도록 복수 개 구성되며, 제3퓨즈, 제4퓨즈, 제5퓨즈를 포함하며, 상기 리던던시 워드라인 디코더가 동작할 경우상기 입력신호에 따른 상기 제3 내지 제5퓨즈 중 두 개의 퓨즈 커팅에 따라 상기 입력신호와 동일한 로직상태, 반대의 로직 상태 및 상기 입력신호와 무관한 항상 일정한 로직 상태의 세 가지 출력 제어신호를 발생하는 제2퓨즈회로, 상기 입력신호에 따른 상기 제1퓨즈회로 및 상기 제2퓨즈회로의 출력과 리던던시 디코더 인에이블 제어신호에 따라 특정 리던던시 메모리 셀을 선택하는 로직부를 구비하는 리던던시 워드라인 디코더;를 구비함을 특징으로 한다.
도 1은 종래 단일 로우 단위로만 리페어를 동작하는 방식을 나타낸 개념도
도 2는 종래 두 개의 로우 단위로만 리페어를 동작하는 방식을 나타낸 개념도
도 3은 종래 네 개의 로우 단위로만 리페어를 동작하는 방식을 나타낸 개념도
도 4는 본 발명에 따른 다양한 불량 유형에 적응적으로 리페어 동작을 수행하는 방식을 나타낸 개념도
도 5는 본 발명에 따른 리던던시 회로의 블록구성도
도 6은 본 발명에 따라 입력에 따른 리던던시 회로의 리페어를 수행하는 셀 선택도
도 7은 본 발명에 따른 리던던시 워드라인 디코더의 회로 구성도
도 8은 본 발명의 실시예에 따른 리던던시 워드라인 디코더에 구성되는 Ai 입력에 대한 퓨즈회로도
도 9는 본 발명의 실시예에 따른 리던던시 워드라인 디코더에 구성되는 Bi입력에 대한 퓨즈 회로도
도 10은 본 발명의 바람직한 실시예에 따른 불량 유형에 따른 리페어 실시예
* 도면의 주요 부분에 대한 부호의 설명 *
10: 리던던시 워드라인 디코더 11: 메인 워드 디코더
12: 서브 워드 디코더1 13: 서브 워드 디코더2
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.
도 4는 본 발명에 따른 다양한 불량 유형에 따른 리페어 동작을 수행하는 방식을 나타낸 개념도로서, 4가지 경우를 Case 별로 나누어 도시한 도면이다. 상기 도 4에 도시된 4가지 유형을 보면 먼저, Case1은 노말 셀(normal cell)에서 하나의 특정 셀에 불량이 발생하는 경우에 하나의 리던던시 셀로 대체하는 것이고, Case2와 Case3은 노말 셀에서 두 개의 셀에 불량이 발생하는 경우에 불량이 발생한 어드레스에 상응하는 두 개의 리던던시 셀로 대체하는 것이고, Case4는 노말 셀에서 네 개의 셀에 불량이 발생하는 경우에 그에 상응하는 네 개의 리던던시 셀로 대체하는것이다.
도 5는 본 발명에 따른 리던던시 회로의 블록 구성도이다. 본 발명에 따른 리던던시 회로는 메인 워드라인 디코더(11), 서브 워드라인 디코더2(13) 및 각각의 서브 워드라인(SWL0,1,2,3)과 연결된 메인 메모리 셀이 구성되고, 리던던시 워드라인 디코더(10), 서브 워드라인 디코더1(12) 및 각각의 리던던시 서브 워드라인(RSWL0,1,2,3)과 연결된 리던던시 메모리 셀이 상기 메인 메모리 셀과 동일 방식으로 구성되어 있다. 상기 메인 메모리 셀을 선택하는 서브 워드라인은 상기 메인 워드라인 디코더(11)의 입력인 A0, A1, A2, A3이 모두 로직 로우("0")일 때 로직 하이("1")의 상태를 갖는 MWL0 신호와, 상기 서브 워드라인 디코더(13)의 입력인 B0, B1의 조합에 의해서 상기 SWL 가운데 하나가 선택된다. 즉, A0, A1, A2, A3이 "0"이고 B0, B1도 "0"인 경우에는 상기 SWL0이 선택되어 도 3에 도시된 '셀0'(14)이 선택된다. 이와 같이 상기 도 5에 도시된 리던던시 회로에서 A0~A3 및 B0,B1의 각 입력값에 따른 셀 선택이 도 6에 도시되어 있다. 상기 도 6은 본 발명에 따라 입력에 따른 리던던시 회로의 리페어를 수행하는 셀 선택도이다.
본 발명의 리던던시 서브 워드라인(RSWL)은 상기 메인 메모리 셀의 하나 또는 하나 이상 네 개 이하의 불량이 발생하였을 경우에 상기 메인 메모리 셀의 불량 유형에 상응하는 RSWL이 선택된다.
도 7은 본 발명에 따른 리던던시 워드라인 디코더(10)의 회로 구성도로서, 메인 메모리 셀에 불량이 발생하여 리페어를 수행하였을 경우 리던던시 디코더를 동작시키는 RED_EN(리던던시 디코더 인에이블: 정지 중에는 로직 로우 상태로 설정되며, 동작시에는 퓨즈 커팅을 통하여 로직 하이로 설정됨) 신호와 상기 도 5의 디코더 입력신호(A0~A3, B0,B1)들과 각각의 입력신호에 연결된 퓨즈 박스들(21~26)로 구성된다. 그리고, NAND 게이트(NAND1~NAND3)와 이들의 출력을 입력으로 하는 출력단인 NOR 게이트 NOR1이 구성된다. 상기 각 퓨즈 박스에는 각각 디코더 입력신호 중 하나, 퓨즈 인에이블 반전신호 FUSE_ENb와 퓨즈 인에이블 신호 FUSE_EN가 입력되며, 각 NAND 게이트는 인접한 두 개의 퓨즈 박스로부터의 출력과, 상기 FUSE_EN 신호를 입력으로 받는다. 상기 FUSE_ENb 신호는 상기 리던던시 워드라인 디코더가 동작하지 않을 경우에는 로직 하이 상태를 유지하고 있으며, 상기 리던던시 워드라인 디코더가 동작할 경우에는 로직 로우 상태를 갖고 메인 워드라인 디코더(11)를 오프 시킨다. 또한, 상기 FUSE_EN 신호는 상기 리던던시 워드라인 디코더가 동작하지 않을 경우에는 로직 로우 상태를 유지하고 있으며, 상기 리던던시 워드라인 디코더가 동작할 경우에는 로직 하이 상태를 갖는다. 그리고, 상기 NOR 게이트의 출력인 RDXi는 상기 리던던시 워드라인 디코더가 동작하지 않을 경우에는 로직 로우 상태를 유지하며, 상기 리던던시 워드라인 디코더가 동작할 경우에는 상기 입력신호 A0,A1,A2,A3,B0,B1 및 상기 입력신호와 연결된 퓨즈 박스의 상태에 따라서 로직 하이와 로직 로우의 상태로 변하게 되며, 퓨즈 박스들의 출력신호인 RA0~RA3, RB0, RB1이 모두 로직 하이 상태가 되면 상기 RDXi 신호는 로직 하이 상태가 되어 상기 도 5 및 도 6의 리던던시 메모리 셀을 선택하게 된다.
상기 FUSE_ENb 신호와 FUSE_EN 신호는 상기 리던던시 워드라인 디코더가 동작하지 않은 경우와 상기 리던던시 워드라인 디코더의 입력신호인 A0~A3, B0, B1신호와 상기 퓨즈박스의 출력인 RA0~RA3, RB0, RB1 신호를 서로 차단시키기 위함이다.
도 8은 본 발명의 실시예에 따른 리던던시 워드라인 디코더에 구성되는 Ai 입력에 대한 퓨즈 회로도로서, 디코더의 입력신호인 A0~A3에 연결된 퓨즈 회로를 나타낸다. 여기서는 퓨즈 FA0과 FA1이 존재하여 상기 RED_EN 신호 및 RED_ENb 신호, 그리고 Ai 신호 입력에 따라 퓨즈 커팅을 제어하여 리페어 동작이 제어된다.
상기 도 8에서 상기 리던던시 워드라인 디코더가 동작할 경우 출력인 RAi 신호는 퓨즈 FA1이 커팅 되었을 경우에는 디코더의 입력신호 Ai와 동일한 로직 상태를 가지며, 퓨즈 FA0이 커팅 되었을 경우에는 상기 입력신호 Ai와 반대의 로직 상태를 갖는다. 상기 도 8에 도시된 퓨즈 회로는 이미 일반화된 회로이다. 이와 같은 퓨즈 회로는 상기 도 7에 도시된 리던던시 디코더에서 입력신호 A0, A1, A2 및 A3에 연결된 퓨즈박스(21~24)에 각각 구성된다.
도 9는 본 발명의 실시예에 따른 리던던시 워드라인 디코더에 구성되는 Bi 입력에 대한 퓨즈 회로도로서, FUSE_1로 도시된 입력신호 B0, B1에 연결된 퓨즈박스의 회로를 나타낸다. 상기 도 9에 도시된 퓨즈 회로는 도 4에 도시된 메모리 셀 불량 유형에 상응하는 리던던시 셀 동작을 가능하게 하는 회로이다. 이는 상기 도 8에 도시된 바와 같은 퓨즈 회로에 추가적으로 새로운 퓨즈인 FBD가 설치되는 것으로, 디코더의 입력신호인 B0, B1에 연결된 퓨즈 회로를 나타낸다. 여기서는 퓨즈 FB0과 FB1, 새로운 퓨즈인 FBD가 구성되고, 상기 RED_EN 신호 및 RED_ENb 신호, Bi 신호 입력에 따라 세 개의 퓨즈 커팅을 제어하여 메모리 셀의 불량 유형에 따른 리던던시 셀 동작을 가능하게 한다.
상기 퓨즈 FBD는 전원전압인 VDD와 퓨즈박스 출력신호인 RBi 사이에 구성된다. 상기 리던던시 워드라인 디코더가 동작할 경우 상기 출력신호 RBi는 상기 퓨즈 FB1, FBD가 커팅되는 경우에는 입력신호 Bi와 동일한 로직 상태를 갖는다. 또한, 상기 퓨즈 FB0, FBD가 커팅되는 경우에는 상기 출력신호 RBi는 입력신호 Bi와 반대의 로직 상태를 갖는다. 만약, 상기 퓨즈 FB0, FB1이 커팅 되었다면 상기 출력신호 RBi는 입력신호 Bi와는 무관하게 항상 로직 상태 하이를 갖게 된다. 즉, 상기 도 9에 도시된 퓨즈 회로의 출력은 상기 리던던시 워드라인 디코더가 동작할 경우 각기 다른 세 가지의 출력 상태를 가질 수 있으며, 퓨즈 회로의 출력 가운데 상기 입력신호 Bi와 무관하게 로직 하이의 출력을 갖는 특성이 본 발명의 불량 유형에 상응하는 리던던시 셀 동작을 가능하게 한다. 상기 도 8 및 도 9의 퓨즈회로에 적용되는 퓨즈는 전기적으로 온/오프 되는 퓨즈일 수도 있고, 물리적으로 온/오프 되는 퓨즈일 수도 있다.
도 10은 상술한 본 발명을 정리한 본 발명의 바람직한 실시예에 따른 불량 유형에 따른 리페어 실시예로서, 메모리 셀에 불량(fail)이 발생하는 각 Case 별로 본 발명에 따른 도 4 내지 도 9의 리던던시 회로에 의해 리던던시 셀로 대체되는 리페어 실시예를 나타낸 것이다. 상기 도 10에서 "1"은 로직 하이, "0"은 로직 로우, "NC"는 Fuse not cutting, "C"는 Fuse cutting을 의미한다. 상기 도 10의 도시된 불량 유형은 1셀 불량, 2셀 불량, 3셀 불량 및 4셀 불량의 경우를 들었다. 각 유형별로 리페어 과정을 설명한다.
먼저, 불량이 발생하지 않는 경우에는 리페어가 일어날 필요가 없으므로 모든 퓨즈는 커팅되지 않는다.
다음으로, 하나의 메모리 셀에만 불량이 발생하는 경우에는 예를 들어 상기 도 5에서, 셀0(14)이 불량일 경우에는 상기 도 7의 RED_EN_FUSE를 커팅하여 RED_EN 신호를 로직 하이가 되도록 하고, A0, A1, A2, A3의 퓨즈박스는 모두 상기 도 8의 FA0의 퓨즈를 커팅하고, B0의 퓨즈박스는 상기 도 9의 FB0과 FBD를 커팅하여 상기 도 5의 SWL0이 선택되는 어드레스가 입력될 때 상기 SWL0은 오프 되고, RSWL0이 온 된다. 상기와 같은 상태에서 SWL0이 아닌 다른 SWL(SWL1, SWL2, SWL3)이 선택되는 어드레스가 입력되면 상기 도 5의 리던던시 셀은 동작하지 않는다. 상기와 같은 방법으로 셀1, 셀2, 셀3이 각각 하나씩만 불량이 발생되었을 경우에는 상기 도 10에서와 같이 퓨즈가 커팅되어 리페어가 된다. 이와 같이 하나의 메모리 셀에만 불량이 발생하게 되면 상기 도 9의 FUSE_1의 FBD 퓨즈는 항상 커팅된다.
다음으로, 두 개의 메모리 셀에 불량이 발생한 경우, 예를 들어 셀0과 셀1에 불량이 발생한 경우로 가정하면 상기 도 7의 RED_EN_FUSE를 커팅하여 RED_EN 신호를 로직 하이가 되도록 하고, A0, A1, A2, A3의 퓨즈박스는 모두 상기 도 8의 FA0의 퓨즈를 커팅하고, B0의 퓨즈박스는 상기 도 9의 FB0과 FBD를 커팅하여 RB0 신호가 B0 신호의 반대 로직 상태를 가지도록 하고, B1의 퓨즈 박스는 FB0과 FB1을 커팅하여 RB1 신호가 B1 신호의 상태와는 무관하게 항상 로직 하이 상태를 갖도록 한다. 즉, A0, A1, A2, A3, B0이 모두 로직 로우인 상태에서 B1이 로직 로우(셀0)일 때와 로직 하이(셀1)일 때 모두 불량이 발생하기 때문에 도 7의 리던던시 디코더의출력신호인 RDXi는 상기 B1의 입력신호와는 무관하게 동작하여 SWL0과 SWL1이 선택되는 입력에서는 각각 RSWL0과 RSWL1이 선택되도록 한다. 셀1과 셀3이 불량일 경우에도 상술한 퓨즈 커팅 방식을 통해 리페어를 할 수 있다.
다음으로, 세 개의 메모리 셀에 불량이 발생한 경우와 네 개의 메모리 셀에 불량이 발생한 경우는 네 개의 서브 워드라인을 모두 리던던시 서브 워드라인으로 교체해야만 한다. 따라서, 셀0, 셀1, 셀2에 불량이 발생한 경우와 셀0 내지 셀3에 불량이 발생한 경우에는 상기 도 7의 RED_EN_FUSE를 커팅하여 RED_EN 신호를 로직 하이가 되도록 하고, A0, A1, A2, A3의 퓨즈박스는 모두 상기 도 8의 FA0의 퓨즈를 커팅하고, B0의 퓨즈박스는 상기 도 9의 FB0과 FB1을 커팅하여 RB0 신호가 B0 신호의 로직 상태와 무관하게 항상 로직 하이 상태를 가지도록 하고, B1의 퓨즈 박스는 FB0과 FB1을 커팅하여 RB1 신호가 B1 신호의 로직 상태와는 무관하게 항상 로직 하이 상태를 갖도록 하여 SWL0이 선택되는 어드레스가 입력되면 RSWL0을 동작시키고, SWL1, SWL2, SWL3이 각각 선택되는 어드레스가 입력되면 각각 RSWL1, RSWL2, RSWL3을 동작시킨다.
상술한 바와 같이, 본 발명에 따른 리던던시 회로는 메인 메모리 셀의 불량 유형에 상응하는 리던던시 셀을 대체하기 때문에 리페어 효율을 향상시킬 수 있다. 즉, 종래의 네 개의 리던던시 ROW를 사용하면서 하나의 리던던시 디코더로 네 개의 메인 메모리 셀이 불량일 뿐만 아니라 하나의 메인 메모리 셀이 불량일 경우에도 네 개의 리던던시 ROW를 모두 대체하는 구조와는 달리, 하나의 리던던시 디코더로 하나의 메모리 셀이 불량일 경우에는 하나의 ROW만 리페어 하고, 두 개의 메모리셀이 불량일 경우에는 두 개의 ROW만 리페어 하고, 세 개 또는 네 개의 메모리 셀이 불량일 경우에는 네 개의 ROW를 리페어 할 수 있기 때문에 불량 셀당 대체 셀의 개수가 작아 리던던시 셀의 불량에 따른 리페어 효율 저하를 줄일 수 있으며, 또한 인접한 여러 개의 불량도 구제할 수 있기 때문에 그만큼 리페어 효율을 높일 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예를 들어 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 따른 리던던시 회로는 메인 메모리 셀의 불량 유형에 상응하는 리던던시 셀을 대체하기 때문에 리페어 효율을 향상시킬 수 있다. 즉, 종래의 네 개의 리던던시 ROW를 사용하면서 하나의 리던던시 디코더로 네 개의 메인 메모리 셀이 불량일 뿐만 아니라 하나의 메인 메모리 셀이 불량일 경우에도 네 개의 리던던시 ROW를 모두 대체하는 구조와는 달리, 하나의 리던던시 디코더로 하나의 메모리 셀이 불량일 경우에는 하나의 ROW만 리페어 하고, 두 개의 메모리 셀이 불량일 경우에는 두 개의 ROW만 리페어 하고, 세 개 또는 네 개의 메모리 셀이 불량일 경우에는 네 개의 ROW를 리페어 할 수 있기 때문에 불량 셀당 대체 셀의개수가 작아 리던던시 셀의 불량에 따른 리페어 효율 저하를 줄일 수 있으며, 또한 인접한 여러 개의 불량도 구제할 수 있기 때문에 그만큼 리페어 효율을 높일 수 있는 이점이 있다.

Claims (12)

  1. 워드라인 디코더에 연결된 복수의 노말 메모리 셀을 가지는 반도체 메모리 장치의 리던던시 회로에 있어서:
    상기 노말 메모리 셀이 불량으로 판명시 이를 구제하기 위한 복수의 리던던시 메모리 셀과;
    입력신호에 따라 각기 다른 세 가지 출력 상태를 가지는 퓨즈회로를 포함하며, 상기 입력신호에 따른 상기 퓨즈회로의 출력과 리던던시 디코더 인에이블 제어신호에 따라 특정 리던던시 메모리 셀을 선택하는 로직부를 구비하여, 상기 리던던시 메모리 셀이 상기 노말 메모리 셀의 불량 유형에 상응하도록 대체시키는 리던던시 워드라인 디코더; 를 구비함을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  2. 제 1항에 있어서,
    상기 퓨즈 회로는 상기 입력신호에 일대일 대응되도록 구성됨을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  3. 제 2항에 있어서, 상기 퓨즈회로는;
    제1퓨즈, 제2퓨즈, 제3퓨즈를 포함하며,
    상기 리던던시 워드라인 디코더가 동작할 경우 상기 입력신호에 따른 상기 제1 내지 제3 퓨즈 중 두 개의 퓨즈 커팅에 따라 상기 입력신호와 동일한 로직상태, 반대의 로직 상태 및 상기 입력신호와 무관한 항상 일정한 로직 상태의 세 가지 출력 제어신호를 발생함을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  4. 제 3항에 있어서, 상기 퓨즈회로는;
    전원전압과 출력에 연결되는 제1퓨즈,
    상기 제1퓨즈와 출력 사이에 일단이 병렬로 연결되며, 타단이 제1 및 제2트랜지스터의 제4단에 각각 연결되는 제1퓨즈 및 제2퓨즈,
    제1단이 입력신호와 연결되고, 제2단이 리던던시 디코더 인에이블 제어신호에 연결되고, 제3단이 상기 디코더 인에이블 제어신호의 반전된 신호에 연결되는 제1트랜지스터;
    제1단이 인버터의 출력과 연결되고, 제2단이 상기 디코더 인에이블 제어신호의 반전된 신호에 연결되고, 제3단이 상기 디코더 인에이블 제어신호에 연결되는 제2트랜지스터;
    입력이 입력신호에 연결되는 인버터로 구성됨을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  5. 제 4항에 있어서,
    상기 퓨즈는 전기적으로 온/오프를 시킬 수 있는 퓨즈임을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  6. 제 4항에 있어서,
    상기 퓨즈는 물리적으로 온/오프를 시킬 수 있는 퓨즈임을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  7. 제 4항에 있어서, 상기 리던던시 워드라인 디코더는;
    하나의 노말 메모리 셀에만 불량이 발생한 경우 해당 입력신호에 대응되는 퓨즈회로의 상기 제1퓨즈와 제2 또는 제3퓨즈를 커팅하여 상기 불량이 발생된 하나의 노말 메모리 셀에 상응하는 하나의 리던던시 셀로 대체하고,
    두 개의 노말 메모리 셀에 불량이 발생한 경우 해당 입력신호에 대응되는 퓨즈회로에서 상기 제1퓨즈와 제2 또는 제3퓨즈를 커팅하고, 다른 하나의 퓨즈회로에서 상기 입력신호와는 무관하게 항상 일정한 로직 상태를 갖도록 상기 제2퓨즈와 제3퓨즈를 커팅하여 상기 불량이 발생된 두 개의 노말 메모리 셀에 상응하는 두 개의 리던던시 셀로 대체하고,
    세 개 또는 네 개의 노말 메모리 셀에 불량이 발생한 경우 모든 퓨즈회로에서 상기 입력신호와는 무관하게 항상 일정한 로직 상태를 갖도록 상기 제2퓨즈와 제3퓨즈를 커팅하여 상기 불량이 발생된 세 개 또는 네 개의 노말 메모리 셀에 상응하는 네 개의 리던던시 셀로 대체함을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  8. 반도체 메모리 장치의 리던던시 회로에 있어서,
    불량 메모리 셀의 구제를 위한 리던던시 메모리 셀;
    메인 워드라인 디코더의 입력신호 각각에 대응되도록 복수 개 구성되며, 제1퓨즈와 제2퓨즈를 포함하며, 상기 리던던시 워드라인 디코더가 동작할 경우 메인 워드라인 디코더의 입력신호에 대응되는 퓨즈를 커팅하는 제1퓨즈회로,
    서브 워드라인 디코더의 입력신호 각각에 대응되도록 복수 개 구성되며, 제3퓨즈, 제4퓨즈, 제5퓨즈를 포함하며, 상기 리던던시 워드라인 디코더가 동작할 경우 상기 입력신호에 따른 상기 제3 내지 제5퓨즈 중 두 개의 퓨즈 커팅에 따라 상기 입력신호와 동일한 로직상태, 반대의 로직 상태 및 상기 입력신호와 무관한 항상 일정한 로직 상태의 세 가지 출력 제어신호를 발생하는 제2퓨즈회로,
    상기 입력신호에 따른 상기 제1퓨즈회로 및 상기 제2퓨즈회로의 출력과 리던던시 디코더 인에이블 제어신호에 따라 특정 리던던시 메모리 셀을 선택하는 로직부를 구비하는 리던던시 워드라인 디코더;를 구비함을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  9. 제 8항에 있어서, 상기 제2퓨즈회로는;
    전원전압과 출력에 연결되는 제3퓨즈,
    상기 제3퓨즈와 출력 사이에 일단이 병렬로 연결되며, 타단이 제1 및 제2트랜지스터의 제4단에 각각 연결되는 제4퓨즈 및 제5퓨즈,
    제1단이 입력신호와 연결되고, 제2단이 리던던시 디코더 인에이블 제어신호에 연결되고, 제3단이 상기 디코더 인에이블 제어신호의 반전된 신호에 연결되는 제1트랜지스터;
    제1단이 인버터의 출력과 연결되고, 제2단이 상기 디코더 인에이블 제어신호의 반전된 신호에 연결되고, 제3단이 상기 디코더 인에이블 제어신호에 연결되는 제2트랜지스터;
    입력이 입력신호에 연결되는 인버터로 구성됨을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  10. 제 9항에 있어서,
    상기 제1 및 제2퓨즈회로에 구성되는 퓨즈는 전기적으로 온/오프를 시킬 수 있는 퓨즈임을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  11. 제 9항에 있어서,
    상기 제1 및 제2퓨즈회로에 구성되는 퓨즈는 물리적으로 온/오프를 시킬 수 있는 퓨즈임을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
  12. 제 9항에 있어서, 상기 리던던시 워드라인 디코더는;
    하나의 노말 메모리 셀에만 불량이 발생한 경우 상기 메인 워드라인 디코더의 입력신호에 대응되는 상기 제1퓨즈회로의 퓨즈를 커팅하고, 상기 서브 워드라인 디코더의 해당 입력신호에 대응되는 제2퓨즈회로의 상기 제3퓨즈와 제4 또는 제5퓨즈를 커팅하여 상기 불량이 발생된 하나의 노말 메모리 셀에 상응하는 하나의 리던던시 셀로 대체하고,
    두 개의 노말 메모리 셀에 불량이 발생한 경우 상기 메인 워드라인 디코더의 입력신호에 대응되는 상기 제1퓨즈회로의 퓨즈를 커팅하고, 상기 서브 워드라인 디코더의 해당 입력신호에 대응되는 제2퓨즈회로의 상기 제3퓨즈와 제4 또는 제5퓨즈를 커팅하고, 다른 하나의 제2퓨즈회로에서 상기 입력신호와는 무관하게 항상 일정한 로직 상태를 갖도록 상기 제4퓨즈와 제5퓨즈를 커팅하여 상기 불량이 발생된 두 개의 노말 메모리 셀에 상응하는 두 개의 리던던시 셀로 대체하고,
    세 개 또는 네 개의 노말 메모리 셀에 불량이 발생한 경우 상기 메인 워드라인 디코더의 입력신호에 대응되는 상기 제1퓨즈회로의 퓨즈를 커팅하고, 상기 서브 워드라인 디코더의 모든 제2퓨즈회로에서 상기 입력신호와는 무관하게 항상 일정한 로직 상태를 갖도록 상기 제4퓨즈와 제5퓨즈를 커팅하여 상기 불량이 발생된 세 개 또는 네 개의 노말 메모리 셀에 상응하는 네 개의 리던던시 셀로 대체함을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
KR10-2000-0083675A 2000-12-28 2000-12-28 반도체 메모리 장치의 리던던시 회로 KR100375987B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR10-2000-0083675A KR100375987B1 (ko) 2000-12-28 2000-12-28 반도체 메모리 장치의 리던던시 회로
TW090114712A TW512356B (en) 2000-12-28 2001-06-18 Redundancy circuit of semiconductor memory device
US09/884,536 US6496426B2 (en) 2000-12-28 2001-06-19 Redundancy circuit of semiconductor memory device
JP2001343608A JP4433130B2 (ja) 2000-12-28 2001-11-08 冗長回路を備えた半導体メモリ装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2000-0083675A KR100375987B1 (ko) 2000-12-28 2000-12-28 반도체 메모리 장치의 리던던시 회로

Publications (2)

Publication Number Publication Date
KR20020054552A KR20020054552A (ko) 2002-07-08
KR100375987B1 true KR100375987B1 (ko) 2003-03-15

Family

ID=19703752

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0083675A KR100375987B1 (ko) 2000-12-28 2000-12-28 반도체 메모리 장치의 리던던시 회로

Country Status (4)

Country Link
US (1) US6496426B2 (ko)
JP (1) JP4433130B2 (ko)
KR (1) KR100375987B1 (ko)
TW (1) TW512356B (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7219271B2 (en) 2001-12-14 2007-05-15 Sandisk 3D Llc Memory device and method for redundancy/self-repair
JP4128965B2 (ja) * 2004-02-26 2008-07-30 株式会社東芝 半導体装置
KR100558056B1 (ko) * 2004-11-03 2006-03-07 주식회사 하이닉스반도체 리던던시 퓨즈 제어 회로 및 이를 포함한 반도체 메모리소자 및 이를 이용한 리던던시 수행 방법
US7277336B2 (en) * 2004-12-28 2007-10-02 Sandisk 3D Llc Method and apparatus for improving yield in semiconductor devices by guaranteeing health of redundancy information
KR100763122B1 (ko) 2005-03-31 2007-10-04 주식회사 하이닉스반도체 면적이 감소된 반도체 메모리 장치의 리페어 제어 회로
US7212454B2 (en) * 2005-06-22 2007-05-01 Sandisk 3D Llc Method and apparatus for programming a memory array
KR100739927B1 (ko) * 2005-06-29 2007-07-16 주식회사 하이닉스반도체 반도체 메모리 장치의 리페어 입출력 퓨즈 회로
US20070048076A1 (en) * 2005-08-31 2007-03-01 To Chun Y Fastening system for a ring binder mechanism
US7966518B2 (en) * 2007-05-15 2011-06-21 Sandisk Corporation Method for repairing a neighborhood of rows in a memory array using a patch table
US7958390B2 (en) * 2007-05-15 2011-06-07 Sandisk Corporation Memory device for repairing a neighborhood of rows in a memory array using a patch table
JP5642567B2 (ja) * 2011-01-18 2014-12-17 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法
US8645752B2 (en) 2011-11-08 2014-02-04 Micron Technology, Inc. Apparatuses and methods for operating a memory device
US10102921B1 (en) * 2017-08-17 2018-10-16 Nanya Technology Corporation Fuse blowing method and fuse blowing system
KR20210050213A (ko) * 2019-10-28 2021-05-07 삼성전자주식회사 리페어 단위를 가변하는 메모리 장치 및 그것의 리페어 방법
US11646095B2 (en) * 2020-03-06 2023-05-09 Micron Technology, Inc. Configurable soft post-package repair (SPPR) schemes

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0684352A (ja) * 1992-09-02 1994-03-25 Toshiba Corp 半導体集積回路
KR960015902A (ko) * 1994-10-12 1996-05-22 김주용 반도체 기억소자를 리페어하기 위한 장치
KR19990006102A (ko) * 1997-06-30 1999-01-25 김영환 반도체 소자의 워드라인 리페어장치
JPH11154398A (ja) * 1997-11-20 1999-06-08 Oki Electric Ind Co Ltd 半導体記憶装置
KR19990061052A (ko) * 1997-12-31 1999-07-26 김영환 반도체 메모리 소자의 셀 리페어 제어회로

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6084807A (en) * 1999-11-08 2000-07-04 Choi; Jin H. Memory device with global redundancy

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0684352A (ja) * 1992-09-02 1994-03-25 Toshiba Corp 半導体集積回路
KR960015902A (ko) * 1994-10-12 1996-05-22 김주용 반도체 기억소자를 리페어하기 위한 장치
KR19990006102A (ko) * 1997-06-30 1999-01-25 김영환 반도체 소자의 워드라인 리페어장치
JPH11154398A (ja) * 1997-11-20 1999-06-08 Oki Electric Ind Co Ltd 半導体記憶装置
KR19990061052A (ko) * 1997-12-31 1999-07-26 김영환 반도체 메모리 소자의 셀 리페어 제어회로

Also Published As

Publication number Publication date
KR20020054552A (ko) 2002-07-08
US20020085431A1 (en) 2002-07-04
US6496426B2 (en) 2002-12-17
TW512356B (en) 2002-12-01
JP4433130B2 (ja) 2010-03-17
JP2002208295A (ja) 2002-07-26

Similar Documents

Publication Publication Date Title
KR960002777B1 (ko) 반도체 메모리 장치의 로우 리던던시 장치
KR100375987B1 (ko) 반도체 메모리 장치의 리던던시 회로
US5461587A (en) Row redundancy circuit and method for a semiconductor memory device with a double row decoder
JP4283974B2 (ja) 半導体メモリ装置
JP3189886B2 (ja) 半導体記憶装置
KR19990023677A (ko) 용장 회로를 구비한 반도체 기억 장치
KR100322538B1 (ko) 래치 셀을 채용하는 리던던시 회로
KR100304700B1 (ko) 버퍼부를 내장하여 부하를 일정하게 하는 리던던시 회로
JP2001110196A (ja) 半導体メモリ装置
US7068553B2 (en) Row redundancy circuit
KR0172349B1 (ko) 로우 리던던시 회로를 가지는 반도체 메모리 장치
KR100400771B1 (ko) 워드라인 리던던시 회로
KR100242719B1 (ko) 로우 결함복구회로를 구비한 반도체 메모리 장치
KR0177407B1 (ko) 리던던시 재 리페어 회로
KR0144059B1 (ko) 불량 셀을 가진 디램을 리페어하는 스페어디코더회로
KR100487529B1 (ko) 리던던시 디코더를 갖는 반도체 메모리 장치 및 리던던시디코더를 사용한 반도체 메모리 장치의 불량 셀 구제 방법
KR960015673B1 (ko) 롬리페어회로
KR100304951B1 (ko) 반도체메모리장치의칼럼리페어회로
KR0172348B1 (ko) 로우 리던던시 회로를 가지는 반도체 메모리 장치
KR0177787B1 (ko) 로우 리던던시 회로 및 그 제어방법
KR100224771B1 (ko) 2 로오 브리지 리페어 보상 회로
KR100336370B1 (ko) 로오디코더를이용한로오리페어회로
JPH11213688A (ja) 半導体記憶装置
KR20020000607A (ko) 열 리던던시 스킴을 구비한 반도체 메모리 장치
KR19990000471A (ko) 반도체 메모리 장치의 칼럼 리던던시 제어 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120229

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee