KR20010048682A - 지연 동기 루프 회로 및 내부 클럭 신호 발생 방법 - Google Patents

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Abstract

지터를 방지할 수 있으며 반도체 집적회로로 구현될 경우 칩 면적이 작은 지연 동기 루프 회로 및 내부 클럭 신호 발생 방법이 개시된다. 상기 지연 동기 루프 회로는, 상기 내부 클럭 신호 발생 방법에 따라 동작하며 위상 쉬프터, 보상 지연기, 성분계수 추출기, 위상 반전기, 제1 및 제2성분신호 발생기, 및 위상 합성기를 구비함으로써 반도체 집적회로 내부의 피할 수 없는 지연시간을 보상하기 위해 외부로부터 입력되는 입력 클럭 신호보다 상기 지연시간 만큼 위상이 앞서는 출력 클럭 신호를 발생시킨다. 상기 위상 쉬프터는 상기 입력 클럭 신호와 위상이 동일한 제1클럭 신호 및 상기 제1클럭 신호에 대해 90도의 위상차를 갖는 제2클럭 신호를 발생하고, 상기 보상 지연기는 상기 입력 클럭 신호에 대해 상기 소정의 시간만큼 위상이 뒤지는 제3클럭 신호를 발생한다. 상기 성분계수 추출기는 상기 제3클럭 신호의 제1성분계수 및 상기 제3클럭 신호의 제2성분계수를 추출한다. 상기 위상 반전기는 상기 제2성분계수의 위상을 반전시키고, 상기 제1성분신호 발생기는 상기 제1성분계수에 상기 제1클럭 신호를 곱하여 제1성분신호를 발생하고, 상기 제2성분신호 발생기는 상기 반전된 제2성분계수에 상기 제2클럭 신호를 곱하여 제2성분신호를 발생하며, 상기 위상 합성기가 상기 제1성분신호와 상기 제2성분신호를 더함으로써 상기 출력 클럭 신호를 발생시킨다.

Description

지연 동기 루프 회로 및 내부 클럭 신호 발생 방법{Delay locked loop circuit and method for generating internal clock signal}
본 발명은 반도체 집적회로에 관한 것으로서, 특히 지연 동기 루프(DLL, Delay Locked Loop) 회로에 관한 것이다.
지연 동기 루프 회로는 기준클럭 신호(reference clock signal)에 대하여 일정 시간 위상이 앞서는 내부클럭 신호를 제공하는 데 사용된다. 일반적으로 내부클럭 신호를 필요로하는 상황은 램버스 디램(RDRAM: Rambus DRAM) 및 싱크로너스 디램(SDRAM: Synchronous DRAM)과 같이, 기준클럭 신호에 해당하는 외부클럭 신호에 동기되어 동작하며 비교적 높은 집적도를 갖는 반도체 집적회로에서 발생한다.
좀더 상세히 설명하면, 입력핀을 통해 입력되는 외부클럭 신호는 클럭버퍼로 입력되어 클럭버퍼로부터 내부클럭 신호가 발생되며, 내부클럭 신호가 데이터 출력버퍼를 제어하여 외부로 데이터가 출력된다. 그런데 내부클럭 신호는 클럭버퍼에 의해 외부클럭 신호로부터 일정 시간 지연되고, 또한 데이터 출력버퍼로부터의 출력 데이터도 내부클럭 신호로부터 일정 시간 지연된 후 출력된다.
이로 인하여 출력 데이터는 외부클럭 신호에 대하여 많은 시간이 지연된 후에 출력되는 문제점이 있다. 다시말해 외부클럭 신호 인가 후 데이터가 출력되는 시간, 즉 출력 데이터 액세스 시간(tAC)이 길어지는 문제점이 있다.
이러한 문제점을 해결하기 위하여 지연 동기 루프 회로를 사용하여 내부클럭 신호의 위상을 소정 시간 앞서도록 만들어 줌으로써, 출력 데이터가 외부클럭 신호에 대하여 지연없이 출력될 수 있다. 즉 지연 동기 루프 회로는 외부클럭 신호를 수신하고 일정 시간 위상이 앞서는 내부클럭 신호를 발생하며 내부클럭 신호가 데이터 출력버퍼와 같은 각 부분의 클럭 신호로서 사용된다.
도 1은 종래의 전형적인 지연 동기 루프 회로의 블락도이다. 종래의 전형적인 지연 동기 루프는, 도 1에 도시된 바와 같이, 위상 검출기(Phase dector)(11), 차아지 펌프(Charge pump)(13), 전압제어 지연라인(VCDL, Voltage Controlled Delay Line)(15), 및 보상 지연기(Compensation delay)(17)로 구성된다.
그런데 상기 종래의 전형적인 지연 동기 루프 회로에서는, 동작 주파수 영역을 넓히기 위해서는 상기 전압제어 지연라인(15)의 지연시간의 변화 폭을 크게 하여야 한다. 이를 위해서는 상기 전압제어 지연라인(15)를 구성하는 단위 지연기들 각각의 지연시간의 변화 폭을 크게 하거나, 또는 코오스(Coarse) VCDL과 파인(Fine) VCDL을 각각 구성하여야 한다. 그러나 전자의 경우에는 상기 차아지 펌프(13)의 출력, 즉 제어전압(Vcon)의 잡음에 대한 전체 지연시간의 변화가 커짐으로 인하여 동작중에 지터(Jitter)가 발생될 수 있으며, 후자의 경우에는 코오스 VCDL의 지연시간 값이 변하는 순간에 코오스 단위 지연시간에 해당하는 만큼 지터가 발생될 우려가 있다.
따라서 상기 종래의 전형적인 지연 동기 루프 회로에서의 문제점을 보완하기 위하여 도 2에 도시된 바와 같은 위상 보간(Phase Interpolation) 기술을 이용한 지연 동기 루프 회로가 개발되었다. 도 2를 참조하면, 위상 보간 기술을 이용한 지연 동기 루프 회로는, 위상 검출기(21), 차아지 펌프(22), 위상 보간기(23), 보상 지연기(24), 위상 분할기(Phase splitter)(25), 위상 선택기(Phase selector)(26), 및 제어회로(27)로 구성된다.
그런데 상기 위상 보간 기술을 이용한 지연 동기 루프 회로는 지터를 방지할 수 있는 장점이 있는 반면에 위상 분할기(25), 위상 선택기(26), 및 제어회로(27)등을 포함하므로 인하여 반도체 집적회로로 구현될 경우 칩 면적이 커지는 단점이 있다.
본 발명이 이루고자하는 기술적 과제는 지터를 방지할 수 있으며 반도체 집적회로로 구현될 경우 칩 면적이 작은 지연 동기 루프 회로를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 지터를 방지할 수 있으며 작은 면적을 갖는 반도체 집적회로로 구현될 수 있는 내부 클럭 신호 발생 방법을 제공하는 데 있다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 전형적인 지연 동기 루프 회로의 블락도이다.
도 2는 종래의 위상 보간 기술을 이용한 지연 동기 루프 회로의 블락도이다.
도 3은 본 발명의 제1실시예에 따른 지연 동기 루프 회로의 블락도이다.
도 4는 본 발명의 제2실시예에 따른 지연 동기 루프 회로의 블락도이다.
도 5는 도 3 및 도 4에 도시된 본 발명에 따른 지연 동기 루프 회로의 기본원리를 설명하기 위한 도면으로서, 사인파를 이용한 경우를 나타낸다.
도 6은 도 3 및 도 4에 도시된 본 발명에 따른 지연 동기 루프 회로의 기본원리를 설명하기 위한 도면으로서, 삼각파를 이용한 경우를 나타낸다.
도 7은 본 발명의 제3실시예에 따른 지연 동기 루프 회로의 블락도이다.
도 8은 본 발명의 제4실시예에 따른 지연 동기 루프 회로의 블락도이다.
도 9는 도 3 및 도 4에 도시된 제1성분계수(α) 및 제2성분계수(β)의 파형도를 나타낸다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따르면, 입력 클럭 신호, 즉 외부 클럭 신호를 수신하여 상기 입력 클럭 신호에 대해 소정의 시간만큼 위상이 앞선 출력 클럭 신호, 즉 내부 클럭 신호를 발생하는 지연 동기 루프 회로에 있어서, 상기 입력 클럭 신호와 위상이 동일한 제1클럭 신호 및 상기 제1클럭 신호에 대해 90도의 위상차를 갖는 제2클럭 신호를 발생하는 위상 쉬프터, 상기 입력 클럭 신호에 대해 상기 소정의 시간만큼 위상이 뒤지는 제3클럭 신호를 출력하는 보상 지연기, 상기 제1클럭 신호에 대한 상기 제3클럭 신호의 제1성분계수 및 상기 제2클럭 신호에 대한 상기 제3클럭 신호의 제2성분계수를 추출하는 성분계수 추출기, 상기 제2성분계수의 위상을 반전시키는 위상 반전기, 상기 제1성분계수에 상기 제1클럭 신호를 곱하여 제1성분신호를 발생하는 제1성분신호 발생기, 상기 반전된 제2성분계수에 상기 제2클럭 신호를 곱하여 제2성분신호를 발생하는 제2성분신호 발생기, 및 상기 제1성분신호와 상기 제2성분신호를 더하여 상기 출력 클럭 신호를 발생하는 위상 합성기를 구비하는 것을 특징으로 하는 지연 동기 루프 회로가 제공된다.
또한 상기 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따르면, 입력 클럭 신호를 수신하여 상기 입력 클럭 신호에 대해 소정의 시간만큼 위상이 앞선 출력 클럭 신호를 발생하는 지연 동기 루프 회로에 있어서, 상기 입력 클럭 신호와 위상이 동일한 제1클럭 신호 및 상기 제1클럭 신호에 대해 90도의 위상차를 갖는 제2클럭 신호를 발생하는 위상 쉬프터, 상기 입력 클럭 신호에 대해 상기 소정의 시간만큼 위상이 뒤지는 제3클럭 신호를 출력하는 보상 지연기, 상기 제1클럭 신호에 대한 상기 제3클럭 신호의 제1성분계수 및 상기 제2클럭 신호에 대한 상기 제3클럭 신호의 제2성분계수를 추출하는 성분계수 추출기, 상기 제2클럭 신호의 위상을 반전시키는 위상 반전기, 상기 제1성분계수에 상기 제1클럭 신호를 곱하여 제1성분신호를 발생하는 제1성분신호 발생기, 상기 제2성분계수에 상기 반전된 제2클럭 신호를 곱하여 제2성분신호를 발생하는 제2성분신호 발생기, 및 상기 제1성분신호와 상기 제2성분신호를 더하여 상기 출력 클럭 신호를 발생하는 위상 합성기를 구비하는 것을 특징으로 하는 지연 동기 루프 회로가 제공된다.
바람직하게는 상기 성분계수 추출기는, 상기 제1클럭 신호와 상기 제3클럭 신호를 곱하는 제1곱셈기, 상기 제2클럭 신호와 상기 제3클럭 신호를 곱하는 제2곱셈기, 상기 제1곱셈기의 출력신호를 로우패스 필터링하여 상기 제1성분계수를 출력하는 제1저역통과 필터, 및 상기 제2곱셈기의 출력신호를 로우패스 필터링하여 상기 제2성분계수를 출력하는 제2저역통과 필터를 구비하여 구성된다.
또한 상기 성분계수 추출기는, 상기 제3클럭 신호와 상기 출력 클럭 신호를 수신하여 이들의 위상차를 검출하는 위상 검출기, 상기 제1성분계수를 출력하는 제1차아지 펌프, 및 상기 제2성분계수를 출력하는 제2차아지 펌프를 구비하여 구성될 수 있다. 이 경우에는 상기 제1성분계수 및 상기 제2성분계수의 증감이 서로 반대가 되도록 하기 위해, 상기 성분계수 추출기는, 상기 제1성분계수의 전압레벨을 감지하는 제1전압 감지기, 상기 제2성분계수의 전압레벨을 감지하는 제2전압 감지기, 상기 위상 검출기의 출력신호와 상기 제2전압 감지기의 출력신호를 배타적 논리합하여 상기 제1차아지 펌프를 제어하기 위한 신호를 출력하는 제1배타적 논리합 게이트, 및 상기 위상 검출기의 출력신호와 상기 제1전압 감지기의 출력신호를 배타적 논리합하여 상기 제2차아지 펌프를 제어하기 위한 신호를 출력하는 제2배타적 논리합 게이트를 더 구비한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따르면, 외부 클럭 신호에 대해 소정의 시간만큼 위상이 앞선 내부 클럭 신호를 발생하는 방법에 있어서, 상기 외부 클럭 신호와 위상이 동일한 제1클럭 신호 및 상기 제1클럭 신호에 대해 90도의 위상차를 갖는 제2클럭 신호를 발생하는 단계, 상기 외부 클럭 신호에 대해 상기 소정의 시간만큼 위상이 뒤지는 제3클럭 신호를 발생하는 단계, 상기 제1클럭 신호에 대한 상기 제3클럭 신호의 제1성분계수 및 상기 제2클럭 신호에 대한 상기 제3클럭 신호의 제2성분계수를 추출하는 단계, 상기 제2성분계수의 위상을 반전시키는 단계, 상기 제1성분계수에 상기 제1클럭 신호를 곱하는 단계, 상기 반전된 제2성분계수에 상기 제2클럭 신호를 곱하는 단계, 상기 내부 클럭 신호를 발생하기 위해, 상기 곱하여 얻어진 두 신호를 더하는 단계를 구비하는 것을 특징으로 하는 내부 클럭 신호 발생 방법이 제공된다.
또한 상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따르면, 외부 클럭 신호에 대해 소정의 시간만큼 위상이 앞선 내부 클럭 신호를 발생하는 방법에 있어서, 상기 외부 클럭 신호와 위상이 동일한 제1클럭 신호 및 상기 제1클럭 신호에 대해 90도의 위상차를 갖는 제2클럭 신호를 발생하는 단계, 상기 외부 클럭 신호에 대해 상기 소정의 시간만큼 위상이 뒤지는 제3클럭 신호를 발생하는 단계, 상기 제1클럭 신호에 대한 상기 제3클럭 신호의 제1성분계수 및 상기 제2클럭 신호에 대한 상기 제3클럭 신호의 제2성분계수를 추출하는 단계, 상기 제2클럭 신호를 반전시키는 단계, 상기 제1성분계수에 상기 제1클럭 신호를 곱하는 단계, 상기 제2성분계수에 상기 반전된 제2클럭 신호를 곱하는 단계, 상기 내부 클럭 신호를 발생하기 위해, 상기 곱하여 얻어진 두 신호를 더하는 단계를 구비하는 것을 특징으로 하는 내부 클럭 신호 발생 방법이 제공된다.
바람직하게는 상기 성분계수를 추출하는 단계는, 상기 제1클럭 신호와 상기 제3클럭 신호를 곱하는 단계, 상기 제2클럭 신호와 상기 제3클럭 신호를 곱하는 단계, 상기 제1성분계수를 발생하기 위해, 상기 제1클럭 신호와 상기 제3클럭 신호를 곱하여 얻어진 신호를 로우패스 필터링하는 단계, 및 상기 제2성분계수를 발생하기 위해, 상기 제2클럭 신호와 상기 제3클럭 신호를 곱하여 얻어진 신호를 로우패스 필터링하는 단계를 포함한다.
또한 상기 성분계수를 추출하는 단계는, 상기 제3클럭 신호와 상기 내부 클럭 신호의 위상차를 검출하여 이에 대응하는 제어신호를 발생하는 단계, 상기 제어신호 및 상기 제2성분계수에 의해 제어되는 제1신호를 차아지 펌핑하여 상기 제1성분계수를 출력하는 단계, 및 상기 제어신호 및 상기 제1성분계수에 의해 제어되는 제2신호를 차아지 펌핑하여 상기 제2성분계수를 출력하는 단계를 포함하여 이루어질 수 있다. 이 경우에는 상기 제1성분계수 및 상기 제2성분계수의 증감이 서로 반대가 되도록 하기 위해, 상기 성분계수를 추출하는 단계는, 상기 제1성분계수의 전압레벨을 감지하여 제1감지신호를 발생하는 단계, 상기 제2성분계수의 전압레벨을 감지하여 제2감지신호를 발생하는 단계, 상기 제어신호와 상기 제2감지신호를 배타적 논리합하여 상기 제1신호를 발생하는 단계, 및 상기 제어신호와 상기 제1감지신호를 배타적 논리합하여 상기 제2신호를 발생하는 단계를 더 포함한다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 3은 본 발명의 제1실시예에 따른 지연 동기 루프 회로의 블락도이다.
도 3을 참조하면, 본 발명의 제1실시예에 따른 지연 동기 루프 회로는, 위상 쉬프터(31), 보상 지연기(32), 성분계수 추출기(33), 위상 반전기(34), 제1성분신호 발생기(35), 제2성분신호 발생기(36), 및 위상 합성기(37)를 구비한다. 상기 제1실시예에 따른 지연 동기 루프 회로는 일종의 오픈 루프(Open loop) 방식의 지연 동기 루프 회로이다.
상기 위상 쉬프터(31)는 외부로부터 입력되는 외부 클럭 신호, 즉 입력 클럭 신호(CLK)를 수신하여 상기 입력 클럭 신호(CLK)와 위상이 동일한 제1클럭 신호(C1) 및 상기 제1클럭 신호(C1)에 대해 90도의 위상차를 갖는 제2클럭 신호(C2)를 발생한다. 상기 보상 지연기(32)는 상기 입력 클럭 신호(CLK)를 수신하여 상기 입력 클럭 신호(CLK)에 대해 소정의 시간(Td) 만큼 위상이 뒤지는 제3클럭 신호(C3)를 출력한다. 상기 소정의 시간(Td)는 보상하고자 하는 반도체 집적회로 내부의 피할 수 없는 지연시간에 상응한다.
상기 성분계수 추출기(33)는 상기 제1클럭 신호(C1)에 대한 상기 제3클럭 신호(C3)의 제1성분계수(α) 및 상기 제2클럭 신호(C2)에 대한 상기 제3클럭 신호(C3)의 제2성분계수(β)를 추출한다. 좀더 상세하게는, 상기 성분계수 추출기(33)는 제1곱셈기(33a), 제2곱셈기(33b), 제1저역통과 필터(33c), 및 제2저역통과 필터(33d)를 포함하여 구성된다. 상기 제1곱셈기(33a)는 상기 제1클럭 신호(C1)와 상기 제3클럭 신호(C3)를 곱하고, 상기 제1저역통과 필터(33c)는 상기 제1곱셈기(33a)의 출력신호를 로우패스 필터링(Low pass filtering)하여 상기 제1성분계수(α)를 출력한다. 또한 상기 제2곱셈기(33b)는 상기 제2클럭 신호(C2)와 상기 제3클럭 신호(C3)를 곱하고, 상기 제2저역통과 필터(33d)는 상기 제2곱셈기(33b)의 출력신호의 저주파 성분을 필터링하여 상기 제2성분계수(β)를 출력한다.
상기 위상 반전기(34)는 상기 제2성분계수(β)의 위상을 반전시킨다. 상기 제1성분신호 발생기(35)는 곱셈기로 구성되고 상기 제1성분계수(α)에 상기 제1클럭 신호(C1)를 곱하여 제1성분신호(S1)를 발생한다. 또한 상기 제2성분신호 발생기(36)는 상기 반전된 제2성분계수(-β)에 상기 제2클럭 신호(C2)를 곱하여 제2성분신호(S2)를 발생한다. 상기 위상 합성기(37)는 덧셈기로 구성되며 상기 제1성분신호(S1)와 상기 제2성분신호(S2)를 더하여 상기 입력 클럭 신호(CLK)에 대해 상기 소정의 시간만큼 위상이 앞선 출력 클럭 신호(ICLK)를 발생한다. 상기 출력 클럭 신호(ICLK)가 램버스 디램 및 싱크로너스 디램과 같은 반도체 집적회로의 바람직한 내부 클럭 신호로서 사용될 수 있다.
상기 위상 쉬프터(31), 보상 지연기(32), 제1저역통과 필터(33c), 및 제2저역통과 필터(33d)는 당업자에게 자명한 것들이므로 여기에서 상세한 구성은 생략한다.
도 4는 본 발명의 제2실시예에 따른 지연 동기 루프 회로의 블락도이다.
도 4를 참조하면, 본 발명의 제2실시예에 따른 지연 동기 루프 회로는, 위상 반전기(44)가 상기 위상 쉬프터(31)와 상기 제2성분신호 발생기(36) 사이에 접속되는 것만이 상기 제1실시예와 다르며 나머지는 상기 제1실시예와 동일하다. 여기에서는 상기 위상 반전기(44)가 상기 제2클럭 신호(C2)의 위상을 반전시키고, 상기 제2성분신호 발생기(36)는 상기 제2성분계수(β)에 상기 반전된 제2클럭 신호(-C2)를 곱하여 제2성분신호(S2)를 발생한다.
도 5는 상기 본 발명에 따른 지연 동기 루프 회로의 기본원리를 설명하기 위한 도면으로서, 이는 사인파(Sinusoidal waveform)를 이용한 경우를 나타낸다. 이하 도 5를 참조하여 도 3 및 도 4에 도시된 본 발명에 따른 지연 동기 루프 회로의 동작 및 출력 클럭 신호 발생방법을 설명하겠다.
지연 동기 루프 회로는 반도체 집적회로 내부의 피할 수 없는 지연시간(Td)을 보상하기 위하여 외부로부터 입력되는 외부 클럭 신호, 즉 상기 입력 클럭 신호(CLK)보다 상기 지연시간(Td) 만큼 위상이 앞서는 출력 클럭 신호(ICLK), 즉 CLK-Td를 발생시키는 회로이다.
먼저 도 3 및 도 4에 도시된 보상 지연기(32)는 상기 입력 클럭 신호(CLK)를 상기 지연시간(Td) 만큼 지연시켜 지연시간(Td) 만큼 위상이 뒤지는 신호(CLK+Td)를 상기 제3클럭 신호(C3)로서 발생한다. 또한 상기 위상 쉬프터(31)는 상기 입력 클럭 신호(CLK)와 위상이 동일한 제1클럭 신호(C1) 및 상기 제1클럭 신호(C1)에 대해 90도의 위상차를 갖는 제2클럭 신호(C2)를 발생한다.
여기에서 상기 입력 클럭 신호(CLK)를 SIN(ωt)라고 정의하면, 상기 제1클럭 신호(C1)는 SIN(ωt)가 되고 상기 제2클럭 신호(C2)는 COS(ωt)가 된다. 또한 상기 제3클럭 신호(C3)는 다음 수학식 1로 표현된다.
C3 = CLK+Td = SIN(ωt+Td) = COS(Td)*SIN(ωt)+SIN(Td)*COS(ωt)
즉 CLK+Td는 CLK의 in-phase 성분(SIN)과 quadrature 성분(COS)으로 분해(Decomposition)된다. 여기에서 COS(Td)가 상술한 제3클럭 신호(C3)의 제1성분계수(α)에 해당하고 SIN(Td)가 상술한 제3클럭 신호(C3)의 제2성분계수(β)에 해당한다. 따라서 상기 제3클럭 신호(C3)는 다음 수학식 2로 표현될 수 있다.
C3 = CLK+Td = α*SIN(ωt)+β*COS(ωt)
한편 최종적으로 얻고자 하는 출력 클럭 신호(ICLK), 즉 상기 입력 클럭 신호(CLK)에 대해 상기 지연시간(Td) 만큼 위상이 앞선 신호(CLK-Td)는 다음 수학식 3으로 표현될 수 있다.
ICLK = CLK-Td = SIN(ωt-Td) = COS(-Td)*SIN(ωt)+SIN(-Td)*COS(ωt)
= COS(Td)*SIN(ωt)-SIN(Td)*COS(ωt)
결국 상기 출력 클럭 신호(ICLK)는 다음 수학식 4로 표현된다.
ICLK = CLK-Td = α*SIN(ωt)-β*COS(ωt)
한편 상기 제1성분계수(α), 즉 COS(Td)는 CLK+Td에 CLK의 in-phase 성분(SIN(ωt))을 곱하고 그 결과를 로우패스 필터링함으로써 얻어질 수 있다. 다시말해 상기 제1성분계수(α)는 도 3 및 도 4에 도시된 제1곱셈기(33a)에 의해 상기 제3클럭 신호(C3)와 상기 제1클럭 신호(C1)을 곱하고 그 결과를 제1저역통과 필터(33c)에 의해 로우패스 필터링함으로써 얻어진다. CLK+Td에 CLK의 in-phase 성분(SIN(ωt))를 곱하면 다음 수학식 5으로 표현된다.
SIN(ωt+Td)*SIN(ωt) = [SIN(ωt)*COS(Td)+SIN(Td)*COS(ωt)]SIN(ωt)
= COS(Td)*SIN2(ωt)+SIN(Td)*COS(ωt)SIN(ωt)
= (1/2)*COS(Td)-(1/2)*COS(Td)*COS(2ωt)+(1/2)*SIN(Td)*SIN(2ωt)
따라서 상기 수학식 5의 결과를 로우패스 필터링하면 DC 성분인 COS(Td), 즉 상기 제1성분계수(α)가 얻어지게 된다.
한편 상기 제2성분계수(β), 즉 SIN(Td)는 CLK+Td에 CLK의 quadrature 성분(COS(ωt))을 곱하고 그 결과를 로우패스 필터링함으로써 얻어질 수 있다. 다시말해 상기 제2성분계수(β)는 도 3 및 도 4에 도시된 제2곱셈기(33b)에 의해 상기 제3클럭 신호(C3)와 상기 제2클럭 신호(C2)을 곱하고 그 결과를 제2저역통과 필터(33d)에 의해 로우패스 필터링함으로써 얻어진다. CLK+Td에 CLK의 quadrature 성분(COS(ωt))를 곱하면 다음 수학식 6으로 표현된다.
SIN(ωt+Td)*COS(ωt) = [SIN(ωt)*COS(Td)+SIN(Td)*COS(ωt)]COS(ωt)
= SIN(Td)*COS2(ωt)+COS(Td)*SIN(ωt)COS(ωt)
= (1/2)*SIN(Td)+(1/2)*SIN(Td)*COS(2ωt)+(1/2)*COS(Td)*SIN(2ωt)
따라서 상기 수학식 6의 결과를 로우패스 필터링하면 DC 성분인 SIN(Td), 즉 상기 제2성분계수(β)가 얻어지게 된다.
이상과 같이 제1성분계수(α)및 제2성분계수(β)를 구한 후, 상기 수학식 4에 따라 CLK의 in-phase 성분(SIN)과 quadrature 성분(COS)을 재결합(Reconstruction)함으로써 상기 출력 클럭 신호(ICLK), 즉 상기 입력 클럭 신호(CLK)에 대해 상기 지연시간(Td) 만큼 위상이 앞선 신호(CLK-Td)가 얻어 지게 된다.
상세히 설명하면 도 3의 제1실시예에서는, 상기 제2성분계수(β)가 상기 위상 반전기(34)에 의해 반전되고, 상기 반전된 제2성분계수(-β)와 상기 제2클럭 신호(C2), 즉 COS(ωt)가 상기 제2성분신호 발생기(36)에 의해 곱해짐으로써 -β*COS(ωt)의 제2성분신호(S2)가 생성된다. 또한 상기 제1성분계수(α)와 상기 제1클럭 신호(C1), 즉 SIN(ωt)가 상기 제1성분신호 발생기(35)에 의해 곱해짐으로써 α*SIN(ωt)의 제1성분신호(S1)가 생성된다. 다음에 상기 위상 합성기(37)에 의해 상기 제1성분신호(S1)와 상기 제2성분신호(S2)가 더해짐으로써 상기 출력 클럭 신호(ICLK)로서 α*SIN(ωt)-β*COS(ωt)가 생성된다. 결국 상기 출력 클럭 신호(ICLK)는 상기 입력 클럭 신호(CLK)에 대해 상기 소정의 시간(Td) 만큼 위상이 앞서는 신호가 된다.
도 4의 제2실시예에서는, 상기 제2클럭 신호(C2)가 상기 위상 반전기(44)에 의해 반전되는 것만이 다르고 나머지 동작은 도 3의 제1실시예와 동일하다.
한편 상기 입력 클럭 신호(CLK), 상기 제1클럭 신호(C1), 상기 제2클럭 신호(C2), 및 상기 제3클럭 신호(C3)를 도 6에 도시한 바와 같은 삼각파로 정의하여도 동일한 결과를 얻을 수 있으며, 여기에서는 상세한 설명은 생략하겠다.
상술한 본 발명의 제1 및 제2실시예에 따른 지연 동기 루프 회로는, 오픈 루프 방식의 지연 동기 루프 회로이므로 락킹(Locking) 시간이 짧고 지터를 방지할 수 있는 장점이 있다. 또한 위상 검출기, 차아지 펌프, 위상 분할기 및 위상 선택기등을 포함하지 않으므로 반도체 집적회로로 구현될 경우 도 2에 도시된 종래의 지연 동기 루프 회로에 비하여 칩 면적이 작고 전력소모가 적은 장점이 있으며, 또한 동작 주파수 제한이 없는 장점도 있다.
도 7은 본 발명의 제3실시예에 따른 지연 동기 루프 회로의 블락도로서, 이를 참조하면 성분계수 추출기(73)의 구성만이 도 3의 제1실시예와 다르고 나머지는 제1실시예와 동일하다. 또한 도 8은 본 발명의 제4실시예에 따른 지연 동기 루프 회로의 블락도로서, 이를 참조하면 위상 반전기(44)가 상기 위상 쉬프터(31)와 상기 제2성분신호 발생기(36) 사이에 접속되는 것만이 상기 제3실시예와 다르며 나머지는 상기 제3실시예와 동일하다. 상기 제3 및 제4실시예에 따른 지연 동기 루프 회로는 클로우즈드 루프(Closed loop) 방식의 지연 동기 루프 회로이다.
도 7 및 도 8을 참조하면, 성분계수 추출기(73)는, 위상 검출기(73a), 제1차아지 펌프(73b), 및 제2차아지 펌프(73c)를 구비한다. 또한 상기 성분계수 추출기(73)는, 상기 제1차아지 펌프(73b) 및 제2차아지 펌프(73c)에서 각각 출력되는 제1성분계수(α) 및 제2성분계수(β)의 증감이 서로 반대가 되도록 하기 위해, 제1전압 감지기(73d), 제2전압 감지기(73e), 제1배타적 논리합 게이트(73f), 및 제2배타적 논리합 게이트(73g)를 더 구비한다.
상기 위상 검출기(73a)는 상기 제3클럭 신호(C3)와 상기 출력 클럭 신호(ICLK)를 수신하여 이들의 위상차를 검출한다. 상기 제1전압 감지기(73d)는 상기 제1성분계수(α)의 전압레벨을 감지하고 상기 제2전압 감지기(73e)는 상기 제2성분계수(β)의 전압레벨을 감지한다. 상기 제1배타적 논리합 게이트(73f)는 상기 위상 검출기(73a)의 출력신호와 상기 제2전압 감지기(73e)의 출력신호를 배타적 논리합(Exclusive OR)하여 상기 제1차아지 펌프(73b)를 제어하기 위한 신호를 출력한다. 상기 제2배타적 논리합 게이트(73g)는 상기 위상 검출기(73a)의 출력신호와 상기 제1전압 감지기(73d)의 출력신호를 배타적 논리합하여 상기 제2차아지 펌프(73c)를 제어하기 위한 신호를 출력한다.
상기 위상 검출기(73a), 차아지 펌프들(73b,73c), 전압 감지기들(73d,73e)은 당업자에게 자명한 것들이므로 여기에서 상세한 구성은 생략한다.
도 9는 도 3 및 도 4에 도시된 제1성분계수(α) 및 제2성분계수(β)의 파형도를 나타내며, 이를 참조하여 상기 성분계수 추출기(73)의 동작을 좀더 설명하겠다. 도 9에 도시된 바와 같이 상기 제1성분계수(α) 및 제2성분계수(β)(즉 COS(Td) 및 SIN(Td))는 서로 90도의 위상차가 있다. 또한 상기 제1성분계수(α)는 상기 제2성분계수(β)가 양일 때는 증가하고 상기 제2성분계수(β)가 음일 때는 감소하며, 상기 제2성분계수(β)는 상기 제1성분계수(α)가 양일 때는 감소하고 상기 제1성분계수(α)가 음일 때는 증가한다.
따라서 본 발명의 제3 및 제4실시예에서는 이와 같은 특성을 갖는 제1성분계수(α) 및 제2성분계수(β)를 생성하기 위해 상기 성분계수 추출기(73)가 제1배타적 논리합 게이트(73f) 및 제2배타적 논리합 게이트(73g)를 구비한다. 즉 상기 제1배타적 논리합 게이트(73f)는 제2성분계수(β)의 전압레벨에 따라 상기 위상 검출기(73a)의 출력신호를 반전 또는 비반전시키고, 상기 제2배타적 논리합 게이트(73g)는 제1성분계수(α)의 전압레벨에 따라 상기 위상 검출기(73a)의 출력신호를 반전 또는 비반전시키게 된다. 이에 따라 상기 제1차아지 펌프(73b) 및 제2차아지 펌프(73c)는 상술한 바와 같이 증감이 서로 반대가 되는 상기 제1성분계수(α) 및 제2성분계수(β)를 출력하게 된다.
이상과 같은 방법에 의해 제1성분계수(α)및 제2성분계수(β)가 얻어진 후, 상기 제1 및 제2실시예에서와 동일한 방법에 의해 상기 입력 클럭 신호(CLK)에 대해 상기 지연시간(Td) 만큼 위상이 앞선 출력 클럭 신호(CLK-Td)가 얻어 지게 된다.
상술한 본 발명의 제3 및 제4실시예에 따른 지연 동기 루프 회로는, 지터를 방지할 수 있으며 또한 위상 분할기 및 위상 선택기등을 포함하지 않으므로 반도체 집적회로로 구현될 경우 도 2에 도시된 종래의 지연 동기 루프 회로에 비하여 칩 면적이 작고 전력소모가 적은 장점이 있다.
이상에서와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 지연 동기 루프 회로 및 내부 클럭 신호 발생방법은 지터를 방지할 수 있으며 반도체 집적회로로 구현될 경우 칩 면적이 작은 장점이 있다.

Claims (16)

  1. 입력 클럭 신호를 수신하여 상기 입력 클럭 신호에 대해 소정의 시간만큼 위상이 앞선 출력 클럭 신호를 발생하는 지연 동기 루프 회로에 있어서,
    상기 입력 클럭 신호와 위상이 동일한 제1클럭 신호 및 상기 제1클럭 신호에 대해 90도의 위상차를 갖는 제2클럭 신호를 발생하는 위상 쉬프터;
    상기 입력 클럭 신호에 대해 상기 소정의 시간만큼 위상이 뒤지는 제3클럭 신호를 출력하는 보상 지연기;
    상기 제1클럭 신호에 대한 상기 제3클럭 신호의 제1성분계수 및 상기 제2클럭 신호에 대한 상기 제3클럭 신호의 제2성분계수를 추출하는 성분계수 추출기;
    상기 제2성분계수의 위상을 반전시키는 위상 반전기;
    상기 제1성분계수에 상기 제1클럭 신호를 곱하여 제1성분신호를 발생하는 제1성분신호 발생기;
    상기 반전된 제2성분계수에 상기 제2클럭 신호를 곱하여 제2성분신호를 발생하는 제2성분신호 발생기; 및
    상기 제1성분신호와 상기 제2성분신호를 더하여 상기 출력 클럭 신호를 발생하는 위상 합성기를 구비하는 것을 특징으로 하는 지연 동기 루프 회로.
  2. 제1항에 있어서, 상기 성분계수 추출기는,
    상기 제1클럭 신호와 상기 제3클럭 신호를 곱하는 제1곱셈기;
    상기 제2클럭 신호와 상기 제3클럭 신호를 곱하는 제2곱셈기;
    상기 제1곱셈기의 출력신호를 로우패스 필터링하여 상기 제1성분계수를 출력하는 제1저역통과 필터; 및
    상기 제2곱셈기의 출력신호를 로우패스 필터링하여 상기 제2성분계수를 출력하는 제2저역통과 필터를 구비하는 것을 특징으로 하는 지연 동기 루프 회로.
  3. 제1항에 있어서, 상기 성분계수 추출기는,
    상기 제3클럭 신호와 상기 출력 클럭 신호를 수신하여 이들의 위상차를 검출하는 위상 검출기;
    상기 제1성분계수를 출력하는 제1차아지 펌프; 및
    상기 제2성분계수를 출력하는 제2차아지 펌프를 구비하고,
    상기 제1성분계수 및 상기 제2성분계수의 증감이 서로 반대인 것을 특징으로 하는 지연 동기 루프 회로.
  4. 제3항에 있어서, 상기 성분계수 추출기는,
    상기 제1성분계수의 전압레벨을 감지하는 제1전압 감지기;
    상기 제2성분계수의 전압레벨을 감지하는 제2전압 감지기;
    상기 위상 검출기의 출력신호와 상기 제2전압 감지기의 출력신호를 배타적 논리합하여 상기 제1차아지 펌프를 제어하기 위한 신호를 출력하는 제1배타적 논리합 게이트; 및
    상기 위상 검출기의 출력신호와 상기 제1전압 감지기의 출력신호를 배타적 논리합하여 상기 제2차아지 펌프를 제어하기 위한 신호를 출력하는 제2배타적 논리합 게이트를 더 구비하는 것을 특징으로 하는 지연 동기 루프 회로.
  5. 입력 클럭 신호를 수신하여 상기 입력 클럭 신호에 대해 소정의 시간만큼 위상이 앞선 출력 클럭 신호를 발생하는 지연 동기 루프 회로에 있어서,
    상기 입력 클럭 신호와 위상이 동일한 제1클럭 신호 및 상기 제1클럭 신호에 대해 90도의 위상차를 갖는 제2클럭 신호를 발생하는 위상 쉬프터;
    상기 입력 클럭 신호에 대해 상기 소정의 시간만큼 위상이 뒤지는 제3클럭 신호를 출력하는 보상 지연기;
    상기 제1클럭 신호에 대한 상기 제3클럭 신호의 제1성분계수 및 상기 제2클럭 신호에 대한 상기 제3클럭 신호의 제2성분계수를 추출하는 성분계수 추출기;
    상기 제2클럭 신호의 위상을 반전시키는 위상 반전기;
    상기 제1성분계수에 상기 제1클럭 신호를 곱하여 제1성분신호를 발생하는 제1성분신호 발생기;
    상기 제2성분계수에 상기 반전된 제2클럭 신호를 곱하여 제2성분신호를 발생하는 제2성분신호 발생기; 및
    상기 제1성분신호와 상기 제2성분신호를 더하여 상기 출력 클럭 신호를 발생하는 위상 합성기를 구비하는 것을 특징으로 하는 지연 동기 루프 회로.
  6. 제5항에 있어서, 상기 성분계수 추출기는,
    상기 제1클럭 신호와 상기 제3클럭 신호를 곱하는 제1곱셈기;
    상기 제2클럭 신호와 상기 제3클럭 신호를 곱하는 제2곱셈기;
    상기 제1곱셈기의 출력신호를 로우패스 필터링하여 상기 제1성분계수를 출력하는 제1저역통과 필터; 및
    상기 제2곱셈기의 출력신호를 로우패스 필터링하여 상기 제2성분계수를 출력하는 제2저역통과 필터를 구비하는 것을 특징으로 하는 위상 지연 루프 회로.
  7. 제5항에 있어서, 상기 성분계수 추출기는,
    상기 제3클럭 신호와 상기 출력 클럭 신호를 수신하여 이들의 위상차를 검출하는 위상 검출기;
    상기 제1성분계수를 출력하는 제1차아지 펌프; 및
    상기 제2성분계수를 출력하는 제2차아지 펌프를 구비하고,
    상기 제1성분계수 및 상기 제2성분계수의 증감이 서로 반대인 것을 특징으로 하는 지연 동기 루프 회로.
  8. 제7항에 있어서, 상기 성분계수 추출기는,
    상기 제1성분계수의 전압레벨을 감지하는 제1전압 감지기;
    상기 제2성분계수의 전압레벨을 감지하는 제2전압 감지기;
    상기 위상 검출기의 출력신호와 상기 제2전압 감지기의 출력신호를 배타적 논리합하여 상기 제1차아지 펌프를 제어하기 위한 신호를 출력하는 제1배타적 논리합 게이트; 및
    상기 위상 검출기의 출력신호와 상기 제1전압 감지기의 출력신호를 배타적 논리합하여 상기 제2차아지 펌프를 제어하기 위한 신호를 출력하는 제2배타적 논리합 게이트를 더 구비하는 것을 특징으로 하는 지연 동기 루프 회로.
  9. 외부 클럭 신호에 대해 소정의 시간만큼 위상이 앞선 내부 클럭 신호를 발생하는 방법에 있어서,
    상기 외부 클럭 신호와 위상이 동일한 제1클럭 신호 및 상기 제1클럭 신호에 대해 90도의 위상차를 갖는 제2클럭 신호를 발생하는 단계;
    상기 외부 클럭 신호에 대해 상기 소정의 시간만큼 위상이 뒤지는 제3클럭 신호를 발생하는 단계;
    상기 제1클럭 신호에 대한 상기 제3클럭 신호의 제1성분계수 및 상기 제2클럭 신호에 대한 상기 제3클럭 신호의 제2성분계수를 추출하는 단계;
    상기 제2성분계수의 위상을 반전시키는 단계;
    상기 제1성분계수에 상기 제1클럭 신호를 곱하는 단계;
    상기 반전된 제2성분계수에 상기 제2클럭 신호를 곱하는 단계;
    상기 내부 클럭 신호를 발생하기 위해, 상기 곱하여 얻어진 두 신호를 더하는 단계를 구비하는 것을 특징으로 하는 내부 클럭 신호 발생 방법.
  10. 제9항에 있어서, 상기 성분계수를 추출하는 단계는,
    상기 제1클럭 신호와 상기 제3클럭 신호를 곱하는 단계;
    상기 제2클럭 신호와 상기 제3클럭 신호를 곱하는 단계;
    상기 제1성분계수를 발생하기 위해, 상기 제1클럭 신호와 상기 제3클럭 신호를 곱하여 얻어진 신호를 로우패스 필터링하는 단계; 및
    상기 제2성분계수를 발생하기 위해, 상기 제2클럭 신호와 상기 제3클럭 신호를 곱하여 얻어진 신호를 로우패스 필터링하는 단계를 구비하는 것을 특징으로 하는 내부 클럭 신호 발생 방법.
  11. 제9항에 있어서, 상기 성분계수를 추출하는 단계는,
    상기 제3클럭 신호와 상기 내부 클럭 신호의 위상차를 검출하여 이에 대응하는 제어신호를 발생하는 단계;
    상기 제어신호 및 상기 제2성분계수에 의해 제어되는 제1신호를 차아지 펌핑하여 상기 제1성분계수를 출력하는 단계; 및
    상기 제어신호 및 상기 제1성분계수에 의해 제어되는 제2신호를 차아지 펌핑하여 상기 제2성분계수를 출력하는 단계를 구비하고,
    상기 제1성분계수 및 상기 제2성분계수의 증감이 서로 반대인 것을 특징으로 하는 내부 클럭 신호 발생 방법.
  12. 제11항에 있어서, 상기 성분계수를 추출하는 단계는,
    상기 제1성분계수의 전압레벨을 감지하여 제1감지신호를 발생하는 단계;
    상기 제2성분계수의 전압레벨을 감지하여 제2감지신호를 발생하는 단계;
    상기 제어신호와 상기 제2감지신호를 배타적 논리합하여 상기 제1신호를 발생하는 단계; 및
    상기 제어신호와 상기 제1감지신호를 배타적 논리합하여 상기 제2신호를 발생하는 단계를 더 구비하는 것을 특징으로 하는 내부 클럭 신호 발생 방법.
  13. 외부 클럭 신호에 대해 소정의 시간만큼 위상이 앞선 내부 클럭 신호를 발생하는 방법에 있어서,
    상기 외부 클럭 신호와 위상이 동일한 제1클럭 신호 및 상기 제1클럭 신호에 대해 90도의 위상차를 갖는 제2클럭 신호를 발생하는 단계;
    상기 외부 클럭 신호에 대해 상기 소정의 시간만큼 위상이 뒤지는 제3클럭 신호를 발생하는 단계;
    상기 제1클럭 신호에 대한 상기 제3클럭 신호의 제1성분계수 및 상기 제2클럭 신호에 대한 상기 제3클럭 신호의 제2성분계수를 추출하는 단계;
    상기 제2클럭 신호를 반전시키는 단계;
    상기 제1성분계수에 상기 제1클럭 신호를 곱하는 단계;
    상기 제2성분계수에 상기 반전된 제2클럭 신호를 곱하는 단계;
    상기 내부 클럭 신호를 발생하기 위해, 상기 곱하여 얻어진 두 신호를 더하는 단계를 구비하는 것을 특징으로 하는 내부 클럭 신호 발생 방법.
  14. 제13항에 있어서, 상기 성분계수를 추출하는 단계는,
    상기 제1클럭 신호와 상기 제3클럭 신호를 곱하는 단계;
    상기 제2클럭 신호와 상기 제3클럭 신호를 곱하는 단계;
    상기 제1성분계수를 발생하기 위해, 상기 제1클럭 신호와 상기 제3클럭 신호를 곱하여 얻어진 신호를 로우패스 필터링하는 단계; 및
    상기 제2성분계수를 발생하기 위해, 상기 제2클럭 신호와 상기 제3클럭 신호를 곱하여 얻어진 신호를 로우패스 필터링하는 단계를 구비하는 것을 특징으로 하는 내부 클럭 신호 발생 방법.
  15. 제13항에 있어서, 상기 성분계수를 추출하는 단계는,
    상기 제3클럭 신호와 상기 내부 클럭 신호의 위상차를 검출하여 이에 대응하는 제어신호를 발생하는 단계;
    상기 제어신호 및 상기 제2성분계수에 의해 제어되는 제1신호를 차아지 펌핑하여 상기 제1성분계수를 출력하는 단계; 및
    상기 제어신호 및 상기 제1성분계수에 의해 제어되는 제2신호를 차아지 펌핑하여 상기 제2성분계수를 출력하는 단계를 구비하고,
    상기 제1성분계수 및 상기 제2성분계수의 증감이 서로 반대인 것을 특징으로 하는 내부 클럭 신호 발생 방법.
  16. 제14항에 있어서, 상기 성분계수를 추출하는 단계는,
    상기 제1성분계수의 전압레벨을 감지하여 제1감지신호를 발생하는 단계;
    상기 제2성분계수의 전압레벨을 감지하여 제2감지신호를 발생하는 단계;
    상기 제어신호와 상기 제2감지신호를 배타적 논리합하여 상기 제1신호를 발생하는 단계; 및
    상기 제어신호와 상기 제1감지신호를 배타적 논리합하여 상기 제2신호를 발생하는 단계를 더 구비하는 것을 특징으로 하는 내부 클럭 신호 발생 방법.
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