JP3377137B2 - 半導体装置及びその製造方法、並びに薄膜トランジスタ及びその製造方法、並びに液晶表示装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶ディスプレイや長
尺イメージセンサ等に好適に用いられる半導体装置及び
その製造方法、並びに薄膜トランジスタ及びその製造方
法、並びに液晶表示装置に関するものである。

【０００２】

【従来の技術】近年、上述した液晶ディスプレイやイメ
ージセンサ等においては、外部実装駆動回路の薄膜トラ
ンジスタ（ＴＦＴ）をディスプレイやイメージセンサに
備わった基板上に作り込む、つまり同一基板上に作製す
る必要性が高まっている。このようなＴＦＴを作製する
にあたり、ゲート電極をマスクにしてイオン注入し、自
己整合的にソース／ドレイン部を形成する技術は、トラ
ンジスタのチャネル長を短くでき、高性能化が容易なこ
とから開発が進んでいる。

【０００３】

【発明が解決しようとする課題】ところが、基板に安価
なガラス基板を用いようとすると、通常６００℃以下、
好ましくは５００℃以下の温度プロセスにする必要があ
り、このような低温で低抵抗なソース／ドレイン部を形
成することは難しい。

【０００４】例えば、トランジスタの半導体膜が非晶質
シリコン膜の場合、ｎ型の抵抗率は１０³〜１０⁵Ω・ｃ
ｍと極めて高い抵抗率であるため、ソース／ドレイン部
の抵抗が高くなり問題となっている。一方、トランジス
タの半導体膜が多結晶シリコン膜の場合、ｎ型の抵抗率
は通常１０^-2Ω・ｃｍ程度であり、膜厚が１００ｎｍで
あれば、面抵抗は１ｋΩ／□となり比較的高抵抗であっ
た。特に、電界移動度が１５０ｃｍ²／Ｖ・ｓを超える
ようなＴＦＴを作製しようとすると、５００Ω／□以下
の面抵抗であることが必要であり、問題となっていた。

【０００５】そこで、ソース／ドレイン部上にシリサイ
ド膜を形成することによって実質的な抵抗を低減する方
法として、以下の３つが提案されている。第１の提案方
法は、ｎ型またはｐ型不純物イオンを導入するイオン導
入工程後、シリコンと反応する金属膜を積層して加熱反
応させることによってシリサイド膜を形成する方法であ
る（特開平４−９４１３３号）。通常、加熱処理を高温
で行わなければ低抵抗なシリサイドを形成することが困
難であり、この提案の場合、２５０〜３００℃程度の低
温で処理しているため、面抵抗が１０ｋΩ／□程度であ
り、かなり高抵抗なシリサイド膜しか形成できない。

【０００６】第２の提案方法は、同様に、ソース／ドレ
イン部の非晶質半導体に不純物導入を行った後、シリコ
ンと反応する金属膜を積層してシリサイド膜を形成する
方法である（特開昭６３−１６８０５２号）。通常、加
熱処理を高温で行わなければ低抵抗なシリサイドを形成
することが困難であり、明細書中には１５０℃、２０分
程度のアニール処理を行ったほうが好ましいとあるが、
この場合も低温で処理されているため、面抵抗が約１０
ｋΩ／□と、かなり高抵抗なシリサイド膜しか形成でき
ていない。

【０００７】第３の提案方法は、不純物を注入したソー
ス／ドレイン部のシリコン半導体膜を金属膜を形成した
後、金属膜に強光を照射して金属とシリコンを化合させ
ることによりシリサイド膜を形成する方法である（特開
平６−１２４９６２号）。この場合は、金属とシリコン
を化合させてシリサイド化する方法として、レーザー等
の強光を照射して反応させている。通常はこのように反
応させる部分を高温に上げてシリサイド化するのが普通
であり、強光を照射したり熱アニールを行ったりする余
分な工程が必要であった。

【０００８】本発明は、このような従来技術の課題を解
決すべくなされたものであり、低抵抗なシリサイド層を
有する半導体装置およびその製造方法、並びに低抵抗な
ソース／ドレイン部を有する薄膜トランジスタおよびそ
の製造方法、並びに表示品位の高い液晶表示装置を提供
することを目的としている。

【０００９】

【課題を解決するための手段】本発明の半導体装置は、
リンまたはボロン元素を含み、かつ１×１０¹⁹〜４×１
０²¹個／ｃｍ³濃度の水素元素を含むシリサイド層が、
イオン注入および前記イオン注入後の熱処理を伴わない
処理によって形成されており、そのことにより上記目的
が達成される。

【００１０】本発明の半導体装置において、前記シリサ
イド層が、２×１０¹⁹〜２×１０²¹個／ｃｍ³濃度のリ
ンまたはボロン元素を含むようにするのが好ましい。

【００１１】本発明の薄膜トランジスタは、シリコンを
含む半導体膜と、ゲート絶縁膜と、陽極酸化された酸化
膜によって被覆されたゲート電極とを有する薄膜トラン
ジスタにおいて、不純物ドーピングされたソース部およ
びドレイン部の各表面に、リンまたはボロン元素を含
み、かつ１×１０¹⁹〜４×１０²¹個／ｃｍ³濃度の水素
元素を含むシリサイド層が、イオン注入および前記イオ
ン注入後の熱処理を伴わない処理によって形成されてお
り、そのことにより上記目的が達成される。

【００１２】本発明の薄膜トランジスタにおいて、前記
シリサイド層が、２×１０¹⁹〜２×１０²¹個／ｃｍ³濃
度のリンまたはボロン元素を含むようにするのが好まし
い。

【００１３】本発明の半導体装置の製造方法は、シリコ
ン半導体膜の上に金属膜を被覆する工程と、該シリコン
半導体膜と該金属膜との間に、リンまたはボロン元素と
水素元素とを含むシリサイド層を、水素イオンと共にリ
ンまたはボロンイオンをイオン注入し、前記イオン注入
後の熱処理を行わない処理によって、設ける工程とを含
み、そのことにより上記目的が達成される。

【００１４】本発明の半導体装置の製造方法において、
前記シリサイド層が２×１０¹⁹〜２×１０²¹個／ｃｍ³
濃度のリンまたはボロン元素を含み、かつ、１×１０¹⁹
〜４×１０²¹個／ｃｍ³濃度の水素元素を含むようにイ
オン注入を行うのが好ましい。本発明の薄膜トランジス
タの製造方法は、シリコン半導体膜を形成する工程と、
ゲート絶縁膜を形成する工程と、陽極酸化された酸化膜
によって被覆されたゲート電極を形成する工程とを有す
る薄膜トランジスタの製造方法において、該シリコン半
導体膜の上に金属膜を被覆する工程と、該シリコン半導
体膜と該金属膜との間に、リンまたはボロン元素と水素
元素とを含むシリサイド層を、水素イオンと共にリンま
たはボロンイオンをイオン注入し、前記イオン注入後の
熱処理を行わない処理によって、設ける工程とを含み、
そのことにより上記目的が達成される。

【００１５】本発明の薄膜トランジスタの製造方法にお
いて、前記シリサイド層が２×１０¹⁹〜２×１０²¹個／
ｃｍ³濃度のリンまたはボロン元素を含み、かつ、１×
１０^{1 9}〜４×１０²¹個／ｃｍ³濃度の水素元素を含むよ
うにイオン注入を行うのが好ましい。

【００１６】本発明の薄膜トランジスタの製造方法にお
いて、前記ソース部およびドレイン部の上のシリサイド
層を、前記ゲート電極をマスクにして前記ゲート絶縁膜
をエッチングすることによって自己整合的に形成するの
が好ましい。

【００１７】本発明の薄膜トランジスタの製造方法にお
いて、前記シリサイド層を設ける工程およびそれ以降の
工程が、４５０℃以下の温度で行う工程であるようにす
るのがよい。

【００１８】本発明の液晶表示装置は、本発明の薄膜ト
ランジスタを、絵素部の薄膜トランジスタに用いた構成
とすることにより、上記目的が達成される。

【００１９】

【作用】本発明の半導体装置にあっては、リンまたはボ
ロン元素を含み、かつ１×１０¹⁹〜４×１０²¹個／ｃｍ
³濃度の水素元素を含むシリサイド層を有する。このシ
リサイド層は低抵抗であるため、半導体装置の電極や配
線の上に形成される。この場合、シリサイド層が２×１
０¹⁹〜２×１０²¹個／ｃｍ³濃度のリンまたはボロン元
素を含むようにすると、より低抵抗にできる。

【００２０】この半導体装置は、シリコン半導体膜の上
に金属膜を被覆する工程と、該シリコン半導体膜と該金
属膜との間に、リンまたはボロン元素と水素元素とを含
むシリサイド層を、水素イオンと共にリンまたはボロン
イオンをイオン注入することにより設ける工程とにより
製造できる。よって、高温のアニール処理やレーザー等
の強光を照射することなく、４５０℃以下、たとえば３
００℃以下の低温でシリサイド層を形成することができ
る。

【００２１】本発明の薄膜トランジスタについても、上
述の半導体装置と同様であるが、ソース部およびドレイ
ン部の上のシリサイド層を、ゲート電極をマスクにして
自己整合的に形成されている構造とすることにより、ソ
ース部およびドレイン部の抵抗値を極めて小さくするこ
とができる。

【００２２】本発明の液晶表示装置は、絵素部に上記薄
膜トランジスタを用いることにより、電極配線部分の抵
抗による電圧降下やＣＲの時定数による遅延が解消さ
れ、表示品位の高い液晶表示装置とすることができる。

【００２３】

【実施例】以下に、本発明の実施例を図面に基づいて詳
細に説明する。

【００２４】（実施例１）本実施例は、本発明を半導体
装置の一例である薄膜トランジスタに適用した場合であ
る。

【００２５】図１（ａ）〜（ｇ）は本実施例の薄膜トラ
ンジスタの製造方法を示す工程断面図であり、図１
（ｇ）が本実施例の薄膜トランジスタを示す断面図であ
る。この薄膜トランジスタの構成を、工程順に説明す
る。

【００２６】図１（ａ）に示すように、ガラスからなる
絶縁性基板１の上に、ＳｉＯ₂膜等の絶縁膜からなる、
膜厚が１００〜５００ｎｍのコーティング膜２を形成
し、続いて、このコーティング膜２を改善するために、
Ｎ₂雰囲気中６００℃で１２ｈのアニールを行った。こ
のコーティング膜２は、常圧ＣＶＤ法により４３０℃で
ＳｉＨ₄ガスとＯ₂ガスを用いて成膜したＳｉＯ₂膜を用
いた。なお、本実施例では、常圧ＣＶＤ法を用いたが、
スパッタ法、減圧ＣＶＤ法、プラズマＣＶＤ法、および
リモートプラズマＣＶＤ法のいずれかによる膜厚１００
〜５００ｎｍのＳｉＯ₂膜を用いても良いことは言うま
でもない。また、本実施例ではＳｉＯ₂膜を用いたが、
ＳｉＮ_X膜、Ａｌ₂Ｏ₃膜、Ｔａ₂Ｏ₅膜またはこれらを２
以上で組み合わせた複数膜からなる膜を用いても良いこ
とは言うまでもない。

【００２７】次に、コーティング膜２の上に、膜厚が３
０〜１５０ｎｍである島状に加工した半導体膜３を形成
する。半導体膜３の材質は、例えばシリコン（Ｓｉ）や
シリコンゲルマニウム（ＳｉＧｅ）等の非晶質、微結
晶、多結晶または単結晶体を使用する。

【００２８】この半導体膜３の形成は、以下のようにし
て行われる。即ち、非晶質シリコン半導体の場合、プラ
ズマＣＶＤ法によりＳｉＨ₄ガスとＨ₂ガスとを用いて、
基板温度２００〜３００℃で成膜する。また、微結晶シ
リコン半導体の場合には、プラズマＣＶＤ法によりＳｉ
Ｈ₄／Ｈ₂のガス比率を１／３０〜１／１００の範囲と
し、基板温度２００〜４００℃で成膜する。

【００２９】また、多結晶シリコン半導体の場合には、
減圧ＣＶＤ法により基板温度４５０℃で成膜した非晶質
シリコン膜または前述のプラズマＣＶＤ法により成膜し
た非晶質シリコン膜を、Ｎ₂ガス中５５０〜６００℃で
２４時間アニールすることにより多結晶シリコン膜を形
成する。ここで、原料ガスはＳｉＨ₄以外にＳｉ₂Ｈ₆も
用いることができる。また、最初から多結晶シリコン膜
を成膜しても構わない。また、前述の非晶質シリコン膜
にレーザー照射やランプによる光照射により、多結晶シ
リコン膜を形成してもよい。また、単結晶体の場合は、
サファイア基板等を用いてシリコンを高温でエピタキシ
ャル成長させることによって基板上にシリコン膜を形成
するか、レーザー照射によって非晶質または多結晶シリ
コン膜から単結晶シリコン膜を形成する。または、単結
晶体であるシリコンウェハーそのものでもよい。

【００３０】このようにして作製したシリコン半導体膜
をエッチングによりパターニングして島状のシリコン半
導体膜３を形成する。

【００３１】次に、島状のシリコン半導体膜３を覆った
状態でコーティング膜２の上に、例えば膜厚が５０〜１
５０ｎｍのゲート絶縁膜４を形成し、続いて、ゲート絶
縁膜４を改善するために、Ｎ₂雰囲気中６００℃で１２
ｈのアニールを行った。このゲート絶縁膜２７は、常圧
ＣＶＤ法により４３０℃でＳｉＨ₄ガスとＯ₂ガスとを用
いて成膜したＳｉＯ₂膜を用いた。本実施例では常圧Ｃ
ＶＤ法を用いたが、スパッタ法、減圧ＣＶＤ法、プラズ
マＣＶＤ法、およびリモートプラズマＣＶＤ法のいずれ
かによっても良い。更には、段差の被覆性良好な、ＴＥ
ＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉ
ｃａｔｅ，Ｓｉ（ＯＣ₂Ｈ₅）₄）ガスを用いた常圧ＣＶ
Ｄ法、プラズマＣＶＤ法を用いてもよい。また、本実施
例では、ゲート絶縁膜４としてＳｉＯ₂膜を用いたが、
ＳｉＮ_X膜、Ａｌ₂Ｏ₃膜、Ｔａ₂Ｏ₅膜またはこれらを２
以上組み合わせた複数膜からなる膜を用いても良い。

【００３２】次に、ゲート絶縁膜４の上であってシリコ
ン半導体膜３の上方に、膜厚が２００〜４００ｎｍのゲ
ート金属電極５を形成する。ゲート金属電極５は、スパ
ッタ法により形成し、材料はＴａまたは、Ａｌ、ＡｌＳ
ｉ、ＡｌＴｉもしくはＡｌＳｃ等のＡｌを含む金属を用
いた。特に、Ａｌを含む金属のほうが低抵抗電極配線を
形成できるので好ましい。

【００３３】次に、ゲート金属電極５の外表面に、ゲー
ト金属電極５を陽極酸化した陽極酸化膜６を形成する。
陽極酸化膜６の膜厚は５０ｎｍ〜１μｍとする。以上の
ようにして、図１（ａ）の断面図に示す構造を作製し
た。

【００３４】次に、図１（ｂ）に示すように、ゲート電
極５と陽極酸化膜６とをマスクにして自己整合でゲート
絶縁膜４をエッチングし、シリコン半導体膜３のソース
／ドレイン部となる部分を露出させる。エッチングには
エッチングにはエッチング液を用いたウェットエッチン
グやプラズマを用いたドライエッチングを用いることが
できる。

【００３５】次に、露出したシリコン半導体膜３の表面
に自然酸化膜等の酸化膜が形成されると、後のシリサイ
ド化が不安定になる場合があるので、自然酸化膜等のシ
リコン酸化膜ができるだけない状態で、図１（ｃ）に示
すように金属膜７をスパッタ法により被覆する。この金
属膜７の形成は、例えばシリコン半導体膜３を露出させ
た後、真空中またはＮ₂ガス雰囲気中等の酸化しない雰
囲気に保った状態で、金属膜７の被覆工程を行うことが
好ましい。または、シリコン半導体膜３の表面に酸化膜
ができてしまった場合は、酸化膜をフッ酸系のエッチン
グ液等によるウェットエッチングで除去するか、または
ＣＨＦ₃等のフッ素系ガスを原料とするプラズマによる
ドライエッチングで除去してもよい。被覆する金属膜７
の膜厚は、後で注入する不純物イオンが透過できる程度
の膜厚であればよく、１０〜３０ｎｍとした。金属膜７
の材料は、Ｍｏ、Ｗ、Ｃｒ、Ｔｉ、Ｎｉ、Ｐｔ、Ｐｄ、
ＣｏまたはＴａ等のシリコンと化合する金属材料を用い
ることができる。

【００３６】次に、金属膜７の被覆後、図１（ｄ）に示
すように水素イオンを含む不純物イオン８を、以下に説
明するイオン注入装置を用いて注入する。この不純物イ
オンとしては、たとえばリンまたはボロン元素を含むイ
オンが該当する。

【００３７】図２は、本発明に用いたイオン注入装置の
概略構成を示す正面断面図である。このイオン注入装置
は、ガス導入口１０１と、プラズマ源を生成するプラズ
マ室を構成するチャンバー１０２と、プラズマ源を励起
するための高周波電源１０３と、プラズマ源に高周波電
力を供給するための高周波電極１０４と、イオン化効率
を上げプラズマ形状を整えるための磁石１０５とを備
え、これらによってプラズマ源が形成される。また、こ
のイオン注入装置は、プラズマ源からイオンを引き出す
ための１段目のイオン加速用電源１０６と、引き出され
たイオンをさらに加速するための２段目のイオン加速用
電源１０７と、２次電子抑制用の抑制電源１０８と、多
孔状の電極板１０９と、それぞれの電極板を絶縁するた
めの絶縁体１１０とを備え、これらによってイオン加速
部が構成される。更に、このイオン注入装置は、注入す
る基板１１２を装着する基板ホルダ１１１を備える。こ
の基板ホルダ１１１は、均一性向上のため回転機構を有
している。

【００３８】このイオン注入装置によるイオン注入は、
以下のようにして行われる。ガス導入口１０１より水素
希釈の原料ガス、例えば水素希釈のＰＨ₃やＢ₂Ｈ₆を導
入し、高周波電極１０４に高周波電力を印加することに
より励起したプラズマ源を形成し、加速電極板１０９間
で加速した後、基板ホルダ１１１に装着した基板１１２
にイオン注入する。この場合の注入条件の一例として
は、水素希釈５％のＰＨ₃ガス導入口より導入し、プラ
ズマ形成のための高周波パワーは１００〜２００Ｗ、イ
オンのトータル加速電圧は１０〜６０ｋＶ、イオン電流
密度は５〜２０μＡ／ｃｍ²、全イオン注入量は２×１
０¹⁴〜５×１０¹⁶個／ｃｍ²とした。

【００３９】なお、イオン注入装置として高周波電力に
より励起したプラズマ源を用いるものを使用している
が、これに限らず、熱フィラメントからの電子放出によ
って生成するプラズマ源を用いるもの等を使用できる。

【００４０】このように、イオン注入を金属膜７を被覆
した後に行うので、イオンビームによるチャージアップ
を防止することができる。イオンビームの持っていた電
荷は表面の金属膜７を通して放出される。これにより、
通常、イオン注入によって起こるチャージアップによる
デバイスの絶縁破壊を防ぐことができる利点がある。次
に、図１（ｅ）に示すように、未反応の金属膜７部分を
エッチングして除去する。このようにして、不純物注入
されたソース部であるシリコン半導体３_Sの表面にシリ
サイド層９_Sと、不純物注入されたドレイン部であるシ
リコン半導体３_Dの表面にシリサイド層９_Dとを形成す
る。

【００４１】図３は、ＳＩＭＳ分析によってシリサイド
層中のリン元素の濃度を測定した値とシリサイド層の面
抵抗との関係を示すグラフである。この図３の関係は、
例えば被覆する金属膜７に膜厚２０ｎｍのＭｏを用い
て、３０ｋＶの加速電圧で水素イオンを含むリン系イオ
ンを注入した場合である。

【００４２】この図３より理解されるように、リン元素
濃度が２×１０¹⁹個／ｃｍ³以上の領域では従来よりも
面抵抗を小さくできるが、リン元素濃度が２×１０¹⁹個
／ｃｍ³未満の領域では面抵抗が１０ｋΩ／□以上と高
くなり、あまり大きなメリットがない。但し、リン元素
濃度が２×１０²¹個／ｃｍ³を越えると面抵抗がほとん
ど飽和状態になり、これ以上多量に注入してもスループ
ットが悪くなるばかりでメリットがない。従って、リン
元素濃度を上記２×１０¹⁹個／ｃｍ³以上、好ましくは
２×１０¹⁹〜２×１０²¹個／ｃｍ³とすることにより、
容易に低抵抗なシリサイド層を形成できる。

【００４３】また、質量分離を行うイオン注入装置を用
いて不純物元素であるリンのみを上記と同じリン濃度に
なるように注入しても、本発明による５〜１０倍程度の
抵抗値にしかできなかった。従って、不純物イオンと同
時に水素イオンを注入することが望ましい。特に、ＳＩ
ＭＳ分析によってシリサイド層中の水素元素の濃度を測
定したところ、上記範囲のリン濃度であり、かつ１×１
０¹⁹〜４×１０²¹個／ｃｍ³濃度の水素元素が含まれて
いることが、このような低抵抗なシリサイド層を形成で
きるポイントであることがわかった。水素元素がこの濃
度の範囲をはずれると、図３に示したシリサイド層の抵
抗の２倍以上高くなることがわかった。従って、１×１
０¹⁹〜４×１０²¹個／ｃｍ³濃度の水素元素が含まれて
いることが非常に好ましい。

【００４４】更に、リン元素の代わりにボロン元素と同
様の実験を行ったところ同様の結果が得られたので、リ
ンでもボロンでも不純物元素はかまわない。シリコン半
導体をＮ型にしたいときはリンを、Ｐ型にしたいときは
ボロンを用いれば良い。

【００４５】通常、シリサイド化には高温にする必要が
あり、熱アニールを行ったりレーザー等の強光を照射し
てシリサイド化反応を起こさせる必要がある。４５０℃
以下の低温では１０ｋΩ／□程度の抵抗にしかならない
が、本実施例ではイオン注入後の熱アニール処理やレー
ザー等の強光の照射処理は必要とせず、以降の工程にお
いて温度が４５０℃以下、特に３００℃以下でも１０ｋ
Ω／□〜１００Ω／□の低抵抗なシリサイド層の形成が
できる。

【００４６】次に、この状態の基板１の上に、図１
（ｆ）に示すように層間絶縁膜１０を成膜する。層間絶
縁膜１０は、断差の被覆性が良好な常圧ＣＶＤ法による
ＳｉＯ₂膜、またはＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ
−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ，Ｓｉ（ＯＣ
₂Ｈ₅）₄）ガスを用いた常圧ＣＶＤ法、プラズマＣＶＤ
法によるＳｉＯ₂膜を膜厚３００〜５００ｎｍで成膜し
た。または、プラズマＣＶＤ法により２００〜２５０℃
で窒化シリコン膜を形成しても良い。

【００４７】最後に、図１（ｇ）に示すように、ソース
部であるシリコン半導体３_Sおよびドレイン部であるシ
リコン半導体３_Dの上の層間絶縁膜１０部分にコンタク
トホールを形成する。続いて、このコンタクトホールに
一部を充填した状態の引出し電極１１_S、１１_Dを、スパ
ッタ法により成膜した後にパターニングすることにより
形成する。以上のようにして、薄膜トランジスタを作製
した。

【００４８】このように、本実施例による場合には、ゲ
ート電極等をマスクして自己整合で低抵抗なソース／ド
レイン部を作製することができるので、ソース／ドレイ
ン部の寄生抵抗によるオン電流の低下を最小限に抑える
ことができる。また、シリコン半導体膜に非晶質シリコ
ンを用いた場合、シリコンのダンジリングボンドをター
ミネイトするために水素を含んだ非晶質シリコンとなっ
ている。このような非晶質シリコン膜は、通常、プラズ
マＣＶＤ法により基板温度２００〜３００℃で成膜して
いるので、３００℃以上の温度を経ると構造変化や水素
の脱離を起こしてしまうために、トランジスタ特性の劣
化を起こしてしまう。従って、通常は低抵抗なシリサイ
ド層やソース／ドレイン部を作ることができなかった
が、本発明によれば特別なアニール処理を必要とせず、
例えば３００℃以下の低温で、１０ｋ〜１００Ω／□程
度の低抵抗なシリサイド層を形成することができ、容易
に良好なソース／ドレイン部を形成できる。また、３０
０℃以下の低温工程でトランジスタの全工程を完了でき
るから、上記のようなトランジスタ特性の劣化もなく、
良好なトランジスタ特性が得られた。

【００４９】また、ゲート電極が陽極酸化された酸化膜
で被覆されていることにより、ソース／ドレイン部上の
シリサイド層とゲート電極とが短絡することを防ぐこと
ができる。また、通常最終工程までのアニール工程やイ
オン注入工程によって、Ａ１系のメタルはヒロックと呼
ばれる突起が発生して層間絶縁膜を突き抜け、上部配線
との短絡またはリーク電流の増大等の問題があるが、陽
極酸化された酸化膜で被覆された構造とすることによ
り、陽極酸化膜がＡｌからヒロックが成長することを抑
え、Ａｌの問題点であるヒロックの発生を抑制すること
ができる。更に、ゲート電極にＡｌを含む金属を用いる
と、低抵抗なゲート電極及びバスラインを形成すること
ができる。液晶ディスプレイに適用する場合は、ＣＲ時
定数による遅延を小さくすべくゲート電極およびバスラ
インは低抵抗材料を用いることが好ましく、低抵抗材料
であるＡｌ系の材料が使用できれば非常に有利である。

【００５０】（実施例２）本実施例２は、本発明を他の
構成の薄膜トランジスタに適用した場合である。図４
（ａ）〜（ｅ）は、本実施例の薄膜トランジスタの製造
方法を示す工程断面図であり、図４（ｅ）が本実施例の
薄膜トランジスタを示す断面図である。この薄膜トラン
ジスタの構成を、工程順に説明する。

【００５１】図４（ａ）に示すように、ガラスからなる
絶縁性基板２１の上に、膜厚が２００〜４００ｎｍのゲ
ート金属電極２２を形成する。このゲート金属電極２２
は、スパッタ法により形成し、材料はＴａまたはＡｌＳ
ｉ、ＡｌＴｉ、ＡｌＳｃ等のＡｌを含む金属を用いた。
特に、Ａｌを含む金属の方が低抵抗電極配線を形成でき
るのが好ましい。

【００５２】次に、ゲート金属電極２２の外表面に、そ
のゲート金属電極２２を陽極酸化した、膜厚が２０ｎｍ
〜１μｍの陽極酸化膜２３を形成する。

【００５３】次に、陽極酸化膜２３を覆った状態で基板
２１の上に、膜厚が５０〜３００ｎｍのゲート絶縁膜２
４を形成する。このゲート絶縁膜２４は、プラズマＣＶ
Ｄ法により２００〜３００℃で成膜した窒化シリコン膜
を用いた。ここでは窒化シリコン膜を用いたが、常圧Ｃ
ＶＤ法、スパッタ法、減圧ＣＶＤ法、プラズマＣＶＤ
法、およびリモートプラズマＣＶＤ法のいずれかによる
膜厚５０〜３００ｎｍのＳｉＯ₂膜を用いてもよいこと
は言うまでもない。また、Ａｌ₂Ｏ₃、Ｔａ₂Ｏ₅またはこ
れらの組み合わせを用いても良いことは言うまでもな
い。また、段差の被覆性が良好な、ＴＥＯＳ（Ｔｅｔｒ
ａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ，Ｓｉ
（ＯＣ₂Ｈ₅）₄）ガスを用いた常圧ＣＶＤ法、プラズマ
ＣＶＤ法によるＳｉＯ₂膜を用いてもよい。また、窒化
シリコン膜またはＳｉＯ₂膜を単独で用いる必要はな
く、これらの膜を組み合わせて用いても良いことは言う
までもない。 次に、ゲート絶縁膜２４の上に、膜厚が
３０〜２００ｎｍである島状に加工した半導体膜２５を
形成する。この半導体膜２５は、例えばＳｉやＳｉＧｅ
等の非晶質、微結晶、多結晶、単結晶体を使用する。

【００５４】この半導体膜２５の形成は、以下のように
して行われる。即ち、非晶質シリコン半導体の場合、プ
ラズマＣＶＤ法によりＳｉＨ₄ガスとＨ₄ガスとを用い
て、基板温度２００〜３００℃で成膜する。また、微結
晶シリコン半導体の場合には、プラズマＣＶＤ法によ
り、ＳｉＨ₄／Ｈ₄のガス比率が１／３０〜１／１００の
範囲で、基板温度２００〜４００℃で成膜する。また、
多結晶シリコン半導体の場合には、減圧ＣＶＤ法により
基板温度４５０℃で成膜した非晶質シリコン膜、または
前述のプラズマＣＶＤ法によって成膜した非晶質シリコ
ン膜をＮ₂ガス中５５０〜６００℃で２４時間アニール
することにより多結晶シリコン膜を形成する。ここで、
原料ガスはＳｉＨ₄以外にＳｉ₂Ｈ₆も用いることができ
る。また、最初から多結晶シリコン膜を成膜しても構わ
ない。また、前述の非晶質シリコン膜にレーザー照射や
ランプによる光照射を行って多結晶シリコン膜を形成し
てもよい。また、単結晶体の場合は、サファイア基板等
を用いてシリコンを高温でエピタキシャル成長させるこ
とによって基板上にシリコン膜を形成するか、レーザー
照射によって非晶質または多結晶シリコン膜から単結晶
シリコン膜を形成する。または、単結晶体であるシリコ
ンウェハーそのものでもよい。

【００５５】このようにして作製したシリコン半導体膜
はエッチングによりパターニングして島状のシリコン半
導体膜２５を形成する。

【００５６】次に、陽極酸化膜２３の上方であってシリ
コン半導体膜２５の上に、膜厚が５０〜３００ｎｍの絶
縁膜２６を形成する。この絶縁膜２６は、プラズマＣＶ
Ｄ法により２００〜３００℃で成膜した窒化シリコン膜
を用いた。ここでは窒化シリコン膜を用いたが、常圧Ｃ
ＶＤ法、スパッタ法、減圧ＣＶＤ法、プラズマＣＶＤ
法、およびリモートプラズマＣＶＤ法のいずれかによる
膜厚５０〜３００ｎｍのＳｉＯ₂膜を用いても良いこと
は言うまでもない。また、Ａｌ₂Ｏ₃、Ｔａ₂Ｏ₅またはこ
れらの組み合わせを用いても良いことは言うまでもな
い。特に、この絶縁膜２６のパターニング時には、絶縁
膜２６を成膜した後フォトレジストを被覆し、基板２１
側から紫外光を照射してゲート電極２２をマスクにして
フォトレジストを感光させ、ゲート電極２２とほぼ同じ
形状に絶縁膜２６を加工すると、以降の工程でのソース
／ドレイン部の形成がゲート電極に対して自己整合的に
行えて好ましい。

【００５７】前記絶縁膜２６は、エッチングを行うこと
により最終的に形成されるが、そのとき、シリコン半導
体膜２５のソース／ドレイン部と成る部分を露出させ
る。この場合のエッチングには、エッチング液を用いた
ウェットエッチングやプラズマを用いたドライエッチン
グを用いることができる。以上のようにして、図４
（ａ）の断面図に示す構造を作製した。

【００５８】次に、露出したシリコン半導体膜２５の表
面に自然酸化膜等の酸化膜が形成されると、後のシリサ
イド化が不安定になる場合があるので、自然酸化膜等の
シリコン酸化膜ができるだけない状態で、図４（ｂ）に
示すように金属膜２７をスパッタ法により被覆する。金
属膜２７の形成は、例えばシリコン半導体膜２５を露出
させた後、真空中またはＮ₂ガス雰囲気中等の酸化しな
い雰囲気に保った状態で、金属膜２７の被覆工程を行う
ことが好ましい。または、シリコン半導体膜２５の表面
に酸化膜ができてしまった場合は、酸化膜をフッ酸系の
エッチング液等によるウェットエッチングで除去する
か、またはＣＨＦ₃等のフッ素系ガスを原料とするプラ
ズマによるドライエッチングで除去してもよい。被覆す
る金属膜２７の膜厚は、後で注入する不純物イオンが透
過できる程度の膜厚であればよく、１０〜３０ｎｍとし
た。金属膜２７の材料はＭｏ、Ｗ、Ｃｒ、Ｔｉ、Ｎｉ、
Ｐｔ、Ｐｄ、ＣｏまたはＴａ等のシリコンと化合する金
属材料を用いることができる。 次に、金属膜２７の被
覆後、図４（ｃ）に示すように水素イオンを含む不純物
イオン２８を、例えば図３に示したイオン注入装置を実
施例１と同様に用いて注入する。上記不純物イオン２８
としては、リンまたはボロン元素を含むイオンが該当す
る。このようにする場合は、実施例１と同様に金属膜２
７によりイオン注入によって起こるチャージアップを防
止し、デバイスの絶縁破壊を防ぐことができる利点があ
る。

【００５９】次に、図４（ｄ）に示すように、未反応の
金属膜２７部分をエッチングして除去する。このように
して、不純物注入されたソース部であるシリコン半導体
２５_Sの表面にシリサイド層２９_Sと、不純物注入された
ドレイン部であるシリコン半導体２５_Dの表面にシリサ
イド層２９_Dとを形成する。

【００６０】この場合において、例えば被覆する金属膜
２７に膜厚２０ｎｍのＭｏを用いて、３０ｋＶの加速電
圧で水素イオンを含むリン系イオンを注入したとき、Ｓ
ＩＭＳ分析によってシリサイド層中のリン元素の濃度を
測定した値とシリサイド層の面抵抗との関係は、前述の
図３と同一となった。

【００６１】したがって、リン元素濃度が２×１０¹⁹個
／ｃｍ³以上の領域では従来よりも面抵抗を小さくでき
るが、リン元素濃度が２×１０¹⁹個／ｃｍ³未満の領域
では面抵抗が１０ｋΩ／□以上と高くなり、あまり大き
なメリットがない。但し、リン元素濃度が２×１０²¹個
／ｃｍ³を越えると面抵抗がほとんど飽和状態になり、
これ以上多量に注入してもスループットが悪くなるばか
りでメリットがない。従って、リン元素濃度を上記２×
１０¹⁹個／ｃｍ³以上、好ましくは２×１０¹⁹〜２×１
０²¹個／ｃｍ³とすることにより、容易に低抵抗なシリ
サイド層を形成できる。

【００６２】また、質量分離を行うイオン注入装置を用
いて不純物元素であるリンのみを上記と同じリン濃度に
なるように注入しても、本発明による抵抗値よりも５〜
１０倍程度の抵抗値にしかできなかった。従って、不純
物イオンと同時に水素イオンを注入することが望まし
い。特に、ＳＩＭＳ分析によってシリサイド層中の水素
元素の濃度を測定したところ、上記範囲のリン濃度であ
り、かつ１×１０¹⁹〜４×１０²¹個／ｃｍ³濃度の水素
元素が含まれていることが、このような低抵抗なシリサ
イド層を形成できるポイントであることがわかった。水
素元素がこの濃度の範囲をはずれると、図３に示したシ
リサイド層の抵抗の２倍以上高くなることがわかった。
従って１×１０¹⁹〜４×１０²¹個／ｃｍ³濃度の水素元
素が含まれていることが非常に好ましい。

【００６３】さらに、リン元素の代わりにボロン元素で
同様の実験を行ったところ同様の結果が得られたので、
リンでもボロンでも不純物元素はかまわない。シリコン
半導体をＮ型にしたいときはリンを、Ｐ型にしたいとき
はボロンを用いれば良い。

【００６４】通常、シリサイド化には高温にする必要が
あり、熱アニールを行ったりレーザー等の強光を照射し
てシリサイド化反応を起こさせる必要がある。４５０℃
以下の温度では１０ｋΩ／□程度の抵抗にしかならない
が、上記の本発明ではイオン注入後の熱アニール処理や
レーザー等の強光の照射処理は必要とせず、以降の工程
における温度が４５０℃以下、特に３００℃以下でも１
０ｋΩ／□〜１００Ω／□の低抵抗なシリサイド層を形
成できる。

【００６５】最後に、図４（ｅ）に示すように、引出し
電極３０_S、３０_Dをスパッタ法により成膜した後パター
ニングして形成する。以上のようにして、薄膜トランジ
スタを作製した。

【００６６】このように、本実施例による場合には、ゲ
ート電極等をマスクにして自己整合的にソース／ドレイ
ン部を作製することができるので、ソース／ドレイン部
の寄生抵抗によるオン電流の低下を最小限に抑えること
ができる。また、シリコン半導体に非晶質シリコンを用
いた場合、シリコンのダングリングボンドをターミネイ
トするために水素を含んだ非晶質シリコンとなってい
る。このような非晶質シリコン膜は通常プラズマＣＶＤ
法により基板温度２００〜３００℃で成膜しているの
で、３００℃以上の温度を経ると構造変化や水素の脱離
を起こしてしまうため、トランジスタ特性の劣化を起こ
してしまう。従って、通常は低抵抗なシリサイド層やソ
ース／ドレイン部を作ることができなかったが、本発明
によれば特別なアニール処理を必要とせず、例えば３０
０℃以下の低温で、１０ｋ〜１００Ω／□程度の低抵抗
なシリサイド層を形成することができ、容易に良好なソ
ース／ドレイン部を形成できる。３００℃以下の低温工
程でトランジスタの全工程を完了できることから、上記
のようなトランジスタ特性の劣化もなく、良好なトラン
ジスタ特性が得られた。

【００６７】なお、上述した実施例１の図１（ｅ）や実
施例２の図４（ｄ）において、未反応の金属膜をエッチ
ングして除去しているが、そのまま電極や配線に利用で
きる部分は除去せずに残してもかまわない。例えば、図
１（ｄ）の工程の後に、金属膜７の上にレジスト等を塗
布し、金属膜７の残したい部分に対応するレジスト等の
部分のみを残した状態にフォトリソグラフィ技術により
パターニングし、図５に示すように上記金属膜７を引出
し配線１２_S、１２_Dとしても良い。なお、図５（ｂ）は
平面図であり、図５（ａ）は図５（ｂ）のＡ−Ａ’線に
よる断面図である。このことは、図４で示した実施例２
でも同様に行うことができる。

【００６８】（実施例３）本実施例は、本発明を液晶表
示装置の絵素部に設けられるＴＦＴに適用した場合であ
る。

【００６９】図６は本実施例の液晶表示装置を示す回路
構成図であり、図７はその液晶表示装置のディスプレイ
部を示す斜視図であり、図８はそのディスプレイ部を示
す断面図である。この液晶表示装置は、図６に示すよう
に、ディスプレイ部１００１にゲート線１００４および
データ線１００５が互いに交差して形成され、各交差部
近傍にはＴＦＴ１００６が液晶部１００７および補助容
量１００８に接続して形成されている。また、ディスプ
レイ部１００１の周辺にはゲート線駆動回路１００２お
よびデータ線駆動回路１００３が設けられ、各々ゲート
線１００４およびデータ線１００５によりＴＦＴ１００
６と接続されている。

【００７０】図７に示すように、ＴＦＴ１００６、走査
線１００４、データ線１００５および画素電極２００７
は基板２００１上に形成されている。また、図８に示す
ように、ＴＦＴ１００６のゲート電極５がゲート線１０
０４と接続され、ソース部であるシリコン半導体３_Sが
間にシリサイド層９_Sを介してデータ線１００５と接続
され、ドレイン部であるシリコン半導体３_Dが間にシリ
サイド層９_Dおよびコンタクト用バッファ金属３００９
を介して画素電極２００７と接続されている。

【００７１】この基板２００１には、さらに液晶配向膜
３０１２が形成され、共通電極２００８、カラーフィル
ター２００９および第２の液晶配向膜３０１５が形成さ
れた対向基板２００２と対向配設されている。両基板の
間隙には液晶層２００３が設けられて液晶パネルとなっ
ており、画素電極２００７と共通電極２００８との対向
部分が各絵素（前述の液晶部１００７）となっている。

【００７２】液晶パネルの両外側には偏光板２０１０、
２０１１が設けられ、基板２００１側から白色光２０１
２が照射されて透過光が表示される。ＴＦＴ１００６
は、基板２００１上に前記ソース部、前記ドレイン部、
チャネル部を有する半導体層が形成され、その上にゲー
ト絶縁膜４を間に介してゲート電極５が形成されてい
る。ゲート電極５の上には層間絶縁膜３００６が形成さ
れ、その上にはデータ線１００５が形成されている。デ
ータ線１００５は層間絶縁膜３００６に設けられてコン
タクトホールを通ってソース部の上のシリサイド９_Sに
接続されている。

【００７３】データ線１００５の上には第２の層間絶縁
膜３００８が設けられ、その上にコンタクト用バッファ
金属３００９および画素電極２００７が設けられてい
る。画素電極２００７は層間絶縁膜３００６および第２
の層間絶縁膜３００８に設けられたコンタクトホールを
通り、コンタクト用バッファ金属３００９を介してドレ
イン部の上のシリサイド層９_Dに接続されている。ま
た、補助容量用線１００５と第２の層間絶縁膜３００６
と画素電力２００７の重畳部分は補助容量部１００８と
なっている。さらに、その上に保護膜３０１１および液
晶配向膜３０１２が形成されている。

【００７４】ＴＦＴ１００６のソース／ドレイン部は実
施例１、２で説明したように、容易に低抵抗化できるの
で、ソース／ドレイン部の寄生抵抗によるオン電流の低
下を最小限に抑えることができ良好なトランジスタ特性
が得られ、表示品位の高い液晶表示装置とすることがで
きる。

【００７５】本実施例３は実施例１のＴＦＴを液晶表示
装置の絵素部に設けられるＴＦＴに適用しているが、本
発明はこれに限らず、実施例２のＴＦＴを液晶表示装置
の絵素部に設けられるＴＦＴに適用することが可能であ
る。

【００７６】

【発明の効果】以上説明したように、本発明の半導体装
置にあっては、リンまたはボロン元素を含み、かつ１×
１０¹⁹〜４×１０²¹個／ｃｍ³濃度の水素元素を含む、
低抵抗なシリサイド層を有する。このため、シリサイド
層を半導体装置の電極や配線の上に形成すると、電導特
性の向上を図れる。また、この場合において、シリサイ
ド層が２×１０¹⁹〜２×１０²¹個／ｃｍ³濃度のリンま
たはボロン元素を含むようにすると、より低抵抗にでき
る。

【００７７】このような半導体装置は、シリコン半導体
膜の上に金属膜を被覆する工程と、該シリコン半導体膜
と該金属膜との間に、リンまたはボロン元素と水素元素
とを含むシリサイド層を、水素イオンと共にリンまたは
ボロンイオンをイオン注入することにより設ける工程と
により製造できるので、高温のアニール処理やレーザー
等の強光を照射することなく、４５０℃以下、たとえば
３００℃以下の低温でシリサイド層を形成することがで
きる。

【００７８】また、本発明の薄膜トランジスタにあって
も、ソース／ドレイン部の表面に低抵抗なシリサイド層
を備えるため、電導特性の向上を図れる。また、シリサ
イド層が２×１０¹⁹〜２×１０²¹個／ｃｍ³濃度のリン
またはボロン元素を含むようにするとより低抵抗にでき
る。また、このような薄膜トランジスタは、４５０℃以
下の低温で低抵抗なシリサイド層を形成することができ
る。従来、低温では通常低抵抗なシリサイド層やソース
／ドレイン部を作ることができなかったが、本発明によ
れば特別なアニール処理を必要とせず、例えば３００℃
以下の低温で、１０ｋ〜１００Ω／□程度の低抵抗なシ
リサイド層を形成することができ、容易に良好なソース
／ドレイン部を形成できる。シリコン半導体に非晶質シ
リコンを用いた場合、シリコンのダングリングボンドを
ターミネイトするために水素を含んで非晶質シリコンと
なっている。このような非晶質シリコン膜は通常プラズ
マＣＶＤ法により基板温度２００〜３００℃で成膜して
いるので、３００℃以上の温度を経ると構造変化や水素
の脱離を起こしてしまうために、トランジスタ特性の劣
化を起こしてしまう。本発明では３００℃以下の低温工
程でトランジスタの全工程を完了できることから、上記
のようなトランジスタ特性の劣化もなく、良好なトラン
ジスタ特性が得られる。

【００７９】また、金属膜を被覆した上からイオン注入
を行うので、イオン注入によって起こるチャージアップ
を防止することができ、デバイスの絶縁破壊を防いで良
品率を向上することができる。

【００８０】また、前記ソース／ドレイン部の上のシリ
サイド層は前記ゲート電極をマスクにして前記ゲート絶
縁膜をエッチングすることによって自己整合で形成され
ている構造とすることにより、ソース／ドレイン部の抵
抗値を極めて小さくすることができる。

【００８１】さらに、本発明の液晶表示装置は、絵素部
に上記薄膜トランジスタを用いることにより、電極配線
部分の抵抗による電圧降下やＣＲの時定数による遅延が
解消され、表示品位の高い液晶表示装置とすることがで
きる。

【００８２】以上のように、低抵抗なシリサイド層を有
する半導体装置およびその製造方法、並びに低抵抗なソ
ース／ドレイン部を有する薄膜トランジスタおよびその
製造方法、並びに表示品位の高い液晶表示装置を提供す
ることができる。

【図面の簡単な説明】

【図１】（ａ）〜（ｇ）は本実施例１の薄膜トランジス
タの製造方法を示す工程断面図である。

【図２】本発明に用いたイオン注入装置の概略構成を示
す正面断面図である。

【図３】シリサイド層中のリン元素の濃度とシリサイド
層の面抵抗との関係を示すグラフである。

【図４】（ａ）〜（ｅ）は本実施例２の薄膜トランジス
タの製造方法を示す工程断面図である。

【図５】（ｂ）は本発明の別の薄膜トランジスタの製造
工程を示す平面図であり、（ａ）は（ｂ）のＡ−Ａ′線
による断面図である。

【図６】本実施例３の液晶表示装置を示す回路構成図で
ある。

【図７】図６の液晶表示装置のディスプレイ部を示す斜
視図である。

【図８】図７のディスプレイ部を示す断面図である。

【符号の説明】

１ 基板 ２ コーティング膜 ３ シリコン半導体膜 ４ ゲート絶縁膜 ５ ゲート金属電極 ６ 陽極酸化膜 ７ 金属膜 ８ 水素イオンを含む不純物イオン ９_S，９_D シリサイド層 １０ 層間絶縁膜 １１_S，１１_D 引出し電極 １２_S，１２_D 引出し電極 ２１ 基板 ２２ ゲート金属電極 ２３ 陽極酸化膜 ２４ ゲート絶縁膜 ２５ シリコン半導体膜 ２６ 絶縁膜 ２７ 金属膜 ２８ 水素イオンを含む不純物イオン ２９_S，２９_D シリサイド層 ３０_S，３０_D 引出し電極 １０１ ガス導入口 １０２ プラズマ室を構成するチャンバー １０３ 高周波電源 １０４ 高周波電極 １０５ 磁石 １０６ １段目のイオン加速用電源 １０７ ２段目のイオン加速用電源 １０８ ２次電子抑制用の抑制電源 １０９ 多孔状の電極板 １１０ 絶縁体 １１１ 基板ホルダ １１２ 注入する基板 １００１ ディスプレイ部 １００２ ゲート線駆動回路部 １００３ データ線駆動回路部 １００４ ゲート線 １００５ データ線 １００６ ＴＦＴ １００７ 液晶部 １００８ 補助容量 ２００１ 基板 ２００２ 対向基板 ２００３ 液晶層 ２００７ 画素電極 ２００８ 共通電極 ２００９ カラーフィルター ２０１０ 偏光板 ２０１１ 偏光板 ２０１２ 白色光 ３００６ 層間絶縁膜 ３００８ 第２の層間絶縁膜 ３００９ コンタクト用バッファ ３０１１ 保護膜 ３０１２ 液晶配向膜 ３０１５ 第２の液晶配向膜

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/28 H01L 29/40 H01L 29/78 H01L 29/786 H01L 21/336

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】 リンまたはボロン元素を含み、かつ１×
   １０¹⁹〜４×１０²¹個／ｃｍ³濃度の水素元素を含むシ
   リサイド層が、イオン注入および前記イオン注入後の熱
   処理を伴わない処理によって形成されている、半導体装
   置。
2. 【請求項２】 前記シリサイド層が、２×１０¹⁹〜２×
   １０²¹個／ｃｍ³濃度のリンまたはボロン元素を含む請
   求項１に記載の半導体装置。
3. 【請求項３】 シリコンを含む半導体膜と、ゲート絶縁
   膜と、陽極酸化された酸化膜によって被覆されたゲート
   電極とを有する薄膜トランジスタにおいて、 不純物ドーピングされたソース部およびドレイン部の各
   表面に、リンまたはボロン元素を含み、かつ１×１０¹⁹
   〜４×１０²¹個／ｃｍ³濃度の水素元素を含むシリサイ
   ド層が、イオン注入および前記イオン注入後の熱処理を
   伴わない処理によって形成されている、薄膜トランジス
   タ。
4. 【請求項４】 前記シリサイド層が、２×１０¹⁹〜２×
   １０²¹個／ｃｍ³濃度のリンまたはボロン元素を含む請
   求項３に記載の薄膜トランジスタ。
5. 【請求項５】 シリコン半導体膜の上に金属膜を被覆す
   る工程と、 該シリコン半導体膜と該金属膜との間に、リンまたはボ
   ロン元素と水素元素とを含むシリサイド層を、水素イオ
   ンと共にリンまたはボロンイオンをイオン注入し、前記
   イオン注入後の熱処理を行わない処理によって、設ける
   工程と、 を含む半導体装置の製造方法。
6. 【請求項６】 前記シリサイド層が２×１０¹⁹〜２×１
   ０²¹個／ｃｍ³濃度のリンまたはボロン元素を含み、か
   つ、１×１０¹⁹〜４×１０²¹個／ｃｍ³濃度の水素元素
   を含むようにイオン注入を行う請求項５に記載の半導体
   装置の製造方法。
7. 【請求項７】 シリコン半導体膜を形成する工程と、ゲ
   ート絶縁膜を形成する工程と、陽極酸化された酸化膜に
   よって被覆されたゲート電極を形成する工程とを有する
   薄膜トランジスタの製造方法において、 該シリコン半導体膜の上に金属膜を被覆する工程と、 該シリコン半導体膜と該金属膜との間に、リンまたはボ
   ロン元素と水素元素とを含むシリサイド層を、水素イオ
   ンと共にリンまたはボロンイオンをイオン注入し、前記
   イオン注入後の熱処理を行わない処理によって、設ける
   工程とを含む薄膜トランジスタの製造方法。
8. 【請求項８】 前記シリサイド層が２×１０¹⁹〜２×１
   ０²¹個／ｃｍ³濃度のリンまたはボロン元素を含み、か
   つ、１×１０¹⁹〜４×１０²¹個／ｃｍ³濃度の水素元素
   を含むようにイオン注入を行う請求項７に記載の薄膜ト
   ランジスタの製造方法。
9. 【請求項９】 前記ソース部およびドレイン部の上のシ
   リサイド層を、前記ゲート電極をマスクにして前記ゲー
   ト絶縁膜をエッチングすることによって自己整合的に形
   成する請求項７または８に記載の薄膜トランジスタの製
   造方法。
10. 【請求項１０】 前記シリサイド層を設ける工程および
    それ以降の工程が、４５０℃以下の温度で行う工程であ
    る請求項７、８または９に記載の薄膜トランジスタの製
    造方法。
11. 【請求項１１】 請求項３または４に記載の薄膜トラン
    ジスタを、絵素部の薄膜トランジスタに用いた液晶表示
    装置。