KR20010027361A - 멀티 칩 패키지 구조의 전력소자 - Google Patents

멀티 칩 패키지 구조의 전력소자 Download PDF

Info

Publication number
KR20010027361A
KR20010027361A KR1019990039065A KR19990039065A KR20010027361A KR 20010027361 A KR20010027361 A KR 20010027361A KR 1019990039065 A KR1019990039065 A KR 1019990039065A KR 19990039065 A KR19990039065 A KR 19990039065A KR 20010027361 A KR20010027361 A KR 20010027361A
Authority
KR
South Korea
Prior art keywords
chip
package structure
power device
control
transistor
Prior art date
Application number
KR1019990039065A
Other languages
English (en)
Other versions
KR100335481B1 (ko
Inventor
남시백
전오섭
Original Assignee
김덕중
페어차일드코리아반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김덕중, 페어차일드코리아반도체 주식회사 filed Critical 김덕중
Priority to KR1019990039065A priority Critical patent/KR100335481B1/ko
Priority to JP2000275475A priority patent/JP2001110986A/ja
Publication of KR20010027361A publication Critical patent/KR20010027361A/ko
Application granted granted Critical
Publication of KR100335481B1 publication Critical patent/KR100335481B1/ko
Priority to US10/337,872 priority patent/US6756689B2/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01012—Magnesium [Mg]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Die Bonding (AREA)

Abstract

스위칭 소자로서의 트랜지스터와, 구동소자인 컨트롤 IC가 동시에 한 개의 패키지에 탑재되면서, 스위칭 소자와 구동소자인 컨트롤 IC간의 높은 절연내압을 요하는 멀티 칩 패키지 구조를 갖는 전력소자에 있어서, 절연테이프를 사용하여 컨트롤 IC 칩을 리드프레임의 칩 패드에 서 트랜지스터 칩과 수평으로 부착함으로써 전력소자의 패키징 공정을 단순화시키고, 절연테이프를 사용하여 컨트롤 IC 칩을 트랜지스터 칩 위에 수직으로 부착함으로써 전력소자의 패키지 크기를 줄일 수 있는 멀티 칩 패키지 구조를 갖는 전력소자 및 그 제조방법을 제공한다. 트랜지스터 칩 위에 컨트롤 IC 칩을 수직으로 부착할 경우에는 절연 테이프 대신에 액상의 비도전성 접착제를 사용할 수 있다.

Description

멀티 칩 패키지 구조의 전력소자{Power device having multi-chip package structure}
본 발명은 전력소자(power Device)에 관한 것으로, 더욱 상세하게는 스위칭 소자인 트랜지스터와, 구동소자인 컨트롤(Control) IC(Integrated Circuit)가 동시에 한 개의 패키지에 탑재되면서 스위칭 소자와 컨트롤 IC간에 높은 절연내압을 요하는 멀티 칩 패키지(Multi-chip package) 및 그 제조방법에 관한 것이다.
전력소자에 있어서 SPS(Smart Power Switching) 제품은 구동소자인 컨트롤 IC와, 스위칭 소자인 트랜지스터로 구성된다. 이러한 SPS 전력소자의 패키징 공정(packaging process)에서는 한 개의 칩 패드에 두 개의 칩(Chip)을 동시에 탑재하게 된다. 그러나 이 경우 두 칩사이, 즉 컨트롤 IC 칩과, 트랜지스터 칩간의 절연이 중요한 문제로 대두된다.
일반적으로 상기 SPS 전력소자를 패키징 공정에서 절연시키는 방법은 한 개의 칩에 대하여 다이(Die) 접착제 사이에 세라믹(Ceramic) 판을 삽입하여 접착시키거나, 에폭시 몰드 컴파운드(Epoxy Mold Compound) 판을 삽입하여 접착시키거나 또는 액상의 비도전성 접착제를 이용하여 접착시킨다.
도1 내지 도3은 종래기술에 있어서, 한 개의 칩 패드에 2개의 칩을 탑재하는 경우, 두 칩간의 절연방법을 설명하기 위해 도시한 단면도이다.
도1은 한 개의 칩에 대해 다이(Die) 접착제 사이에 세라믹 판을 집어넣은 경우의 단면도이다. 상세히 설명하면, 스위칭 소자인 트랜지스터 칩(11)이 칩 패드(10) 위에 도전성 접착제(12)에 의하여 부착되어 있다. 또한, 컨트롤 IC 칩(16)은 칩 패드(10)로부터 절연을 확보하기 위하여 다이 접착제(13, 14) 사이에 세라믹판(15)을 끼운 상태로 접착되어 있다. 도면에서 참조부호 17은 봉합수단인 에폭시 몰드 컴파운드(EMC)로 덮이는 몰드라인(mold line)을 가리킨다.
그러나, 상기 공정은 세라믹판을 취급할 때, 깨어지기 쉬우며, 세라믹판의 가격이 비싸기 때문에 제조비용이 높아지며, 세라믹판을 삽입하는 공정을 더 수행해야 하기 때문에 패키징 공정이 복잡해지는 문제점이 있다.
도2는 한 개의 칩에 대해 다이(Die) 접착제 사이에 EMC 판을 집어넣은 경우의 단면도이다. 상세히 설명하면, 스위칭 소자인 트랜지스터 칩(21)이 칩 패드(20) 위에 도전성 접착제(22)에 의하여 부착되어 있다. 또한, 컨트롤 IC 칩(26)은 칩 패드(20)로부터 절연을 확보하기 위하여 다이 접착제(23, 24) 사이에 EMC판(25)을 끼운 상태로 접착되어 있다. 도면에서 참조부호 27은 봉합수단인 에폭시 몰드 컴파운드(EMC)로 덮이는 몰드라인을 가리킨다.
이 경우에는 EMC 판(25)의 가격이 세라믹판에 비하여 싸지만, EMC 판을 만드는 공정과, 이를 삽입하는 공정을 더 수행해야 하기 때문에 여전히 공정이 복잡해지고 양산성이 떨어지는 문제가 있다.
도3은 한 개의 칩에 대해 다이(Die) 접착제로 액상의 비전도성 접착제를 사용하는 경우의 단면도이다. 상세히 설명하면, 스위칭 소자인 트랜지스터 칩(31)이 칩 패드(30) 위에 도전성 접착제(32)를 사용하여 부착되어 있다. 또한, 컨트롤 IC 칩(36)은 칩 패드(30)로부터 절연을 확보하기 위하여 액상의 비전도성 접착제(35)를 사용하여 접착되어 있다. 도면에서 참조부호 37은 봉합수단인 에폭시 몰드 컴파운드(EMC)로 덮이는 몰드라인을 가리킨다.
그러나 액상의 비전도성 접착제(35)를 사용할 경우에도 액상의 비전도성 접착제의 두께가 일정하지 않게 형성되기 때문에 칩이 기울어지는 문제가 발생하고, 액상의 비전도성 접착제를 경화시켜 컨트롤 IC 칩(36)을 부착시키는 과정에서 액상의 비전도성 접착제에 보이드(Void)가 발생하여 제품의 안정된 신뢰성을 확보하기가 어렵다. 또한 컨트롤 IC 칩(36)이 액상의 비전도성 접착제(35)와 완전히 접착되지 않고 접착계면에 틈이 생기는 델라민네이션(delamination) 현상이 발생하여 제품의 신뢰성을 떨어뜨리는 요인으로 작용한다.
상술한 방법 외에 두 개의 칩을 수직으로 서로 붙여서 패키징하는 방법이 있는데, 이는 미국특허 제 5,777,345호(Title: Multi-chip Integrated Circuit Package, Date of Patent: Jul.7, 1998), 제 4,697,095호(Title: Chip-On-Chip Semiconductor Device Having selectable Terminal, Date of Patent: Sep.29, 1987) 및 제 4,703,483호(Title: Chip-On-Chip Type Integrated Circuit Device, Date of Patent: Oct.27,1987))로 특허등록 된 바 있다.
본 발명이 이루고자 하는 기술적 과제는 한 개의 칩 패드에 탑재되는 두 개의 칩 사이에 충분한 절연성을 확보하면서, 공정을 단순화시키고, 패키지의 크기를 소형화시킬 수 있는 멀티 칩 패키지 구조를 갖는 전력소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 멀티 칩 패키지 구조를 갖는 전력소자의 제조방법을 제공하는데 있다.
도 1은 종래기술에 있어서 다이 접착제 사이에 세라막판을 집어넣은 경우의 멀티 칩 패키지 구조를 갖는 전력소자를 설명하기 위한 단면도이다.
도 2는 종래기술에 있어서 다이 접착제 사이에 에폭시 몰드 컴파운드판을 집어넣은 경우의 멀티 칩 패키지 구조를 갖는 전력소자를 설명하기 위한 단면도이다.
도 3은 종래기술에 있어서 다이 접착제로 액상의 비전도성 접착제를 사용한 경우의 멀티 칩 패키지 구조를 갖는 전력소자를 설명하기 위한 단면도이다.
도 4는 본 발명의 제1 실시예에 의한 멀티 칩 패키지 구조를 갖는 전력소자를 설명하기 위한 평면도이다.
도 5는 본 발명의 제1 실시예에 의한 멀티 칩 패키지 구조를 갖는 전력소자를 설명하기 위한 단면도이다.
도 6은 본 발명에서 사용되는 접착테이프의 구조를 설명하기 위해 도시한 단면도이다.
도 7은 본 발명의 제2 및 제3 실시예에 의한 멀티 칩 패키지 구조를 갖는 전력소자를 설명하기 위해 도시한 평면도이다.
도 8은 본 발명의 제2 실시예에 의한 멀티 칩 패키지 구조를 갖는 전력소자를 설명하기 위해 도시한 단면도이다.
도 9는 본 발명의 제3 실시예에 의한 멀티 칩 패키지 구조를 갖는 전력소자를 설명하기 위해 도시한 단면도이다.
＜도면의 주요부분에 대한 부호의 설명＞
100: 리드프레임, 102: 칩 패드(chip pad),
104: 인너리드(inner lead), 106: 코인닝부(coining portion),
108: 트랜지스터 칩, 110: 전도성 접착제(solder),
112: 컨트롤 IC 칩, 114: 접착테이프,
116: 본드패드, 118: 제1 금선(gold wire),
120: 제2 금선, 122: 제1 접착층,
124: 절연층, 126: 제2 접착층,
130: 몰드 라인(mold line).
상기 기술적 과제를 달성하기 위하여 본 발명은 제1 실시예를 통하여, 칩 패드와 인너리드 및 아웃터리드를 포함하는 리드프레임(leadframe)과, 상기 리드프레임 칩 패드에 도전성 접착제로 부착된 스위칭 소자인 트랜지스터 칩과, 상기 리드프레임 칩 패드 위에 상기 트랜지스터 칩 옆에서 절연테이프에 의해 부착된 컨트롤 IC 칩과, 상기 트랜지스터 칩의 본드패드와 상기 컨트롤 IC 칩의 본드패드를 서로 연결하는 제1 금선과, 상기 트랜지스터 칩의 본드패드 및 상기 컨트롤 IC의 본드패드와 상기 리드프레임의 인너리드를 서로 연결하는 제2 금선과, 상기 리드프레임의 칩 패드, 인너리드, 트랜지스터 칩, 컨트롤 IC 칩 및 상기 제1 및 제2 금선을 봉합하는 수단을 구비하는 것을 특징으로 하는 스위칭 소자인 트랜지스터와 구동소자인 컨트롤 IC가 동시에 한 개의 패키지에 탑재되는 멀티 칩 패키지 구조를 갖는 전력소자를 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 도전성 접착제는 솔더(solder)인 것이 적합하고, 상기 스위칭 소자인 트랜지스터 칩은 절연내압이 500∼1000V인 것이 적합하다.
상기 절연 테이프는 상기 도전성 접착제가 녹는 온도보다 낮은 온도에서 접착되는 것으로서, 폴리이미드계(polyimide base)의 열경화성 수지 또는 열가소성 수지로 이루어진 단층 구조이거나, 제1 접착층, 절연층 및 제2 접착층의 3층 구조로 된 다층구조인 것이 적합하다. 여기서 상기 제1 접착층 및 제2 접착층은 폴리이미드계의 열경화성 수지 또는 열가소성 수지인 것이 적합하다.
바람직하게는, 상기 절연층은 상기 스위칭 소자인 트랜지스터 칩의 절연내압에 따라 두께를 달리하는 것이 적합하다.
상기 기술적 과제를 달성하기 위하여 본 발명은 제2 및 제3 실시예를 통하여, 칩 패드와 인너리드 및 아웃터리드를 포함하는 리드프레임과, 상기 리드프레임의 칩 패드 위에 도전성 접착제로 부착된 스위칭 소자인 트랜지스터 칩과, 상기 트랜지스터 칩 표면의 가장자리의 일정거리를 제외한 나머지 중앙부를 덮는 절연성 접착수단과, 상기 절연성 접착수단 위에 부착되는 컨트롤 IC 칩과, 상기 컨트롤 IC 칩의 본드패드와 상기 트랜지스터 칩의 본드패드를 서로 연결하는 제1 금선과, 상기 트랜지스터 칩의 본드패드 및 상기 컨트롤 IC 칩의 본드패드와 상기 리드프레임의 인너리드를 서로 연결하는 제2 금선과, 상기 리드프레임의 칩 패드, 인너리드, 트랜지스터 칩, 컨트롤 IC 칩 및 상기 제1 및 제2 금선을 봉합하는 수단을 구비하는 것을 특징으로 하는 스위칭 소자인 트랜지스터와 구동소자인 컨트롤 IC가 동시에 한 개의 패키지에 탑재되는 멀티 칩 패키지 구조를 갖는 전력소자를 제공하다.
본 발명의 바람직한 실시예에 의하면, 상기 도전성 접착제는 솔더(solder)인 것이 적합하고, 상기 스위칭 소자인 트랜지스터 칩은 절연내압이 500∼1000V인 것이 적합하다.
상기 절연성 접착수단은 단층 또는 다층 구조를 갖는 절연테이프로서, 단층구조인 경우에는 폴리이미드계(polyimide base)의 열경화성 또는 열가소성 수지만을 사용하고, 다층구조인 경우에는 폴리이미드계의 열경화성 또는 열가소성 수지로 된 제1 및 제2 접착층과 그 사이에 절연층이 개재된 다층구조인 것이 적합하다.
바람직하게는, 상기 절연성 접착수단은 액상의 비도전성 접착제를 사용할 수도 있다.
상기 트랜지스터 칩에서 절연성 접착수단으로 덮이지 않는 일정거리는 적어도 와이어 본딩을 할 수 있는 거리인 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명은 제1 실시예를 통하여, 리드프레임의 칩 패드에 스위칭 소자인 트랜지스터 칩을 도전성 접착제인 솔더(solder)를 이용하여 부착하는 공정과, 상기 리드프레임에서 상기 트랜지스터 칩 옆에 절연테이프를 부착하는 공정과, 상기 절연테이프 위에 열과 압력을 이용하여 컨트롤 IC 칩을 부착하는 공정과, 상기 트랜지스터 칩 및 상기 컨트롤 IC에 대한 와이어 본딩을 수행하는 공정과, 상기 결과물에 대하여 봉합 공정을 수행하는 공정을 구비하는 것을 특징으로 하는 멀티 칩 패키지 구조를 갖는 전력소자의 제조방법을 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 절연테이프에 컨트롤 IC 칩을 부착하였을 때 컨트롤 IC 칩의 가장자리로부터 절연테이프의 가장자리까지의 거리는 적어도 100㎛ 이상이 되도록 절연테이프의 크기를 컨트롤 IC 칩의 크기보다 더 크게 하는 것이 적합하다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명은 제2 및 제3 실시예를 통하여, 리드프레임의 칩 패드에 스위칭 소자인 트랜지스터 칩을 도전성 접착제인 솔더(solder)를 이용하여 부착하는 공정과, 상기 트랜지스터 칩 위에 절연성 접착수단을 형성하는 공정과, 상기 도전성 접착수단 위에 컨트롤 IC 칩을 부착하는 공정과, 상기 트랜지스터 칩 및 상기 컨트롤 IC에 대한 와이어 본딩을 수행하는 공정과, 상기 결과물에 대하여 봉합 공정을 수행하는 공정을 구비하는 것을 특징으로 하는 멀티 칩 패키지 구조를 갖는 전력소자의 제조방법을 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 도전성 접착수단으로 절연테이프를 사용하거나, 액상의 비도전성 접착제를 사용하는 것이 적합하다.
상기 도전성 접착수단으로 액상의 비도전성 접착제를 사용할 경우, 상기 컨트롤 IC 칩을 부착하는 공정 후에 액상의 비도전성 접착제를 경화시키기 위한 열처리 공정을 더 진행하는 것이 적합하다.
본 발명에 따르면, 첫째 높은 절연내압을 필요로 하는 스위칭 소자인 트랜지스터와, 구동소자인 컨트롤 IC가 동시에 한 개의 패키지에 탑재되는 멀티 칩 패키지 구조를 갖는 전력소자에서 패키징 공정을 좀더 단순화시킬 수 있다. 둘째, 패키지의 크기를 소형화시킬 수 있다. 셋째 제품의 제조원가를 낮출 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명에서 말하는 리드프레임, 패키지 봉합 수단은 가장 넓은 의미로 사용하고 있으며 도면에 도시된 것과 같은 특정 형상만을 한정하는 것이 아니다.
본 발명은 그 정신 및 필수의 특징사항을 이탈하지 않고 다른 방식으로 실시할 수 있다. 예를 들면, 상기 바람직한 실시예에 있어서는 리드프레임의 형상이 리드가 한쪽 방향에만 구성되어 있는 형태지만, 이는 DIP(Dual In Line), SO(Small Out-line) 및 기타 다른 형태의 패키지에 사용되는 리드프레임과 같아도 무방하다. 또는 몰드라인이 사각형이지만 이는 기타 다른 형상으로 치환할 수 있는 것이다. 따라서, 아래의 바람직한 실시예에서 기재한 내용은 예시적인 것이며 한정하는 의미가 아니다.
제1 실시예; 스위칭 트랜지스터와 컨트롤 IC를 수평으로 위치한 경우.
도 4는 본 발명의 제1 실시예에 의한 멀티 칩 패키지 구조를 갖는 전력소자를 설명하기 위한 평면도이다.
도 4를 참조하면, 칩들을(108, 112) 칩 패드(102)에 부착하고 와이어 본딩(wire bonding)을 완료하고, 봉합 공정(molding process)을 수행하기 전의 평면도이다. 본 발명에 의한 멀티 칩 패키지 구조를 갖는 전력소자의 구성은, 칩 패드(102)와 인너리드(104) 및 아웃터리드(미도시)를 포함하는 리드프레임(100)과, 상기 리드프레임 칩 패드(102)에 도전성 접착제(110)로 부착된 스위칭 소자인 트랜지스터 칩(108)과, 상기 리드프레임 칩 패드(102) 위에 상기 트랜지스터 칩 옆(108)에서 절연테이프(114)에 의해 부착된 컨트롤 IC 칩(112)과, 상기 트랜지스터 칩(108)의 본드패드(116)와 상기 컨트롤 IC 칩(112)의 본드패드(116)를 서로 연결하는 제1 금선(118)과, 상기 트랜지스터 칩(108)의 본드패드(116) 및 상기 컨트롤 IC 칩(112)의 본드패드(116)와 상기 리드프레임의 인너리드(104)를 서로 연결하는 제2 금선(120)과, 상기 리드프레임의 칩 패드(102), 인너리드(104), 트랜지스터 칩(108), 컨트롤 IC 칩(112) 및 상기 제1 및 제2 금선(118, 120)을 봉합하는 수단(도5의 128)으로 이루어진다.
도면에서 참조부호 106은 인너리드 끝부분에 대하여 와이어 본딩이 잘되도록 처리한 코인닝부(coining portion)를 가리킨다.
여기서, 절연내압이 500에서 1000V 사이의 고압을 요구하는 트랜지스터 칩(108)에 대하여 컨트롤 IC 칩(112)의 절연특성을 보존하기 위하여, 컨트롤 IC 칩(112)을 접착테이프(114)를 사용하여 칩 패드(102)에 부착한다. 이것은 본 발명의 목적을 달성하는 주요한 수단이 된다. 즉, 종래기술에서는 세라믹판(도1의 15) 또는 EMC 판(도2의 25)을 사용하여 컨트롤 IC 칩을 절연시켰기 때문에 제조원가가 상승되거나, 다이(Die) 부착 공정이 길며 복잡했었다. 또한 수율의 저하 및 신뢰성의 문제가 야기되었다. 즉, 세라믹판이나 EMC판을 부착하는 공정과 다이 접착제(도1의 13, 14)를 경화시키기 위한 열처리 공정(curing process)을 추가로 더 진행해야 하였다.
그러나 본 발명에서는 접착테이프(114)를 사용하여 컨트롤 IC 칩(112)을 칩 패드(102)에 부착하기 때문에 다이 접착 공정을 간단하게 진행할 수 있다. 또한 세라믹판이나 EMC 판을 사용하지 않기 때문에 제조원가를 떨어뜨릴 수 있으며, 부가적으로 수율 향상 및 제품의 신뢰성 증진 효과도 얻을 수 있다.
여기서, 충분한 절연내압을 확보하기 위하여 접착테이프(114)의 크기가 컨트롤 IC 칩(112)의 크기보다 커야 한다. 이를 위하여 컨트롤 IC 칩(112)의 가장자리로부터 접착테이프까지의 거리(X)가 100㎛ 이상 되도록 하는 것이 적합하다.
도 5는 본 발명의 제1 실시예에 의한 멀티 칩 패키지 구조를 갖는 전력소자를 설명하기 위한 단면도이다.
도 5를 참조하면, 도 4의 V-V'면을 절단한 단면도로서 봉합공정(mold process)을 완료하였을 때의 상태를 나타내는 단면도로서, 통상 도전성 접착제(110)로는 솔더(solder)를 사용한다. 따라서 솔더를 사용하여 트랜지스터 칩(108)을 먼저 부착하고 접착테이프(114)를 사용하여 컨트롤 IC 칩(112)을 부착하기 때문에 접착테이프(114)는 도전성 접착제(110)인 솔더가 녹는 온도보다 낮은 온도에서 접착이 되는 특성을 지닌 접착테이프(114)를 사용하는 것이 적당하다. 상기 접착테이프(114)는 폴리이미드계의 열경화성 또는 열가소성 수지를 이용하여 단층 또는 다층 구조로 된 것을 사용한다. 도면에서 참조부호 130은 몰드공정을 완료하였을 때 봉합수단인 EMC가 형성되는 영역인 몰드라인(mold line)을 가리킨다.
도 6은 본 발명에서 사용되는 접착테이프의 구조를 설명하기 위해 도시한 단면도이다.
도 6을 참조하면, 접착테이프(114)가 다층일 경우의 구조로서, 제1 접착층(122), 절연층(124) 및 제2 접착층(126)으로 이루어진다. 상기 제1 및 제2 접착층(122, 126)의 재질로는 폴리이미드계(polyimide base)의 열경화성 또는 열가소성 수지를 이용하고, 절연층(124)은 절연강도(Dielectric Strength)가 큰 폴리이미드를 주로 이용하여 만들어진다. 상기 절연층(124)의 절연강도는 200℃의 온도에서 가로/세로 25㎛의 면적당 5000V 이상의 전압을 절연시킬 수 있는 재질인 것이 바람직하다.
통상 접착테이프(114)가 3층 구조인 경우, 제1 및 제2 접착층(122, 126)의 두께는 각각 25㎛이고, 절연층(124)의 두께는 50㎛으로 총 두께가 100㎛인 것을 사용하지만, 높은 절연내압이 요구되는 경우에는 상기 절연층(124)의 두께를 더 두껍게 할 수 있다. 반대로 낮은 절연내압이 요구되는 제품에 사용되는 절연테이프(114)의 경우에는 접착테이프(114)의 두께를 얇게 할 수 있으며, 필요하다면 절연층(124)을 구성하지 않고 폴리이미드계 재질의 단층구조로 된 접착테이프를 사용할 수도 있다. 일반적인 SPS 전력소자에서 요구되는 절연내압은 650V용, 800V용이 있다. 따라서, 제품에서 요구되는 절연내압의 정도에 따라서 절연테이프의 재질 및 두께를 조절하면 세라믹판이나 EMC판을 사용하지 않더라도 두 개의 칩간에 충분한 절연내압을 확보하면서 공정을 단순화시키는 것이 가능하다.
제조방법.
이어서, 본 발명의 제1 실시예에 의한 멀티 칩 패키지 구조를 갖는 전력소자의 제조방법을 설명한다.
먼저, 리드프레임의 칩 패드에 스위칭 소자인 트랜지스터 칩을 도전성 접착제인 솔더(solder)를 이용하여 부착한다. 이어서, 상기 리드프레임에서 상기 트랜지스터 칩 옆에 절연테이프를 부착하고, 적절한 압력 및 온도, 즉 250∼300℃의 온도와, 150∼300㎎의 압력으로 상기 절연테이프 위에 컨트롤 IC 칩을 부착한다. 그 후, 상기 트랜지스터 칩 및 상기 컨트롤 IC에 대한 와이어 본딩을 수행하고 상기 와이어 본딩이 수행된 결과물에 대하여 에폭시 몰드 컴파운드(EMC)를 사용하여 봉합 공정을 수행한다.
기존의 공정에는 다이 접착제를 사용하여 세라믹판이나 박편의 EMC판을 먼저 부착하고 그 위에 다이 접착제를 이용하여 컨트롤 IC칩을 부착하였다. 이러한 공정은 복잡할 뿐만아니라, 다이접착제에서 보이드(Void), 델라민네이션(Delamination) 및 다이 틸트(Tilt) 등의 불량이 발생하여 수율을 떨어뜨리거나 제품의 신뢰성을 저하시키는 문제가 발생하였다. 그러나 본 발명에서는 접착테이프만으로 컨트롤 IC 칩을 부착하기 때문에 충분한 절연특성을 확보함과 동시에 상술한 문제점을 해결할 수 있다.
제2 실시예; 접착테이프를 사용하여 스위칭 트랜지스터와 컨트롤 IC를 수직으로 배치한 경우.
본 제2 실시예와 후술되는 제3 실시예에서의 멀티 칩 패키지 구조를 갖는 전력소자의 평면 구조는 사실상 동일하기 때문에 하나의 도면으로 평면구조를 설명한다. 제2 실시예와 제3 실시예의 차이점은 제2 실시예에서는 절연성 접착수단으로 접착테이프를 사용하고, 제3 실시예에서는 액상의 비도전성 접착제를 사용하는 것이다. 도면의 참조부호는 상술한 제1 실시예와 서로 대응되도록 구성함으로써 이해를 용이하게 하였으며, 제1 실시예와 중복되는 부분은 반복을 피하여 설명을 생략한다.
도 7은 본 발명의 제2 및 제3 실시예에 의한 멀티 칩 패키지 구조를 갖는 전력소자를 설명하기 위해 도시한 평면도이다.
도 7을 참조하면, 본 발명의 제2 및 제3 실시예에 의한 멀티 칩 패키지 구조를 갖는 전력소자의 구성는, 칩 패드(202)와 인너리드(204) 및 아웃터리드를 포함하는 리드프레임(200)과, 상기 리드프레임(200)의 칩 패드(202) 위에 도전성 접착제(210)로 부착된 스위칭 소자인 트랜지스터 칩(208)과, 상기 트랜지스터 칩(208) 표면의 가장자리의 일정거리를 제외한 나머지 중앙부를 덮는 절연성 접착수단(214)과, 상기 절연성 접착수단(214) 위에 부착되는 컨트롤 IC 칩(212)과, 상기 컨트롤 IC 칩(212)의 본드패드와 상기 트랜지스터 칩(208)의 본드패드를 서로 연결하는 제1 금선(218)과, 상기 트랜지스터 칩(208)의 본드패드 및 상기 컨트롤 IC 칩(212)의 본드패드와 상기 리드프레임의 인너리드(204)를 서로 연결하는 제2 금선(220)과, 상기 리드프레임의 칩 패드, 인너리드, 트랜지스터 칩, 컨트롤 IC 칩 및 상기 제1 및 제2 금선을 봉합하는 수단(도8의 230)으로 이루어진다.
여기서 제2 실시예에서는 상기 절연성 접착수단이 접착테이프가 되고, 제3 실시예에서는 액상의 비도전성 접착제가 된다. 도면에서 참조부호 206은 코인닝부, 216은 칩의 본드패드를 각각 가리킨다. 또한 도면의 참조부호 Y는 상기 트랜지스터 칩(208)과 절연성 접착수단(214)까지의 거리로서 최소한 와이어 본딩을 할 수 있는 공간이 확보되어야 하는 곳을 가리킨다.
도 8은 본 발명의 제2 실시예에 의한 멀티 칩 패키지 구조를 갖는 전력소자를 설명하기 위해 도시한 도면으로 도7의 VIII-VIII'면을 절개한 단면도이다.
도 8을 참조하면, 제1 실시예에서는 두 개의 칩(208, 212)을 수평구조로 칩 패드(202) 위에 배치하였으나 본 실시예에서는 수직구조로서 도전성 접착제(210)인 솔더(solder)를 이용하여 트랜지스터 칩(208)을 먼저 부착하고, 상기 트랜지스터 칩(208) 상부에 절연성 접착수단인 절연테이프(214)를 사용하여 컨트롤 IC 칩(212)을 부착한 경우이다.
이때 중요한 것은 제1 실시예와 같이 두 개의 칩(208, 212)간의 절연이 크게 문제가 되지 않는 것이다. 즉, 트랜지스터 칩(208) 표면에 있는 최종보호막(passivation layer)이 두 개의 칩사이에 절연을 보장하기 때문에 두 칩의 배치를 수직으로 구성한 구조에 의하여 두 칩간의 절연 특성을 확보하는 효과를 얻을 수 있다. 여기서 절연테이프를 사용하면 컨트롤 IC 칩(212)을 부착하는 공정에서 열처리 공정(curing process)을 수행하지 않아도 되기 때문에 공정의 단순화 효과를 얻을 수 있으며, 다이 틸트(Die tilt) 결함을 방지할 수 있기 때문에 제품의 신뢰성을 개선할 수 있다. 그 외에 가장 큰 효과는 칩 패드(202)의 크기를 줄여서 멀티 칩 패키지 구조를 갖는 전력소자의 크기를 소형화시킬 수 있기 때문에, 제조원가를 낮추고, 소형화된 제품에 적용하기에 유리한 효과를 얻을 수 있다.
제조방법
먼저, 리드프레임의 칩 패드에 스위칭 소자인 트랜지스터 칩을 도전성 접착제인 솔더(solder)를 이용하여 부착한다. 이어서, 상기 트랜지스터 칩 위에 절연성 접착수단인 접착테이프를 형성한다. 계속해서 상기 접착테이프 위에 컨트롤 IC 칩을 적정 온도와 압력을 이용하여 부착한다. 그 후, 상기 트랜지스터 칩 및 상기 컨트롤 IC 칩에 대한 와이어 본딩을 수행하고 봉합 공정을 수행함으로써 본 발명의 제2 실시예에 의한 멀티 칩 패키지 구조를 갖는 전력소자의 제조를 완료한다.
제3 실시예; 액상의 비도전성 접착제를 사용하여 스위칭 트랜지스터와 컨트롤 IC를 수직으로 배치한 경우.
도 9는 본 발명의 제3 실시예에 의한 멀티 칩 패키지 구조를 갖는 전력소자를 설명하기 위해 도시한 도면으로 도7의 VIII-VIII'면의 절개면에 대응되는 단면도이다. 상기 제2 실시예에서 절연성 접착수단으로 사용하는 접착테이프 대신에 본 제3 실시예에서는 액상의 비도전성 접착제(314)를 쓰는 것을 제외하고는 나머지 구성은 동일하다. 액상의 비도전성 접착제(314)는 통상 도전성 접착제(310)와 유사하지만 충전제로 은(Ag) 알갱이 대신에 실리카(Silica) 알갱이를 집어넣어 접착제의 도전성을 변화시킨 것이다. 제조방법에 있어서는, 컨트롤 IC 칩(312)을 부착한 후에 액상의 비도전성 접착제(314)를 경화시키기 위한 열처리 공정(curing process)을 더 수행해야 하는 것을 제외하고는 제2 실시예와 동일하다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 따르면, 첫째, 멀티 칩 패키지 구조를 갖는 전력소자의 패키징 공정에서 공정을 단순화시킬 수 있다. 둘째, 제품의 제조원가를 낮출 수 있다. 셋째, 제조공정의 단순화로 제품의 수율을 향상시킬 수 있으며, 제품의 신뢰성을 개선할 수 있다. 넷째, 제품의 크기를 소형화시킬 수 있다.

Claims (24)

  1. 칩 패드와 인너리드 및 아웃터리드를 포함하는 리드프레임;
    상기 리드프레임 칩 패드에 도전성 접착제로 부착된 스위칭 소자인 트랜지스터 칩;
    상기 리드프레임 칩 패드 위에 상기 트랜지스터 칩 옆에서 절연테이프에 의해 부착된 컨트롤 IC 칩;
    상기 트랜지스터 칩의 본드패드와 상기 컨트롤 IC 칩의 본드패드를 서로 연결하는 제1 금선;
    상기 트랜지스터 칩의 본드패드 및 상기 컨트롤 IC의 본드패드와 상기 리드프레임의 인너리드를 서로 연결하는 제2 금선; 및
    상기 리드프레임의 칩 패드, 인너리드, 트랜지스터 칩, 컨트롤 IC 칩 및 상기 제1 및 제2 금선을 봉합하는 수단을 구비하는 것을 특징으로 하는 스위칭 소자인 트랜지스터와 구동소자인 컨트롤 IC가 동시에 한 개의 패키지에 탑재되는 멀티 칩 패키지 구조를 갖는 전력소자.
  2. 제1항에 있어서,
    상기 도전성 접착제는 솔더(solder)인 것을 특징으로 하는 멀티 칩 패키지 구조를 갖는 전력소자.
  3. 제1항에 있어서,
    상기 스위칭 소자인 트랜지스터 칩은 절연내압이 500∼1000V 범위인 것을 특징으로 하는 멀티 칩 패키지 구조를 갖는 전력소자.
  4. 제1항에 있어서,
    상기 절연 테이프는 상기 도전성 접착제가 녹는 온도보다 낮은 온도에서 접착되는 것을 특징으로 하는 멀티 칩 패키지 구조를 갖는 전력소자.
  5. 제1항에 있어서,
    상기 절연테이프는 폴리이미드계(polyimide base)의 열경화성 수지 또는 열가소성 수지로 이루어진 단층 구조인 것을 특징으로 하는 멀티 칩 패키지 구조를 갖는 전력소자.
  6. 제1항에 있어서,
    상기 절연테이프는 다층구조인 것을 특징으로 하는 멀티 칩 패키지 구조를 갖는 전력소자
  7. 제6항에 있어서,
    상기 다층구조는 3층 구조인 것을 특징으로 하는 멀티 칩 패키지 구조를 갖는 전력소자.
  8. 제7항에 있어서,
    상기 3층 구조는 제1 접착층, 절연층 및 제2 접착층으로 이루어진 것을 특징으로 하는 멀티 칩 패키지 구조를 갖는 전력소자.
  9. 제7항에 있어서, 상기 제1 접착층 및 제2 접착층은 폴리이미드계의 열경화성 수지 또는 열가소성 수지인 것을 특징으로 하는 멀티 칩 패키지 구조를 갖는전력소자.
  10. 제7항에 있어서,
    상기 절연층은 상기 트랜지스터 칩의 절연내압에 따라 두께를 달리하는 것을 특징으로 하는 멀티 칩 패키지 구조를 갖는 전력소자.
  11. 리드프레임의 칩 패드에 스위칭 소자인 트랜지스터 칩을 도전성 접착제인 솔더(solder)를 이용하여 부착하는 공정;
    상기 리드프레임에서 상기 트랜지스터 칩 옆에 절연테이프를 부착하는 공정;
    상기 절연테이프 위에 열과 압력을 이용하여 컨트롤 IC 칩을 부착하는 공정;
    상기 트랜지스터 칩 및 상기 컨트롤 IC에 대한 와이어 본딩(wire bonding)을 수행하는 공정; 및
    상기 결과물에 대하여 봉합(molding) 공정을 수행하는 공정을 구비하는 것을 특징으로 하는 멀티 칩 패키지 구조를 갖는 전력소자의 제조방법.
  12. 제11항에 있어서,
    상기 절연테이프에 컨트롤 IC 칩을 부착하였을 때, 컨트롤 IC 칩의 가장자리로부터 절연테이프의 가장자리까지의 거리가, 적어도 100㎛ 이상이 되도록 절연테이프의 크기를 컨트롤 IC 칩의 크기보다 더 크게 하는 것을 특징으로 하는 멀티 칩 패키지 구조를 갖는 전력소자의 제조방법.
  13. 칩 패드와 인너리드 및 아웃터리드를 포함하는 리드프레임;
    상기 리드프레임의 칩 패드 위에 도전성 접착제로 부착된 스위칭 소자인 트랜지스터 칩;
    상기 트랜지스터 칩 표면의 가장자리의 일정영역을 제외한 나머지 중앙부를 덮는 절연성 접착수단;
    상기 절연성 접착수단 위에 부착되는 컨트롤 IC 칩;
    상기 컨트롤 IC 칩의 본드패드와 상기 트랜지스터 칩의 본드패드를 서로 연결하는 제1 금선;
    상기 트랜지스터 칩의 본드패드 및 상기 컨트롤 IC 칩의 본드패드와 상기 리드프레임의 인너리드를 서로 연결하는 제2 금선; 및
    상기 리드프레임의 칩 패드, 인너리드, 트랜지스터 칩, 컨트롤 IC 칩 및 상기 제1 및 제2 금선을 봉합하는 수단을 구비하는 것을 특징으로 하는 스위칭 소자인 트랜지스터와 구동소자인 컨트롤 IC가 동시에 한 개의 패키지에 탑재되는 멀티 칩 패키지 구조를 갖는 전력소자.
  14. 제13항에 있어서,
    상기 도전성 접착제는 솔더(solder)인 것을 특징으로 하는 멀티 칩 패키지 구조를 갖는 전력소자.
  15. 제13항에 있어서,
    상기 스위칭 소자인 트랜지스터 칩은 절연내압이 500∼1000V 범위인 것을 특징으로 하는 멀티 칩 패키지 구조를 갖는 전력소자.
  16. 제13항에 있어서,
    상기 절연성 접착수단은 단층 또는 다층 구조를 갖는 절연테이프인 것을 특징으로 하는 멀티 칩 패키지 구조를 갖는 전력소자.
  17. 제16항에 있어서,
    상기 단층구조의 절연테이프는 폴리이미드계(polyimide base)의 열경화성 또는 열가소성 수지인 것을 특징으로 하는 멀티 칩 패키지 구조를 갖는 전력소자.
  18. 제16항에 있어서,
    상기 다층구조의 절연테이프는 제1 접착층, 절연층 및 제2 접착층으로 구성된 3층 구조인 것을 특징으로 하는 멀티 칩 패키지 구조를 갖는 전력소자.
  19. 제13항에 있어서,
    상기 절연성 접착수단은 액상의 비도전성 접착제인 것을 특징으로 하는 멀티 칩 패키지 구조를 갖는 전력소자.
  20. 제13항에 있어서,
    트랜지스터 칩에서 절연성 접착수단으로 덮이지 않는 일정영역은 적어도 와이어본딩을 할 수 있는 거리인 것을 특징으로 하는 멀티 칩 패키지 구조를 갖는 전력소자.
  21. 리드프레임의 칩 패드에 스위칭 소자인 트랜지스터 칩을 도전성 접착제인 솔더(solder)를 이용하여 부착하는 공정;
    상기 트랜지스터 칩 위에 절연성 접착수단을 형성하는 공정;
    상기 도전성 접착수단 위에 컨트롤 IC 칩을 부착하는 공정;
    상기 트랜지스터 칩 및 상기 컨트롤 IC에 대한 와이어 본딩을 수행하는 공정; 및
    상기 결과물에 대하여 봉합 공정을 수행하는 공정을 구비하는 것을 특징으로 하는 멀티 칩 패키지 구조를 갖는 전력소자의 제조방법.
  22. 제21항에 있어서,
    상기 도전성 접착수단은 절연테이프인 것을 특징으로 하는 멀티 칩 패키지 구조를 갖는 전력소자의 제조방법.
  23. 제21항에 있어서,
    상기 도전성 접착수단은 액상의 비도전성 접착제인 것을 특징으로 하는 멀티 칩 패키지 구조를 갖는 전력소자의 제조방법.
  24. 제23항에 있어서,
    상기 컨트롤 IC 칩을 부착하는 공정 후에 액상의 비도전성 접착제를 경화시키기 위한 열처리 공정을 더 진행하는 것을 특징으로 하는 멀티 칩 패키지 구조를 갖는 전력소자의 제조방법.
KR1019990039065A 1999-09-13 1999-09-13 멀티 칩 패키지 구조의 전력소자 KR100335481B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019990039065A KR100335481B1 (ko) 1999-09-13 1999-09-13 멀티 칩 패키지 구조의 전력소자
JP2000275475A JP2001110986A (ja) 1999-09-13 2000-09-11 マルチチップパッケージ構造をもつ電力素子及びその製造方法
US10/337,872 US6756689B2 (en) 1999-09-13 2003-01-08 Power device having multi-chip package structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990039065A KR100335481B1 (ko) 1999-09-13 1999-09-13 멀티 칩 패키지 구조의 전력소자

Publications (2)

Publication Number Publication Date
KR20010027361A true KR20010027361A (ko) 2001-04-06
KR100335481B1 KR100335481B1 (ko) 2002-05-04

Family

ID=19611276

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990039065A KR100335481B1 (ko) 1999-09-13 1999-09-13 멀티 칩 패키지 구조의 전력소자

Country Status (3)

Country Link
US (1) US6756689B2 (ko)
JP (1) JP2001110986A (ko)
KR (1) KR100335481B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100400028B1 (ko) * 2001-05-10 2003-09-29 페어차일드코리아반도체 주식회사 칩-온-칩 구조의 전력용 반도체소자
KR20180079275A (ko) * 2015-10-30 2018-07-10 인피니온 테크놀로지스 아게 동일한 열 전도성 플랜지에 부착된 상이한 타입들의 반도체 다이들을 가진 멀티 다이 패키지
US10468399B2 (en) 2015-03-31 2019-11-05 Cree, Inc. Multi-cavity package having single metal flange

Families Citing this family (88)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI236126B (en) * 2002-07-02 2005-07-11 Alpha & Omega Semiconductor Integrated circuit package for semiconductor devices with improved electric resistance and inductance
US6903448B1 (en) * 2002-11-12 2005-06-07 Marvell International Ltd. High performance leadframe in electronic package
JP2004214249A (ja) 2002-12-27 2004-07-29 Renesas Technology Corp 半導体モジュール
DE102004004289A1 (de) * 2004-01-28 2005-08-25 Infineon Technologies Ag Integrierte Schaltungsanordnung
JP2005217072A (ja) * 2004-01-28 2005-08-11 Renesas Technology Corp 半導体装置
JP3809168B2 (ja) * 2004-02-03 2006-08-16 株式会社東芝 半導体モジュール
US7405497B2 (en) * 2004-04-13 2008-07-29 Electrovaya Inc. Integrated power supply system
JP4164874B2 (ja) * 2004-05-31 2008-10-15 サンケン電気株式会社 半導体装置
JP4135101B2 (ja) * 2004-06-18 2008-08-20 サンケン電気株式会社 半導体装置
JP2006114649A (ja) * 2004-10-14 2006-04-27 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法およびその製造装置
TW200638521A (en) * 2005-04-29 2006-11-01 Holtek Semiconductor Inc Package structure of power module
DE102005031836B4 (de) * 2005-07-06 2007-11-22 Infineon Technologies Ag Halbleiterleistungsmodul mit SiC-Leistungsdioden und Verfahren zur Herstellung desselben
TW200702968A (en) * 2005-07-12 2007-01-16 Holtek Semiconductor Inc Architecture and method of power-controlling circuit applicable to electronic cooker
US7923827B2 (en) * 2005-07-28 2011-04-12 Infineon Technologies Ag Semiconductor module for a switched-mode power supply and method for its assembly
US7285849B2 (en) * 2005-11-18 2007-10-23 Fairchild Semiconductor Corporation Semiconductor die package using leadframe and clip and method of manufacturing
US20090057852A1 (en) * 2007-08-27 2009-03-05 Madrid Ruben P Thermally enhanced thin semiconductor package
US7371616B2 (en) * 2006-01-05 2008-05-13 Fairchild Semiconductor Corporation Clipless and wireless semiconductor die package and method for making the same
US20070164428A1 (en) * 2006-01-18 2007-07-19 Alan Elbanhawy High power module with open frame package
US7868432B2 (en) * 2006-02-13 2011-01-11 Fairchild Semiconductor Corporation Multi-chip module for battery power control
DE102006012739B3 (de) 2006-03-17 2007-11-08 Infineon Technologies Ag Leistungstransistor und Leistungshalbleiterbauteil
US7768075B2 (en) * 2006-04-06 2010-08-03 Fairchild Semiconductor Corporation Semiconductor die packages using thin dies and metal substrates
US7656024B2 (en) 2006-06-30 2010-02-02 Fairchild Semiconductor Corporation Chip module for complete power train
US7564124B2 (en) * 2006-08-29 2009-07-21 Fairchild Semiconductor Corporation Semiconductor die package including stacked dice and heat sink structures
DE102006049949B3 (de) * 2006-10-19 2008-05-15 Infineon Technologies Ag Halbleitermodul mit Halbleiterchips auf unterschiedlichen Versorgungspotentialen und Verfahren zur Herstelllung desselben
US8110906B2 (en) * 2007-01-23 2012-02-07 Infineon Technologies Ag Semiconductor device including isolation layer
US7923823B2 (en) * 2007-01-23 2011-04-12 Infineon Technologies Ag Semiconductor device with parylene coating
US8106501B2 (en) * 2008-12-12 2012-01-31 Fairchild Semiconductor Corporation Semiconductor die package including low stress configuration
US7768105B2 (en) * 2007-01-24 2010-08-03 Fairchild Semiconductor Corporation Pre-molded clip structure
US7821116B2 (en) * 2007-02-05 2010-10-26 Fairchild Semiconductor Corporation Semiconductor die package including leadframe with die attach pad with folded edge
KR101391925B1 (ko) * 2007-02-28 2014-05-07 페어차일드코리아반도체 주식회사 반도체 패키지 및 이를 제조하기 위한 반도체 패키지 금형
DE102007010876B4 (de) * 2007-03-06 2010-08-26 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleitermoduls
US7705441B2 (en) * 2007-03-06 2010-04-27 Infineon Technologies Ag Semiconductor module
KR101489325B1 (ko) 2007-03-12 2015-02-06 페어차일드코리아반도체 주식회사 플립-칩 방식의 적층형 파워 모듈 및 그 파워 모듈의제조방법
US7659531B2 (en) * 2007-04-13 2010-02-09 Fairchild Semiconductor Corporation Optical coupler package
DE102007017641A1 (de) * 2007-04-13 2008-10-16 Infineon Technologies Ag Aushärtung von Schichten am Halbleitermodul mittels elektromagnetischer Felder
US7683463B2 (en) * 2007-04-19 2010-03-23 Fairchild Semiconductor Corporation Etched leadframe structure including recesses
US7868465B2 (en) * 2007-06-04 2011-01-11 Infineon Technologies Ag Semiconductor device with a metallic carrier and two semiconductor chips applied to the carrier
US7683477B2 (en) * 2007-06-26 2010-03-23 Infineon Technologies Ag Semiconductor device including semiconductor chips having contact elements
US7902657B2 (en) * 2007-08-28 2011-03-08 Fairchild Semiconductor Corporation Self locking and aligning clip structure for semiconductor die package
US7737548B2 (en) 2007-08-29 2010-06-15 Fairchild Semiconductor Corporation Semiconductor die package including heat sinks
US20090057855A1 (en) * 2007-08-30 2009-03-05 Maria Clemens Quinones Semiconductor die package including stand off structures
JP2009071136A (ja) * 2007-09-14 2009-04-02 Hitachi High-Technologies Corp データ管理装置、検査システムおよび欠陥レビュー装置
US20090140266A1 (en) * 2007-11-30 2009-06-04 Yong Liu Package including oriented devices
US7589338B2 (en) * 2007-11-30 2009-09-15 Fairchild Semiconductor Corporation Semiconductor die packages suitable for optoelectronic applications having clip attach structures for angled mounting of dice
KR20090062612A (ko) * 2007-12-13 2009-06-17 페어차일드코리아반도체 주식회사 멀티 칩 패키지
US7781872B2 (en) * 2007-12-19 2010-08-24 Fairchild Semiconductor Corporation Package with multiple dies
US8106406B2 (en) 2008-01-09 2012-01-31 Fairchild Semiconductor Corporation Die package including substrate with molded device
US7791084B2 (en) 2008-01-09 2010-09-07 Fairchild Semiconductor Corporation Package with overlapping devices
US7626249B2 (en) * 2008-01-10 2009-12-01 Fairchild Semiconductor Corporation Flex clip connector for semiconductor device
US20090194856A1 (en) * 2008-02-06 2009-08-06 Gomez Jocel P Molded package assembly
KR101524545B1 (ko) * 2008-02-28 2015-06-01 페어차일드코리아반도체 주식회사 전력 소자 패키지 및 그 제조 방법
US8018054B2 (en) * 2008-03-12 2011-09-13 Fairchild Semiconductor Corporation Semiconductor die package including multiple semiconductor dice
US7768108B2 (en) * 2008-03-12 2010-08-03 Fairchild Semiconductor Corporation Semiconductor die package including embedded flip chip
JP5132407B2 (ja) * 2008-04-25 2013-01-30 オンセミコンダクター・トレーディング・リミテッド 半導体装置
US7923829B2 (en) * 2008-05-06 2011-04-12 Mediatek Inc. Bonding pad sharing method applied to multi-chip module and apparatus thereof
US20090278241A1 (en) * 2008-05-08 2009-11-12 Yong Liu Semiconductor die package including die stacked on premolded substrate including die
JP5341473B2 (ja) * 2008-10-31 2013-11-13 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置およびその製造方法
US8193618B2 (en) 2008-12-12 2012-06-05 Fairchild Semiconductor Corporation Semiconductor die package with clip interconnection
US7973393B2 (en) * 2009-02-04 2011-07-05 Fairchild Semiconductor Corporation Stacked micro optocouplers and methods of making the same
US8222718B2 (en) * 2009-02-05 2012-07-17 Fairchild Semiconductor Corporation Semiconductor die package and method for making the same
JP2010199492A (ja) * 2009-02-27 2010-09-09 Sanyo Electric Co Ltd 半導体装置およびその製造方法
US8571360B2 (en) * 2010-03-23 2013-10-29 Avago Technologies General Ip (Singapore) Pte. Ltd. Optocoupler with light guide defining element
US8412006B2 (en) * 2010-03-23 2013-04-02 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. Optocoupler
US8577190B2 (en) 2010-03-23 2013-11-05 Avago Technologies General Ip (Singapore) Pte. Ltd. Optocoupler
CN102339818B (zh) * 2010-07-15 2014-04-30 台达电子工业股份有限公司 功率模块及其制造方法
US8421204B2 (en) 2011-05-18 2013-04-16 Fairchild Semiconductor Corporation Embedded semiconductor power modules and packages
JP5755533B2 (ja) * 2011-08-26 2015-07-29 ルネサスエレクトロニクス株式会社 半導体装置
TWI476896B (zh) * 2011-09-07 2015-03-11 Richtek Technology Corp 多晶片模組及其製造方法
JP2013214596A (ja) * 2012-04-02 2013-10-17 Sumitomo Electric Ind Ltd 半導体デバイス
JP6227226B2 (ja) * 2012-05-11 2017-11-08 株式会社デンソー 半導体装置
CN102832189B (zh) * 2012-09-11 2014-07-16 矽力杰半导体技术(杭州)有限公司 一种多芯片封装结构及其封装方法
JP5970316B2 (ja) * 2012-09-26 2016-08-17 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6271221B2 (ja) * 2013-11-08 2018-01-31 ルネサスエレクトロニクス株式会社 半導体装置
US10043738B2 (en) 2014-01-24 2018-08-07 Silergy Semiconductor Technology (Hangzhou) Ltd Integrated package assembly for switching regulator
CN103762213B (zh) * 2014-01-24 2016-08-24 矽力杰半导体技术(杭州)有限公司 应用于开关型调节器的集成电路组件
CN104617058B (zh) 2015-01-23 2020-05-05 矽力杰半导体技术(杭州)有限公司 用于功率变换器的封装结构及其制造方法
CN104701272B (zh) 2015-03-23 2017-08-25 矽力杰半导体技术(杭州)有限公司 一种芯片封装组件及其制造方法
CN104779220A (zh) 2015-03-27 2015-07-15 矽力杰半导体技术(杭州)有限公司 一种芯片封装结构及其制造方法
JP6487280B2 (ja) * 2015-06-11 2019-03-20 ルネサスエレクトロニクス株式会社 半導体装置
CN109904127B (zh) 2015-06-16 2023-09-26 合肥矽迈微电子科技有限公司 封装结构及封装方法
US10205330B2 (en) 2015-07-27 2019-02-12 Semiconductor Components Industries, Llc Programmable battery protection system and related methods
US10290907B2 (en) 2015-07-27 2019-05-14 Semiconductor Components Industries, Llc Automatically programmable battery protection system and related methods
US10186498B2 (en) 2015-07-27 2019-01-22 Semiconductor Components Industries, Llc Semiconductor leadframes and packages with solder dams and related methods
JP6012833B2 (ja) * 2015-10-02 2016-10-25 日立オートモティブシステムズ株式会社 半導体装置およびその製造方法並びに流量センサおよび湿度センサ
CN105261611B (zh) 2015-10-15 2018-06-26 矽力杰半导体技术(杭州)有限公司 芯片的叠层封装结构及叠层封装方法
CN105489542B (zh) 2015-11-27 2019-06-14 矽力杰半导体技术(杭州)有限公司 芯片封装方法及芯片封装结构
US11289437B1 (en) * 2020-10-28 2022-03-29 Renesas Electronics Corporation Semiconductor device
JPWO2022220013A1 (ko) * 2021-04-16 2022-10-20

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0174224B1 (en) 1984-07-27 1990-06-13 Fujitsu Limited Chip on chip type integrated circuit device
JPS6188538A (ja) 1984-10-05 1986-05-06 Fujitsu Ltd 半導体装置
DE3786314D1 (de) * 1986-09-23 1993-07-29 Siemens Ag Halbleiterbauelemente mit leistungs-mosfet und steuerschaltung.
US4965702A (en) * 1989-06-19 1990-10-23 E. I. Du Pont De Nemours And Company Chip carrier package and method of manufacture
JP2704342B2 (ja) * 1992-04-03 1998-01-26 シャープ株式会社 半導体装置およびその製造方法
JPH05326817A (ja) * 1992-05-26 1993-12-10 Hitachi Cable Ltd マルチチップパッケージ
JPH07147365A (ja) * 1993-10-01 1995-06-06 Electroplating Eng Of Japan Co リードフレームの変形防止方法
TW315491B (en) * 1995-07-31 1997-09-11 Micron Technology Inc Apparatus for applying adhesive tape for semiconductor packages
US5757070A (en) * 1995-10-24 1998-05-26 Altera Corporation Integrated circuit package
US5739582A (en) * 1995-11-24 1998-04-14 Xerox Corporation Method of packaging a high voltage device array in a multi-chip module
US5777345A (en) * 1996-01-03 1998-07-07 Intel Corporation Multi-chip integrated circuit package
KR0174983B1 (ko) * 1996-05-10 1999-02-01 김광호 유체상태의 접착제를 이용한 반도체 칩 실장 방법 및 그에 이용되는 loc형 반도체 칩 패키지의 리드 프레임
JPH11233712A (ja) * 1998-02-12 1999-08-27 Hitachi Ltd 半導体装置及びその製法とそれを使った電気機器
JP2930079B1 (ja) * 1998-08-06 1999-08-03 サンケン電気株式会社 半導体装置
KR100317648B1 (ko) * 1998-08-26 2002-02-19 윤종용 절연접착테이프에의하여다이접착되는반도체소자및다이접착방법그리고그장치

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100400028B1 (ko) * 2001-05-10 2003-09-29 페어차일드코리아반도체 주식회사 칩-온-칩 구조의 전력용 반도체소자
US10468399B2 (en) 2015-03-31 2019-11-05 Cree, Inc. Multi-cavity package having single metal flange
US11437362B2 (en) 2015-03-31 2022-09-06 Wolfspeed, Inc. Multi-cavity package having single metal flange
KR20180079275A (ko) * 2015-10-30 2018-07-10 인피니온 테크놀로지스 아게 동일한 열 전도성 플랜지에 부착된 상이한 타입들의 반도체 다이들을 가진 멀티 다이 패키지
US11004808B2 (en) 2015-10-30 2021-05-11 Cree, Inc. Package with different types of semiconductor dies attached to a flange

Also Published As

Publication number Publication date
KR100335481B1 (ko) 2002-05-04
US20030102489A1 (en) 2003-06-05
JP2001110986A (ja) 2001-04-20
US6756689B2 (en) 2004-06-29

Similar Documents

Publication Publication Date Title
KR100335481B1 (ko) 멀티 칩 패키지 구조의 전력소자
US5874784A (en) Semiconductor device having external connection terminals provided on an interconnection plate and fabrication process therefor
US8735222B2 (en) Semiconductor device and method of manufacturing the same
US6215175B1 (en) Semiconductor package having metal foil die mounting plate
US7772687B2 (en) Multiple electronic component containing substrate
US5311060A (en) Heat sink for semiconductor device assembly
JP2819284B2 (ja) 半導体パッケージ用基板およびその製造方法と その基板を利用した積層型半導体パッケージ
US5357139A (en) Plastic encapsulated semiconductor device and lead frame
US20080179757A1 (en) Stacked semiconductor device and method of manufacturing the same
US20020109216A1 (en) Integrated electronic device and integration method
JPH11251355A (ja) 集積回路用のワイヤーボンドされたパッケージの方法と装置
JPH0685157A (ja) 多層リードフレームアセンブリを作る方法および多層集積回路ダイパッケージ
JPWO2007023852A1 (ja) 半導体装置及びその製造方法
US20120217657A1 (en) Multi-chip module package
US20040061206A1 (en) Discrete package having insulated ceramic heat sink
EP3577684B1 (en) Power semiconductor module
CN100411156C (zh) 树脂密封型半导体装置及其制造方法
US6226187B1 (en) Integrated circuit package
US20080099922A1 (en) Circuit device and manufacturing method thereof
US5559369A (en) Ground plane for plastic encapsulated integrated circuit die packages
US6576988B2 (en) Semiconductor package
JP2004193363A (ja) 半導体装置及びその製造方法
JP2905609B2 (ja) 樹脂封止型半導体装置
US20030122236A1 (en) Semiconductor device having multi-chip package structure
JP2007141947A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130322

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20140325

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20160421

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20170329

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20190401

Year of fee payment: 18