JP2930079B1 - 半導体装置 - Google Patents

半導体装置

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Abstract

【要約】 【課題】 支持基板上に搭載される複数個の半導体素子
の占有面積を減少させて装置全体サイズの小型化を図
り、かつボンディングパッド間やボンディングパッドと
リードとの間を接続するボンディングワイヤの交差をな
くして電気的信頼性を向上させた半導体装置を提供す
る。 【解決手段】 電力用半導体素子（第１半導体素子）２
０と制御用半導体素子（第２半導体素子）４０とが支持
基板１０上に重ね合わせられて配設されている。さら
に、リード１１〜１５の配列方向に一致させて、同一方
向に電力用半導体素子２０のボンディングパッド（第１
ボンディングパッド）２３Ｓ、２３Ｇ１〜２３Ｇ３、制
御用半導体素子４０のボンディングパッド（第２及び第
３ボンディングパッド）４１Ｐ，４２Ｐのそれぞれを配
設する。ボンディングワイヤ５０〜５２はすべてほぼ同
一方向に引き出されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、支持基板上に複数個の半導体素子を搭載し、
これら支持基板及び複数個の半導体素子を封止体で封止
する半導体装置に関する。さらに詳細には、本発明は、
装置全体の小型化を実現させることができ、半導体素子
間や半導体素子とリードとの間の電気的信頼性を向上さ
せることができる半導体装置に関する。
【０００２】
【従来の技術】図３は本発明の先行技術に係る半導体装
置の封止体の一部を取り除いた平面図である。図３に示
すように、半導体装置は、支持基板１上に電力用半導体
素子２及び制御用半導体素子４を搭載し、これら支持基
板１、電力用半導体素子２及び制御用半導体素子４を樹
脂封止体６で封止している。
【０００３】支持基板１は方形状の平面形状を有してお
り、支持基板１の下側の一辺に沿って複数本のリード１
Ｒ1〜１Ｒ5が配列されている。この支持基板１は放熱板
及び電源板としても使用されている。支持基板１の上側
には樹脂封止体６にビス取付用穴を形成するための貫通
穴１Ｈが配設されている。
【０００４】図中、左側の電力用半導体素子２は、例え
ばパワーＭＯＳＦＥＴで構成されている。制御用半導体
素子４は、パワーＭＯＳＦＥＴの制御を行うモノリシッ
クＩＣ素子であり、複数の低電圧駆動のトランジスタで
構成されている。
【０００５】電力用半導体素子２は支持基板１に電気的
に接続されており、支持基板１から電力用半導体素子２
のドレイン電流が出力されている。支持基板１にはリー
ド１Ｒ1が一体的に形成されている。電力用半導体素子
２の表面上にはソース用ボンディングパッド２Ｓ、ゲー
ト用ボンディングパッド２Ｇのそれぞれが配設されてい
る。ソース用ボンディングパッド２Ｓは接続体（ボンデ
ィングワイヤ）５を通してリード１Ｒ2に電気的に接続
されている。ソース用ボンディングパッド２Ｓ及びリー
ド１Ｒ2を介して電力用半導体素子２の大電流のソース
電流が流れる。
【０００６】制御用半導体素子４の表面上には複数のボ
ンディングパッド４Ｐが配設されており、この制御用半
導体素子４の所定のボンディングパッド４Ｐは接続体５
を通して電力用半導体素子２のゲート用ボンディングパ
ッド２Ｇに電気的に接続されている。ゲート用ボンディ
ングパッド２Ｇには制御用半導体素子４から導通、非導
通の制御を行う制御信号が供給されている。
【０００７】支持基板１からは電力用半導体素子２の大
電流のドレイン電流が出力されるので、制御用半導体素
子４は支持基板１と絶縁分離を行うために支持基板１上
に絶縁基板３を介して搭載されている。絶縁基板３には
例えばセラミックス基板又は樹脂基板が使用されてい
る。
【０００８】樹脂封止体６は支持基板１、電力用半導体
素子２、制御用半導体素子４、リード１Ｒ1〜１Ｒ5のそ
れぞれのインナーリード部を被覆する。樹脂封止体６は
トランスファモールド法で成型されている。
【０００９】
【発明が解決しようとする課題】前述の図３に示す半導
体装置においては、以下の点について配慮がなされてい
ない。
【００１０】（１）大電力化を目的としてパワーＭＯＳ
ＦＥＴ等の電力用半導体素子２のサイズを大きくする
と、この電力用半導体素子２のサイズの増加に伴い、支
持基板１のサイズが大型化され、結果的に半導体装置の
全体サイズが大型化されてしまう。
【００１１】（２）電力用半導体素子２のソース用ボン
ディングパッド２Ｓとリード１Ｒ2との間を接続するボ
ンディングワイヤ５、制御用半導体素子４のボンディン
グパッド４Ｐとリード１Ｒ2〜１Ｒ5のそれぞれとの間を
接続するボンディングワイヤ５、電力用半導体素子２の
ゲート用ボンディングパッド２Ｇと制御用半導体素子４
のボンディングパッド４Ｐとの間を接続するボンディン
グワイヤ５の引出方向はいずれもばらばらである。この
ため、ボンディングワイヤ５の交差による短絡を防止す
るためにボンディングワイヤ５間を広く設定する必要が
あり、ゲート用ボンディングパッド２Ｇの間隔、ボンデ
ィングパッド４Ｐの間隔、リード１Ｒ2〜１Ｒ5の配列間
隔がいずれも広がってしまうので、半導体装置の全体サ
イズが大型化されてしまう。
【００１２】本発明は上記課題を解決するためになされ
たものである。
【００１３】従って、本発明の目的は、支持基板上に搭
載される複数個の半導体素子の占有面積を減少させて装
置全体サイズの小型化を図ることを目的とする。
【００１４】本発明の他の目的は、ボンディングパッド
間やボンディングパッドとリードとの間を接続するボン
ディングワイヤの交差による短絡をなくして電気的信頼
性を向上させることができる半導体装置を提供すること
である。
【００１５】本発明のさらに他の目的は、組立作業時
（いわゆる後工程）におけるボンディング作業が容易
で、製造歩留まりが高い半導体装置を提供することであ
る。
【００１６】
【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の特徴は、半導体装置において、実質
的に方形状平面を有する支持基板と、この支持基板の一
辺に沿って配列された複数本のリードと、支持基板の一
表面上に搭載され、複数個の第１ボンディングパッドを
有する第１半導体素子と、第１ボンディングパッドより
も内側の領域において第１半導体素子の表面上に搭載さ
れ、複数個の第２ボンディングパッド及び複数個の第３
ボンディングパッドを有する第２半導体素子と、リード
と第１ボンディングパッドの少なくとも１との間を電気
的に接続する第１接続体と、リードと第２ボンディング
パッドとの間を電気的に接続する第２接続体と、第１接
続体が接続されたボンディングパッドを除く残余の第１
ボンディングパッドと第３ボンディングパッドとの間を
電気的に接続する第３接続体とを備えたことを特徴とす
る。ここで、複数個の第１ボンディングパッドは、第１
半導体素子の表面上にリードの配列方向と同一方向に配
列され、第２ボンディングパッドは、第２半導体素子の
表面上にリードの配列方向と同一方向に配列されてい
る。さらに、第３ボンディングパッドは、第２半導体素
子の表面上に第２ボンディングパッドの配列方向と同一
方向に配列されている。なお、「実質的に方形状」とは
方形の角部が面取りされていたり、角部にアール（ｒ）
や切り欠き部等が付いていてもかまわず、また方形を構
成する辺の一部に僅かな段差等がある場合をも許容する
意である。つまり、本発明における、この「方形」はリ
ード及び第１乃至第３ボンディングパッドの配列方向を
規定するだけの意味を持つにすぎないことに留意すべき
である。
【００１７】本発明の第１の特徴において、第１，第２
及び第３接続体としては、金ワイヤ、アルミニウムワイ
ヤ、銅ワイヤ等のボンディングワイヤ若しくはこれらの
合金からなるボンディングワイヤが実用的に使用でき
る。また、第１，第２及び第３接続体としては、金もし
くはアルミニウム等の金属の帯やテープを用いても良
い。また、本発明の第１の特徴における第１半導体素子
と第２半導体素子との間は、双方の電気的な絶縁を行
い、双方の機械的な接合を行うために絶縁性接着剤によ
って接着することが好ましい。
【００１８】このように構成される半導体装置において
は、第１半導体素子上に第２半導体素子を重ね合わせ、
第１半導体素子と第２半導体素子との重複部分の占有面
積を半減できるので、支持基板のサイズを減少させるこ
とができ、装置全体サイズの小型化を図ることができ
る。
【００１９】さらに、半導体装置においては、第１半導
体素子の第１ボンディングパッドの配列方向、第２半導
体素子の第２及び第３ボンディングパッドの配列方向の
それぞれをリードの配列方向と一致させているので、リ
ードのインナーリード部分と第１ボンディングパッドと
の間、リードのインナーリード部分と第２ボンディング
パッドとの間、第１ボンディングパッドと第３ボンディ
ングパッドとの間を各々電気的に接続する接続体は、い
ずれもリードが長手方向に延在する方向（リード配列方
向に対して直交方向）にほぼ一致して引き出すことがで
きる。従って、接続体の交差による短絡を減少させるこ
とができ、電気的不良を減少させることができる。加え
て、この電気的不良の減少により、隣接した接続体の相
互の間隔を相対的に縮小することができる。このため、
第１半導体素子上の第１ボンディングパッドの相互の間
隔、第２半導体素子上の第２ボンディングパッドの相互
の間隔及び第３ボンディングパッドの相互の間隔、リー
ド間の相互の間隔のいずれをも縮小することができる。
従って、本発明の第１の特徴によれば、第１半導体素子
及び第２半導体素子のチップサイズの小型化を図ること
ができ、装置全体サイズ（パッケージサイズ）の小型化
を図ることができる。
【００２０】本発明の第２の特徴は、第１の特徴の半導
体装置において、第１半導体素子は電力用半導体素子で
あり、第２半導体素子は第１半導体素子を制御する制御
用半導体素子であり、第１接続体の断面積が第２及び第
３接続体の断面積より大きく形成されたことを特徴とす
る。ここで、電力用半導体素子としてはパワーＭＯＳＦ
ＥＴ、パワーバイポーラトランジスタ（パワーＢＪ
Ｔ）、パワーＳＩＴ、ＩＧＢＴ、ＧＴＯサイリスタ、Ｓ
Ｉサイリスタ等のディスクリートデバイス、もしくはこ
れらのディスクリートデバイスからなるパワー１Ｃが使
用できる。制御用半導体素子としては、ｐＭＯＳ集積回
路，ｎＭＯＳ集積回路，ＣＭＯＳ集積回路，バイポーラ
集積回路、ＢｉＣＭＯＳ集積回路、ＳＩＴ集積回路等の
種々のモノリシックＩＣを採用することが出来る。
【００２１】このように構成される半導体装置において
は、第１半導体素子である電力用半導体素子の出力端子
（若しくは入力端子）として使用される第１ボンディン
グパッドうちの１とリードとの間を接続する第１接続体
の断面積が大きく設定されているので、半導体装置の定
格電流容量を増加させることができる。さらに、その他
の第２及び第３接続体の断面積が小さく設定されている
ので、第２ボンディングパッド、第２ボンディングパッ
ド及び第１接続体が接続されたボンディングパッドを除
く第１ボンディングパッドのそれぞれのサイズを減少さ
せることができ、第１半導体素子、第２半導体素子のチ
ップサイズの小型化を図ることができる。従って、半導
体装置の小型化をより一層図ることができる。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照し説明する。図１は本発明の実施の形態に係る半
導体装置の封止体の一部を取り除き見やすくした平面図
であり、図２は図１のＦ２−Ｆ２切断線部分で切った半
導体装置の断面図である。本実施の形態に係る半導体装
置は、樹脂封止型半導体装置であり、樹脂封止体内部に
配設された複数の半導体素子（半導体チップ）が重ね合
わされた点、並びに各半導体素子のボンディングパッド
とリードのインナーリード部分との配置レイアウトを最
適に設定した点に主たる特徴を備えている。
【００２３】すなわち、図１及び図２に示すように、半
導体装置は、ほぼ方形状平面を有する支持基板１０と、
この支持基板１０の一辺（図１中、下辺）に沿って配列
された複数本のリード１１〜１５と、支持基板１０の一
表面上に搭載され、複数個の第１ボンディングパッド２
３Ｓ、２３Ｇ１〜２３Ｇ３を有する第１半導体素子（電
力用半導体素子）２０と、第１ボンディングパッド２３
Ｓ、２３Ｇ１〜２３Ｇ３よりも内側の領域において第１
半導体素子２０の表面上に搭載され、複数個の第２ボン
ディングパッド４１Ｐ及び複数個の第３ボンディングパ
ッド４２Ｐを有する第２半導体素子（制御用半導体素
子）４０と、リード１１と第１ボンディングパッド２３
Ｓとの間を電気的に接続する第１接続体（ボンディング
ワイヤ）５０と、リード１２〜１５と第２ボンディング
パッド４１Ｐとの間を電気的に接続する第２接続体（ボ
ンディングワイヤ）５２と、第１ボンディングパッド２
３Ｇ１〜２３Ｇ３と第３ボンディングパッド４２Ｐとの
間を電気的に接続する第３接続体（ボンディングワイ
ヤ）５１とを備えて構築されている。ここで、複数個の
第１ボンディングパッド２３Ｓ、２３Ｇ１〜２３Ｇ３
は、第１半導体素子２０の表面上にリード１１〜１５の
配列方向（図１中、左右方向）と同一方向に配列され、
第２ボンディングパッド４１Ｐは、第２半導体素子４０
の表面上にリード１１〜１５の配列方向と同一方向に配
列されている。さらに、第３ボンディングパッド４２Ｐ
は、第２半導体素子４０の表面上に第２ボンディングパ
ッド４１Ｐの配列方向と同一方向に配列されている。支
持基板１０、電力用半導体素子２０、制御用半導体素子
４０、リード１１〜１５のそれぞれのインナーリード部
は樹脂封止体６０で封止されている。
【００２４】図１中及び図２中上側に示すように、支持
基板１０には樹脂封止体６０にビス挿入用穴６１を形成
するための貫通穴１６が配設されている。ビス挿入用穴
６１は図示しない回路基板や実装装置に半導体装置を取
り付けるための取付用穴である。さらに、支持基板１０
にはこの支持基板１０と樹脂封止体６０との間の密着性
を向上させるための段差部１８が配設されている。段差
部１８は図１中、両側にそれぞれ配設されている。支持
基板１０は、本実施の形態において放熱板及び電源板を
兼ねており、さらにリード１１と一体に形成されるの
で、リードフレーム材料、例えば４２アロイ（42%Ni-Fe
合金）、５０アロイ（50%Ni-Fe合金）、銅、銅合金のい
ずれかの材料で形成されることが好ましい。
【００２５】リード１１は、図１中、左端において支持
基板１０にインナーリード部分を連結し（一体に形成
し）、この連結部分で折り曲げられ支持基板１０表面よ
りも高い位置に配設されている。リード１１は主に電力
用半導体素子２０から所定の大電流出力（パワーＭＯＳ
ＦＥＴのドレイン電流）を取り出す（若しくは大電流入
力を取り入れる）。リード１１のアウターリード部分は
図１中、下側に向かって引き延ばされている。
【００２６】リード１２〜１５はリード１１に対してほ
ぼ平行に所定間隔で配列されている。これらのリード１
２〜１５はそれぞれのインナーリード部分に連接してい
るが、支持基板１０とは独立に構成されている。このイ
ンナーリード部分は、アウターリード部分よりもリード
幅を広く設定してあり、ボンディングワイヤ５０、５２
のそれぞれがボンディングされるボンディングエリアと
して使用されている。
【００２７】高電圧・大電流の出力特性を有する電力用
半導体素子２０は本実施の形態においては絶縁ゲート型
トランジスタ素子（パワーＭＯＳＦＥＴ）で構成されて
いる。電力用半導体素子２０は、図２に示すように、単
結晶シリコン基板を主体とする半導体基板２０Ｓと、こ
の半導体基板２０Ｓの表面（図２中、半導体基板２０Ｓ
の上側の表面）上に順次形成された第１絶縁膜２１Ａ、
ソース配線２２、第２絶縁膜２１Ｂ、ゲート配線２３、
第３絶縁膜２１Ｃ、第４絶縁膜２１Ｄのそれぞれと、半
導体基板２０Ｓ裏面（図２中、半導体基板２０Ｓの下側
の表面）上に形成された裏面電極（ドレイン電極）２６
とを備えて構築されている。
【００２８】図示しないが、半導体基板２０Ｓの表面部
分にはソース領域、ドレイン領域及びボディ領域（ベー
ス領域）を形成するためのｎ型導電型及びｐ型導電型の
複数種類の半導体領域が形成されている。ソース領域は
ボディ領域（ベース領域）の表面に、ボディ・コンタク
ト領域と共に形成されている。ソース領域とボディ領域
（ベース領域）とは互いに反対導電型で、ボディ領域
（ベース領域）とボディ・コンタクト領域とは互いに同
導電型である。これらの半導体領域は、周知のフォトリ
ソグラフィー法、イオン注入法、不純物拡散法やエピタ
キシャル成長法により形成すればよい。半導体基板２０
Ｓの大半はドレイン領域（もしくはドリフト領域）とし
て使用され、半導体基板２０Ｓの裏面に形成された裏面
電極２６を通してドレイン領域（若しくはドレインコン
タクト領域）からのドレイン電流が出力される。この裏
面電極２６は導電性接着層３０を介して支持基板１０の
表面に電気的かつ機械的に接続されており、結果的に電
力用半導体素子２０は支持基板１０の表面上に固着され
ている。導電性接着層３０には例えば半田が使用されて
いる。
【００２９】ソース配線２２は、第１絶縁膜２１Ａ上に
おいて、一端側を図１に示す第１ボンディングパッド
（ソース用ボンディングパッド）２３Ｓに電気的に接続
し、他端側をパワーＭＯＳＦＥＴのソース領域（及びボ
ディ領域）に電気的に接続している。本実施の形態にお
いて、ソース配線２２と第１ボンディングパッド２３Ｓ
とは別の導電層で形成されており、第１ボンディングパ
ッド２３Ｓはソース配線２２の上層に配設された第１ボ
ンディングパッド（ゲート用ボンディングパッド）２３
Ｇ１〜２３Ｇ３と同一の金属材料からなる導電層で形成
されている。ソース配線２２、第１ボンディングパッド
２３Ｓはいずれも例えばアルミニウム合金を主体として
形成されている。第１ボンディングパッド２３Ｓは、図
１中、電力用半導体素子２０の上辺Ａから下辺Ｂに向か
い左辺Ｃに沿って細長いストライプ形状の平面形状を有
している。この第１ボンディングパッド２３Ｓのストラ
イプ方向のほぼ延長上にはリード１２のインナーリード
部分が配設されており、リード１２とほぼ平行に引き出
された第１ボンディングワイヤ（第１接続体）５０を通
して第１ボンディングパッド２３Ｓとリード１２との間
が電気的に接続されている。第１ボンディングワイヤ５
０は、電流容量を高めるために、他のボンディングワイ
ヤ５１、５２のそれぞれに比べてワイヤ径の太いものを
使用する。第１ボンディングワイヤ５０には金ワイヤ、
アルミニウムワイヤ、銅ワイヤのいずれかのワイヤ若し
くはそれらの合金ワイヤが実用的に使用できる。大電流
用には、第１ボンディングワイヤ５０の代わりに金もし
くはアルミニウムの帯５０を用いても良い。
【００３０】ソース配線２２は、図１に示すように、他
端側が電力用半導体素子２０の上辺Ａ、下辺Ｂのそれぞ
れに沿ってフィンガー部として延在されたものを上下方
向に複数本平行に配列し、一端側が第１ボンディングパ
ッド２３Ｓとの接続部分でこれら複数本のフィンガ部を
まとめた櫛歯形状の平面形状を有している。
【００３１】ゲート配線２３は、第１絶縁膜２１Ｂ上に
おいて、一端側を図１及び図２に示す第１ボンディング
パッド（ゲート用ボンディングパッド）２３Ｇ１〜２３
Ｇ３に電気的に接続し、他端側をパワーＭＯＳＦＥＴの
ゲート電極に電気的に接続している。本実施の形態にお
いて、ゲート配線２３と第１ボンディングパッド２３Ｇ
１〜２３Ｇ３とは同一導電層で形成されている。第１ボ
ンディングパッド２３Ｇ１〜２３Ｇ３は、それぞれ方形
状の平面形状を有し、図１中、電力用半導体素子２０の
左辺Ｃから右辺Ｄに向かい上辺Ａに沿って所定間隔で配
列されている。
【００３２】ゲート配線２３は、図１に示すように、他
端側が電力用半導体素子２０の左辺Ｃ、右辺Ｄのそれぞ
れに沿ってフィンガー部として延在されたものを左右方
向に複数本平行に配列し、一端側が第１ボンディングパ
ッド２３Ｇ１〜２３Ｇ３のそれぞれの接続部分でこれら
複数本のフィンガー部をまとめた櫛歯形状の平面形状を
有している。
【００３３】図示しないが、半導体基板２０Ｓと第１絶
縁膜２１Ａとの間には、半導体基板２０Ｓ表面側から上
層に向かってゲート絶縁膜、ゲート電極のそれぞれが順
次配設されている。ゲート絶縁膜は例えば熱酸化法（ド
ライ酸化法若しくは塩酸酸化法等）で成膜された酸化シ
リコン膜で形成されている。ゲート電極は例えば気相成
長法（ＣＶＤ法）で成膜された不純物添加多結晶シリコ
ン膜（ドープドポリシリコン膜）で形成されている。ま
た、ゲート電極にはタングステン（Ｗ）、モリブデン
（Ｍｏ）等の高融点金属、これらのシリサイドやポリサ
イド膜を用いても良い。
【００３４】第１絶縁膜２１Ａは、図示しないゲート電
極とソース配線２２との間の層間絶縁膜として形成さ
れ、例えばＣＶＤ法やスパッタリング法で成膜された酸
化シリコン膜で形成されている。第２絶縁膜２１Ｂは、
ソース配線２２とゲート配線２３との間の層間絶縁膜と
して形成され、例えばＣＶＤ法やスパッタリング法で成
膜された酸化シリコン膜で形成されている。第３絶縁膜
２１Ｃは、ボンディングパッド２３Ｓ、２３Ｇ１〜２３
Ｇ３のそれぞれの領域を除き、ゲート配線２３上に保護
膜として形成され、例えばＣＶＤ法やスパッタリング法
で成膜された酸化シリコン膜又は窒化シリコン膜で形成
されている。
【００３５】第４絶縁膜２１Ｄは、第３絶縁膜２１Ｃと
同様にボンディングパッド２３Ｓ、２３Ｇ１〜２３Ｇ３
のそれぞれの領域を除き、第３絶縁膜２１Ｃ上に形成さ
れている。図２に示すように、第４絶縁膜２１Ｄは、電
力用半導体素子２０の最終保護膜として形成され、この
直上には別の制御用半導体素子４０が搭載される。この
第４絶縁膜２１Ｄには、種々の材料及び方法が採用でき
る。基本的には例えばスピン・オン・グラス（ＳＯＧ）
法、ＣＶＤ法やスパッタリング法で成膜された酸化シリ
コン膜又は窒化シリコン膜で第４絶縁膜２１Ｄを形成し
てもよい。しかし、第４絶縁膜２１Ｄとしては、ラミネ
ート法で張り付けられた、又はポッティング法で滴下塗
布された樹脂膜、例えばポリイミド系樹脂膜で形成する
ことが好ましい。この種の樹脂膜は電力用半導体素子２
０と制御用半導体素子４０との間に発生する応力を緩和
させることができ、特に電力用半導体素子２０の表面部
分を保護することができる。この第４絶縁膜２１Ｄ上に
おいて、電力用半導体素子２０の第１ボンディングパッ
ド２３Ｓと第１ボンディングパッド２３Ｇ１〜２３Ｇ３
のそれぞれとで周囲を囲まれた領域内、すなわち図１中
右下部分のソース配線２２及びゲート配線２３が配設さ
れた領域は制御用半導体素子４０の搭載領域として使用
されている。
【００３６】なお、電力用半導体素子２０には他にパワ
ーバイポーラトランジスタ（パワーＢＪＴ）、パワーＳ
ＩＴ、ＩＧＢＴ、ＧＴＯサイリスタ、ＳＩサイリスタ等
のパワーデバイス、もしくはこれらのパワーデバイスか
らなるパワー１Ｃが使用できる。
【００３７】制御用半導体素子４０は、電力用半導体素
子２０の制御を行うモノリシックＩＣ素子であり、複数
の低電圧駆動のトランジスタを備える。モノリシックＩ
ＣとしてはｐＭＯＳ集積回路，ｎＭＯＳ集積回路，ＣＭ
ＯＳ集積回路，バイポーラ集積回路、ＢｉＣＭＯＳ集積
回路、ＳＩＴ集積回路等の種々の集積回路を採用するこ
とが出来る。制御用半導体素子４０は、単結晶シリコン
からなる半導体基板４０Ｓと、この半導体基板４０Ｓの
表面上に順次形成された第１絶縁膜４１Ａ、配線（複数
層の配線層を備えてもよい。）４２、第２絶縁膜４１Ｂ
のそれぞれとで構築されている。
【００３８】図示しないが、電力用半導体素子２０の半
導体基板２０Ｓと同様に、半導体基板４０Ｓの表面部分
には周知の不純物拡散法やエピタキシャル成長法等によ
りｎ型及びｐ型の複数種類の半導体領域が形成されてい
る。ｐＭＯＳ集積回路，ｎＭＯＳ集積回路，ＣＭＯＳ集
積回路であれば、ＭＯＳＦＥＴのソース領域、ドレイン
領域等が形成され、バイポーラ集積回路であれば、ＢＪ
Ｔのエミッタ領域、ベース領域、コレクタ領域等が形成
されることになる。半導体基板４０Ｓは絶縁性接着層３
１を介して半導体基板２０Ｓの搭載領域上に固着されて
いる。絶縁性接着層３１には例えば熱硬化性エポキシ系
樹脂接着剤が使用されている。熱硬化性エポキシ系樹脂
接着剤は、半導体基板２０Ｓ上の搭載領域にその領域か
らはみ出さないように例えばスクリーン印刷で塗布さ
れ、この塗布された表面上に制御用半導体素子４０を搭
載後に加熱により硬化させられる。
【００３９】図２に示した配線４２は、第１絶縁膜４１
Ａ上において、一端側を図１に示すいずれかの第２及び
第３ボンディングパッド（信号入出力用ボンディングパ
ッド）４１Ｐ、４２Ｐに電気的に接続し、他端側をトラ
ンジスタのソース領域、ドレイン領域又はゲート電極
（又は、エミッタ領域、ベース領域、コレクタ領域）等
に電気的に接続している。本実施の形態において、配線
４２とボンディングパッド４２Ｐとは同一導電層で形成
されており、配線４２、第２及び第３ボンディングパッ
ド４１Ｐ，４２Ｐのそれぞれは例えばアルミニウム合金
を主体として形成されている。第２ボンディングパッド
４１Ｐは、方形状の平面形状を有し、図１中、制御用半
導体素子４０の左辺ｃから右辺ｄに向かい下辺ｂに沿っ
て複数個配列されている。第３ボンディングパッド４２
Ｐは、同じく方形状の平面形状を有し、図１中、制御用
半導体素子４０の左辺ｃから右辺ｄに向かい上辺ａに沿
って複数個配列されている。制御用半導体素子４０の上
辺ａ、下辺ｂ、左辺ｃ、右辺ｄのそれぞれは電力用半導
体素子２０の上辺Ａ、下辺Ｂ、左辺Ｃ、右辺Ｄのそれぞ
れに対応しており、制御用半導体素子４０の上辺ａ、下
辺ｂ、電力用半導体素子２０の上辺Ａ、下辺Ｂのそれぞ
れに沿ってリード１１〜１５のそれぞれが配列されてい
る。
【００４０】制御用半導体素子４０の上辺ａに沿って配
列された第３ボンディングパッド４２Ｐのそれぞれと電
力用半導体素子２０の上辺Ａに沿って配列された第１ボ
ンディングパッド２３Ｇ１〜２３Ｇ３のそれぞれとの間
は各々第３ボンディングワイヤ５１により電気的に接続
されている。制御用半導体素子４０の下辺ｂに沿って配
列された第２ボンディングパッド４１Ｐのそれぞれとリ
ード１２〜１５のそれぞれのインナーリード部との間は
第２ボンディングワイヤ５２により電気的に接続されて
いる。第２及び第３ボンディングワイヤ５１、５２はい
ずれも前述の電力用半導体素子２０の第１ボンディング
パッド２３Ｓとリード１２のインナーリード部との間を
接続する第１ボンディングワイヤ５０に対してほぼ平行
に、すなわち交差による短絡を生じることなくボンディ
ングされている。第２及び第３ボンディングワイヤ５
１、５２には第１ボンディングワイヤ５０に比べてワイ
ヤ径の細いものが使用されている。これらの第２及び第
３ボンディングワイヤ５１、５２には金ワイヤ、アルミ
ニウムワイヤ、銅ワイヤのいずれかのワイヤ若しくはそ
れらの合金ワイヤが実用的に使用できる。
【００４１】第１絶縁膜４１Ａは、図示しないトランジ
スタと配線４２との間の層間絶縁膜として形成され、例
えばＣＶＤ法やスパッタリング法で成膜された酸化シリ
コン膜で形成されている。第２絶縁膜４１Ｂは、第２及
び第３ボンディングパッド４１Ｐ，４２Ｐの領域を除
き、配線４２上に最終保護膜として形成され、例えばＣ
ＶＤ法やスパッタリング法で成膜された酸化シリコン膜
又は窒化シリコン膜で形成されている。
【００４２】樹脂封止体６０はトランスファモールド法
により成型されている。樹脂封止体６０には例えば熱硬
化性エポキシ系樹脂が使用されている。
【００４３】このように構成される半導体装置において
は、以下の効果を得ることができる。
【００４４】（１）電力用半導体素子（第１半導体素
子）２０上に制御用半導体素子（第２半導体素子）４０
を重ね合わせ、電力用半導体素子２０と制御用半導体素
子４０との重複部分の占有面積を半減できるので、支持
基板１０のサイズを減少させることができ、半導体装置
の装置全体サイズの小型化を図ることができる。
【００４５】（２）電力用半導体素子２０の第１ボンデ
ィングパッド（ソース用ボンディングパッド）２３Ｓ、
第１ボンディングパッド（ゲート用ボンディングパッ
ド）２３Ｇ１〜２３Ｇ３のそれぞれの配列方向、制御用
半導体素子４０の第２及び第３ボンディングパッド（信
号入出力用ボンディングパッド）４１Ｐ，４２Ｐの配列
方向をいずれもリード１１〜１５の配列方向と一致させ
たので、リード１２と第１ボンディングパッド２３Ｓと
の間を電気的に接続する第１ボンディングワイヤ５０、
第１ボンディングパッド２３Ｇ１〜２３Ｇ３のそれぞれ
と第３ボンディングパッド４２Ｐとの間を電気的に接続
する第３ボンディングワイヤ５１、第２ボンディングパ
ッド４１Ｐとリード１２〜１５のそれぞれのインナーリ
ード部との間を電気的に接続する第２ボンディングワイ
ヤ５２はいずれもリード１１〜１５の延在方向（リード
配列方向に対して交差方向）にほぼ一致して引き出すこ
とができる。従って、第１乃至第３ボンディングワイヤ
５０〜５２の交差による短絡を減少させ、電気的不良を
減少させることができる。さらに、電気的不良の減少に
より隣接ボンディングワイヤ間隔、特に電力用半導体素
子２０の第１ボンディングパッド２３Ｇ１〜２３Ｇ３の
それぞれの間隔、制御用半導体素子４０の第２及び第３
ボンディングパッド４１Ｐ，４２Ｐの間隔を縮小し、こ
れらの縮小に応じてリード１１〜１５の配列間隔を縮小
することができるので、半導体装置の装置全体の小型化
を図ることができる。
【００４６】（３）電力用半導体素子２０の出力端子と
して使用される第１ボンディングパッド（ソース用ボン
ディングパッド）２３Ｓとリード１２との間を接続する
第１ボンディングワイヤ５０のワイヤ径が太く設定され
ているので、電流容量を増加させることができる。
【００４７】（４）電力用半導体素子２０の第１ボンデ
ィングパッド（ゲート用ボンディングパッド）２３Ｇ１
〜２３Ｇ３のそれぞれと制御用半導体素子（モノリシッ
クＩＣ素子）４０の第３ボンディングパッド（信号入出
力用ボンディングパッド）４２Ｐとの間を接続する第３
ボンディングワイヤ５１、第２ボンディングパッド４１
Ｐとリード１２〜１５のそれぞれとの間を接続する第２
ボンディングワイヤ５２のワイヤ径が細く設定されてい
るので、ボンディングエリアを縮小することができ、第
１ボンディングパッド２３Ｇ１〜２３Ｇ３、第２及び第
３ボンディングパッドの４１Ｐ，４２Ｐのそれぞれの面
積を縮小することができる。従って、電力用半導体素子
２０、制御用半導体素子４０のそれぞれのチップサイズ
の小型化を図ることができるので、半導体装置の装置全
体の小型化を図ることができる。
【００４８】（５）電力用半導体素子２０と制御用半導
体素子４０との間が、絶縁性接着層３１とそれに加えて
電力用半導体素子２０の第３絶縁膜２１Ｃ及び第４絶縁
膜２１Ｄとで絶縁分離されているので、双方の電気的絶
縁性を高めることができる。
【００４９】
【発明の効果】本発明は、支持基板上に搭載される複数
個の半導体素子の占有面積を減少させて装置全体サイズ
の小型化を図ることができる。
【００５０】本発明によれば、ボンディングパッド間や
ボンディングパッドとリードとの間を接続するボンディ
ングワイヤの交差が無く電気的信頼性が向上した半導体
装置を提供することができる。
【００５１】本発明によれば、組立作業時（いわゆる後
工程）におけるボンディング作業が容易で、製造歩留ま
りが高い半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る封止体の一部を取り
除いた半導体装置の平面図である。
【図２】本発明の実施の形態に係る半導体装置の断面図
である。
【図３】本発明の先行技術に係る封止体の一部を取り除
いた半導体装置の平面図である。
【符号の説明】
１０ 支持基板 １１〜１５ リード ２０，４０ 半導体素子 ２０Ｓ，４０Ｓ 半導体基板 ２１Ａ〜２１Ｄ，４１Ａ，４１Ｂ 絶縁膜 ２２ ソース配線 ２３ ゲート配線 ２３Ｓ ソース用ボンディングパッド（第１ボンディン
グパッド） ２３Ｇ１〜２３Ｇ３ ゲート用ボンディングパッド(第
１ボンディングパッド) ２６ 裏面電極 ３０ 導電性接着層 ３１ 絶縁性接着層 ４２ 配線 ４１Ｐ 第２ボンディングパッド（入出力信号用ボンデ
ィングパッド） ４２Ｐ 第３ボンディングパッド（入出力信号用ボンデ
ィングパッド） ５０ 第１ボンディングワイヤ ５１ 第２ボンディングワイヤ ５２ 第３ボンディングワイヤ ６０ 樹脂封止体

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 実質的に方形状平面を有する支持基板
    と、 前記支持基板の一辺に沿って配列された複数本のリード
    と、 前記支持基板の一表面上に搭載され、表面上に前記リー
    ドの配列方向と同一方向に配列された複数個の第１ボン
    ディングパッドを有する第１半導体素子と、 前記第１ボンディングパッドよりも内側の領域において
    前記第１半導体素子の表面上に搭載され、表面上に前記
    リードの配列方向と同一方向に配列された複数個の第２
    ボンディングパッドと、該第２ボンディングパッドの配
    列方向と同一方向に配列された複数個の第３ボンディン
    グパッドを有する第２半導体素子と、 前記リードと前記第１ボンディングパッドの少なくとも
    １との間を電気的に接続する第１接続体と、 前記リードと前記第２ボンディングパッドとの間を電気
    的に接続する第２接続体と、 前記第１接続体が接続されたボンディングパッドを除く
    前記第１ボンディングパッドと前記第３ボンディングパ
    ッドとの間を電気的に接続する第３接続体と、 を備えたことを特徴とする半導体装置。
  2. 【請求項２】 前記第１半導体素子は電力用半導体素子
    であり、 前記第２半導体素子は前記第１半導体素子を制御する制
    御用半導体素子であり、 前記第１接続体の断面積が前記第２及び第３接続体の断
    面積より大きく形成されたことを特徴とする請求項１に
    記載の半導体装置。
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