JP2687842B2 - 信号変換システムおよびデシメーションフィルタ - Google Patents
信号変換システムおよびデシメーションフィルタInfo
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
- H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
- H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
- H03H17/065—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer
- H03H17/0664—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer where the output-delivery frequency is lower than the input sampling frequency, i.e. decimation
Landscapes
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Description
【０００１】
【産業上の利用分野】本発明は、シグマデルタ（ΣΔ）
パルス列を対応するPCM(pulse coded modulation) サン
プル列に変換する信号変換システムおよびデシメーショ
ンフィルタに関する。
パルス列を対応するPCM(pulse coded modulation) サン
プル列に変換する信号変換システムおよびデシメーショ
ンフィルタに関する。
【０００２】なお、本明細書の記述は本件出願の優先権
の基礎たるフランス国特許出願第９２４８００９９．８
号の明細書の記載に基づくものであって、当該フランス
国特許出願の番号を参照することによって当該フランス
国特許出願の明細書の記載内容が本明細書の一部分を構
成するものとする。
の基礎たるフランス国特許出願第９２４８００９９．８
号の明細書の記載に基づくものであって、当該フランス
国特許出願の番号を参照することによって当該フランス
国特許出願の明細書の記載内容が本明細書の一部分を構
成するものとする。
【０００３】
【従来の技術】ΣΔ技法は、線形で、正確で、単一のア
ナログディジタル変換器を実現するのに非常に興味があ
るものである。ΣΔコーダおよびデコーダは、非常に多
くの電子コンポーネントを必要とするデシメーション回
路を利用する必要がある。そのため、デシメーション回
路はＶＬＳＩ（ｖｅｒｙ ｌａｒｇｅ ｓｃａｌｅ ｉ
ｎｔｅｇｒａｔｅｄ ｔｅｃｈｎｏｌｏｇｙ）コンポー
ネントにより具現化される。
ナログディジタル変換器を実現するのに非常に興味があ
るものである。ΣΔコーダおよびデコーダは、非常に多
くの電子コンポーネントを必要とするデシメーション回
路を利用する必要がある。そのため、デシメーション回
路はＶＬＳＩ（ｖｅｒｙ ｌａｒｇｅ ｓｃａｌｅ ｉ
ｎｔｅｇｒａｔｅｄ ｔｅｃｈｎｏｌｏｇｙ）コンポー
ネントにより具現化される。
【０００４】図７を説明する。図７はアナログディジタ
ル変換器の慣用的な基本構造であり、このアナログディ
ジタル変換器はΣΔ変換器１３０を用いて、信号線１１
０上のアナログ入力信号をΣΔパルスに変換し、信号線
１２０上に出力する。そして、高レベルの帯域外量子化
ノイズを備えているΣΔパルス列は、デシメーションフ
ィルタ１７０に入力される。デシメーションフィルタ１
７０はΣΔパルスをPCM サンプル系列に変換し、信号線
１４０上に出力する。そのため、デシメーション回路１
７０は低域ディジタルフィルタ１５０を含む。この低域
ディジタルフィルタ１５０は帯域外量子化ノイズを抑制
し、しかも、そのデシメーションプロセスの間での帯域
内折り返しを回避する。また、デシメーション回路１７
０は特定のデシメーション要素１６０を含む。このデシ
メーション要素１６０は低域フィルタの出力信号をサン
プリングダウンする。このサンプリングは、Ｎ個のサン
プルに対して１個のPCM サンプルを取り出して行われ
る。Ｎはそのプロセスのデシメーション係数と呼ばれ
る。
ル変換器の慣用的な基本構造であり、このアナログディ
ジタル変換器はΣΔ変換器１３０を用いて、信号線１１
０上のアナログ入力信号をΣΔパルスに変換し、信号線
１２０上に出力する。そして、高レベルの帯域外量子化
ノイズを備えているΣΔパルス列は、デシメーションフ
ィルタ１７０に入力される。デシメーションフィルタ１
７０はΣΔパルスをPCM サンプル系列に変換し、信号線
１４０上に出力する。そのため、デシメーション回路１
７０は低域ディジタルフィルタ１５０を含む。この低域
ディジタルフィルタ１５０は帯域外量子化ノイズを抑制
し、しかも、そのデシメーションプロセスの間での帯域
内折り返しを回避する。また、デシメーション回路１７
０は特定のデシメーション要素１６０を含む。このデシ
メーション要素１６０は低域フィルタの出力信号をサン
プリングダウンする。このサンプリングは、Ｎ個のサン
プルに対して１個のPCM サンプルを取り出して行われ
る。Ｎはそのプロセスのデシメーション係数と呼ばれ
る。
【０００５】図８を説明する。図８は慣用の単一ループ
ΣΔ変換器を示す。この単一ループΣΔ変換器は演算増
幅器２１４とＤラッチ２１５を基本要素とする。アナロ
グ信号上のDC成分をコンデンサ２１０により適正に抑制
した後、コード化される信号が積分器に入力される。こ
の積分器は演算増幅器２１４、抵抗２１１、およびコン
デンサ２１３を基本要素とする。演算増幅器２１４の出
力はＤラッチ２１５に伝送される。Ｄラッチ２１５の非
反転出力は演算増幅器２１４に戻される。従って、Ｄラ
ッチ２１５は、クロック入力信号線上のΣΔクロックの
レートで、ΣΔパルス列を生成する。そのΣΔパルス列
の平均電圧は変換されるアナログ信号に対応する。演算
増幅器２１４の非反転入力は一般的に基準電圧Vrefに結
合される。その基準電圧Vrefは(+V + 0V)/2 に等しい値
に固定される。ここで、+Vと0VはＤラッチの電源電圧で
ある。しかし、基準電圧Vrefを理想値(+V + -V)/2 に厳
密に等しくすることは実際は困難であり、少なくとも数
mVの差が生じる。このように差があると、Ｄラッチ２１
５の出力コードにDC成分が含まれることになり、その信
号に対して行われる信号処理の妨げになる。実際、DC成
分がΣΔコード化プロセスに与える影響は、非線形歪み
である。この非線形歪みにより、遠隔通信装置に用いら
れている線形ディジタル信号処理機構が動作不能にな
る。遠隔通信装置としては、データ回線終端装置(DCE;d
ata circuit terminating equipment)や、等化システム
またはクロックリカバリ処理システムがある。
ΣΔ変換器を示す。この単一ループΣΔ変換器は演算増
幅器２１４とＤラッチ２１５を基本要素とする。アナロ
グ信号上のDC成分をコンデンサ２１０により適正に抑制
した後、コード化される信号が積分器に入力される。こ
の積分器は演算増幅器２１４、抵抗２１１、およびコン
デンサ２１３を基本要素とする。演算増幅器２１４の出
力はＤラッチ２１５に伝送される。Ｄラッチ２１５の非
反転出力は演算増幅器２１４に戻される。従って、Ｄラ
ッチ２１５は、クロック入力信号線上のΣΔクロックの
レートで、ΣΔパルス列を生成する。そのΣΔパルス列
の平均電圧は変換されるアナログ信号に対応する。演算
増幅器２１４の非反転入力は一般的に基準電圧Vrefに結
合される。その基準電圧Vrefは(+V + 0V)/2 に等しい値
に固定される。ここで、+Vと0VはＤラッチの電源電圧で
ある。しかし、基準電圧Vrefを理想値(+V + -V)/2 に厳
密に等しくすることは実際は困難であり、少なくとも数
mVの差が生じる。このように差があると、Ｄラッチ２１
５の出力コードにDC成分が含まれることになり、その信
号に対して行われる信号処理の妨げになる。実際、DC成
分がΣΔコード化プロセスに与える影響は、非線形歪み
である。この非線形歪みにより、遠隔通信装置に用いら
れている線形ディジタル信号処理機構が動作不能にな
る。遠隔通信装置としては、データ回線終端装置(DCE;d
ata circuit terminating equipment)や、等化システム
またはクロックリカバリ処理システムがある。
【０００６】上述したDC成分を抑制する公知の解決法
は、基本的に、演算増幅器の非反転入力端子にさらにア
ナログ回路を接続し、ΣΔパルスに含まれるDC成分を補
償するためΣΔパルスをフィードバックさせる。しか
し、達成できる阻止率は約４０dBであるため、この解決
法には限界がある。
は、基本的に、演算増幅器の非反転入力端子にさらにア
ナログ回路を接続し、ΣΔパルスに含まれるDC成分を補
償するためΣΔパルスをフィードバックさせる。しか
し、達成できる阻止率は約４０dBであるため、この解決
法には限界がある。
【０００７】ΣΔパルスコード化の間に現れるDC成分を
補償する別の解決法は、DSP プロセッサにより行われる
ディジタル信号処理オペレーションの間に、このDC成分
を処理する特定の非線形アルゴリズムを用いる。この解
決法は非常に正確であるが、不運なことに実質的に不利
な点がある。というのは、そのアルゴリズムの場合、無
視することができないディジタル信号処理資源をDSP プ
ロセッサから必要とする。実際には、オーバサンプリン
グ周波数が増加すると、このようなアルゴリズムを必要
とするディジタル資源は高くなる傾向にある。例えば、
72kbpsのビット周波数でオペレートするベースバンド、
すなわち、ディジタルモデムの場合であって、オーバサ
ンプリング周波数が１４４ kHzであり、１５ MHzレート
でオペレートするDSP プロセッサを有するモデムの場
合、多分、そのディジタルプロセッサの約１００個の基
本サイクルのみが、１つの所定サンプルの処理に利用可
能である。そのため、DC成分を抑制する別のアルゴリズ
ムの場合、このアルゴリズムは、DSP プロセッサから数
個の基本サイクルを必要とするだけであり、全ディジタ
ル処理資源の数パーセントも使用しないことになる。
補償する別の解決法は、DSP プロセッサにより行われる
ディジタル信号処理オペレーションの間に、このDC成分
を処理する特定の非線形アルゴリズムを用いる。この解
決法は非常に正確であるが、不運なことに実質的に不利
な点がある。というのは、そのアルゴリズムの場合、無
視することができないディジタル信号処理資源をDSP プ
ロセッサから必要とする。実際には、オーバサンプリン
グ周波数が増加すると、このようなアルゴリズムを必要
とするディジタル資源は高くなる傾向にある。例えば、
72kbpsのビット周波数でオペレートするベースバンド、
すなわち、ディジタルモデムの場合であって、オーバサ
ンプリング周波数が１４４ kHzであり、１５ MHzレート
でオペレートするDSP プロセッサを有するモデムの場
合、多分、そのディジタルプロセッサの約１００個の基
本サイクルのみが、１つの所定サンプルの処理に利用可
能である。そのため、DC成分を抑制する別のアルゴリズ
ムの場合、このアルゴリズムは、DSP プロセッサから数
個の基本サイクルを必要とするだけであり、全ディジタ
ル処理資源の数パーセントも使用しないことになる。
【０００８】本発明の目的により解決される問題点は、
ディジタル信号プロセッサがさらに処理資源を必要する
ことなく、このディジタル信号プロセッサによりさらに
処理する前に、ΣΔパルス列に存在するDC成分を正確に
抑制することにある。
ディジタル信号プロセッサがさらに処理資源を必要する
ことなく、このディジタル信号プロセッサによりさらに
処理する前に、ΣΔパルス列に存在するDC成分を正確に
抑制することにある。
【０００９】
【課題を解決するための手段】このような問題点は、本
発明に係るDC成分抑制機構により解決される。DC成分抑
制機構はデシメーション回路内に位置し、このデシメー
ション回路はレジスタを含む。このレジスタには、初期
設定の間、DC成分の平均値に相当するディジタル値がロ
ードされる。DC成分はDSP プロセッサと、引算回路とに
より計算される。この引算回路はPCM ワードがディジタ
ルプロセッサに入力される前に、このPCM ワードから、
レジスタに蓄積された値を直接引算する。そのため、Σ
Δコード化の間にDC成分が現れたとしても、このDC成分
は、計算されたPCM サンプルには存在しない。このDC補
償は正確であって、初期設定期間の後のオペレーション
段階でDSP プロセッサからさらにディジタル信号処理資
源を必要としない。デシメーションフィルタは、PCM サ
ンプルの計算に際して生じる飽和を検知し、前記飽和検
知に応答して、（デシメーションフィルタにより計算す
ることができるPCMンプルの最小値または最大値に対応
する）予め定めたPCM サンプルを前記DSP プロセッサに
伝送する手段を備えるのが好ましい。
発明に係るDC成分抑制機構により解決される。DC成分抑
制機構はデシメーション回路内に位置し、このデシメー
ション回路はレジスタを含む。このレジスタには、初期
設定の間、DC成分の平均値に相当するディジタル値がロ
ードされる。DC成分はDSP プロセッサと、引算回路とに
より計算される。この引算回路はPCM ワードがディジタ
ルプロセッサに入力される前に、このPCM ワードから、
レジスタに蓄積された値を直接引算する。そのため、Σ
Δコード化の間にDC成分が現れたとしても、このDC成分
は、計算されたPCM サンプルには存在しない。このDC補
償は正確であって、初期設定期間の後のオペレーション
段階でDSP プロセッサからさらにディジタル信号処理資
源を必要としない。デシメーションフィルタは、PCM サ
ンプルの計算に際して生じる飽和を検知し、前記飽和検
知に応答して、（デシメーションフィルタにより計算す
ることができるPCMンプルの最小値または最大値に対応
する）予め定めたPCM サンプルを前記DSP プロセッサに
伝送する手段を備えるのが好ましい。
【００１０】次のようにすることができる。
【００１１】１） 本発明に係るデシメーションフィル
タであって、 ΣΔクロック（ｆｓ）に同期して、ΣΔパルスＳ（ｉ）
の列を、式
タであって、 ΣΔクロック（ｆｓ）に同期して、ΣΔパルスＳ（ｉ）
の列を、式
【００１２】
【数４】
【００１３】ただし、Ｃｎは所定のデシメーション係数
に対応するデシメーション・フィルタ係数の系列、Ｎは
所望のデシメーション係数、ｎは前記式により定義され
たシリーズの現在の要素、ｉはΣΔパルスの要素Ｓ
（ｉ）の現在のインディシアに従ってＰＣＭサンプル列
に変換するデシメーション・フィルタ手段と、抑圧デバ
イスであって、ΣΔコード化プロセス中に現われるＤＣ
コンポーネントを表すデジタル値であって、初期設定フ
ェーズにて、前記ＰＣＭサンプルを処理するデジタル信
号プロセッサ（ＤＳＰ）により計算されるデジタル値を
蓄積する第１手段（４０４）と、初期設定期間に動作す
る第２手段（４０２）であって、前記ストアされたデジ
タル値を前記各ＰＣＭサンプルから受信し減算して、Ｄ
Ｃコンポーネントが抑圧されたＰＣＭサンプルの系列を
生成する第２手段と、抑圧されたＰＣＭサンプルの飽和
を検出する第３手段（４０６）であって、飽和状態の検
出に応答して、所定のＰＣＭサンプルを前記デジタル信
号プロセッサ（ＤＳＰ）に伝送する第３手段とを含む抑
圧デバイスとを備えたことを特徴とする。
に対応するデシメーション・フィルタ係数の系列、Ｎは
所望のデシメーション係数、ｎは前記式により定義され
たシリーズの現在の要素、ｉはΣΔパルスの要素Ｓ
（ｉ）の現在のインディシアに従ってＰＣＭサンプル列
に変換するデシメーション・フィルタ手段と、抑圧デバ
イスであって、ΣΔコード化プロセス中に現われるＤＣ
コンポーネントを表すデジタル値であって、初期設定フ
ェーズにて、前記ＰＣＭサンプルを処理するデジタル信
号プロセッサ（ＤＳＰ）により計算されるデジタル値を
蓄積する第１手段（４０４）と、初期設定期間に動作す
る第２手段（４０２）であって、前記ストアされたデジ
タル値を前記各ＰＣＭサンプルから受信し減算して、Ｄ
Ｃコンポーネントが抑圧されたＰＣＭサンプルの系列を
生成する第２手段と、抑圧されたＰＣＭサンプルの飽和
を検出する第３手段（４０６）であって、飽和状態の検
出に応答して、所定のＰＣＭサンプルを前記デジタル信
号プロセッサ（ＤＳＰ）に伝送する第３手段とを含む抑
圧デバイスとを備えたことを特徴とする。
【００１４】２） 上記１）に記載のデシメーションフ
ィルタにおいて、 ΣΔクロック（ｆｓ）に同期して、ΣΔパルスＳ（ｉ）
列を、式
ィルタにおいて、 ΣΔクロック（ｆｓ）に同期して、ΣΔパルスＳ（ｉ）
列を、式
【数５】 ただし、Ｃｎは所定のデシメーション係数に対応するデ
シメーション・フィルタ係数の系列、Ｎは所望のデシメ
ーション係数、ｎは前記式により定義されたシリーズの
現在の要素、ｉはΣΔパルスの要素Ｓ（ｉ）の現在のイ
ンディシアに従ってＰＣＭサンプル列に変換するデシメ
ーション・フィルタ手段と、抑圧デバイスであって、Σ
Δコード化プロセス中に現われるＤＣコンポーネントを
表すデジタル値であって、初期設定フェーズにて、前記
ＰＣＭサンプルを処理するデジタル信号プロセッサ（Ｄ
ＳＰ）により計算されるデジタル値を蓄積する第１手段
（４０４）と、初期設定期間に動作する第２手段（４０
２）であって、前記ストアされたデジタル値を前記各Ｐ
ＣＭサンプルから受信し減算して、ＤＣコンポーネント
が抑圧されたＰＣＭサンプルの系列を生成する第２手段
と、前記ストアされたデジタル値と、前記ＰＣＭサンプ
ルと、前記ＤＣ抑圧されたＰＣＭ信号とに応答するセレ
クタ手段であって、前記蓄積されたデジタル値を減算し
たことにより、前記抑圧されたＰＣＭ値の符号が前記Ｐ
ＣＭ値と前記デジタル値の符号と異なるとき、前記第２
手段の出力を禁止するセレクタ手段とを含む抑圧デバイ
スとを備えたことを特徴とする。
シメーション・フィルタ係数の系列、Ｎは所望のデシメ
ーション係数、ｎは前記式により定義されたシリーズの
現在の要素、ｉはΣΔパルスの要素Ｓ（ｉ）の現在のイ
ンディシアに従ってＰＣＭサンプル列に変換するデシメ
ーション・フィルタ手段と、抑圧デバイスであって、Σ
Δコード化プロセス中に現われるＤＣコンポーネントを
表すデジタル値であって、初期設定フェーズにて、前記
ＰＣＭサンプルを処理するデジタル信号プロセッサ（Ｄ
ＳＰ）により計算されるデジタル値を蓄積する第１手段
（４０４）と、初期設定期間に動作する第２手段（４０
２）であって、前記ストアされたデジタル値を前記各Ｐ
ＣＭサンプルから受信し減算して、ＤＣコンポーネント
が抑圧されたＰＣＭサンプルの系列を生成する第２手段
と、前記ストアされたデジタル値と、前記ＰＣＭサンプ
ルと、前記ＤＣ抑圧されたＰＣＭ信号とに応答するセレ
クタ手段であって、前記蓄積されたデジタル値を減算し
たことにより、前記抑圧されたＰＣＭ値の符号が前記Ｐ
ＣＭ値と前記デジタル値の符号と異なるとき、前記第２
手段の出力を禁止するセレクタ手段とを含む抑圧デバイ
スとを備えたことを特徴とする。
【００１５】３） 上記１）または上記２）に記載のデ
シメーションフィルタにおいて、 前記デシメーション・フィルタは、並列配置した３つの
計算手段（３５０，３６０，３７０）であって、前記Σ
Δクロック（ｆｓ）から取り出された３つの位相遅れク
ロックによりそれぞれ駆動される計算手段であり、３×
Ｎ個の連続する入力ΣΔパルスの系列から、１つのＰＣ
Ｍサンプルを計算する計算手段を含むことを特徴とす
る。
シメーションフィルタにおいて、 前記デシメーション・フィルタは、並列配置した３つの
計算手段（３５０，３６０，３７０）であって、前記Σ
Δクロック（ｆｓ）から取り出された３つの位相遅れク
ロックによりそれぞれ駆動される計算手段であり、３×
Ｎ個の連続する入力ΣΔパルスの系列から、１つのＰＣ
Ｍサンプルを計算する計算手段を含むことを特徴とす
る。
【００１６】４） 上記３）に記載のデシメーションフ
ィルタにおいて、 前記３つの計算手段は、さらに、前記ΣΔクロック（ｆ
ｓ）により駆動される計数手段であって、Ｎ個のΣΔク
ロック・パルスに対して１だけインクリメントし、次の
Ｎ個のΣΔクロック・パルスに対して１だけデクリメン
トすることを繰り返してインクリメンテーション・パラ
メータ（ＤＥＬＴＡ（ｎ））を生成する計数手段（３２
１，３３１，３４１）と、次に処理される入力サンプル
Ｓ（ｉ＋ｎ）と乗算される前記デシメーション・フィル
タ係数の値を蓄積する蓄積手段（３２０，３３０，３４
０）と、ΣΔクロック期間ごとにアクティブになって、
前記蓄積手段（３２０，３３０，３４０）を、前記イン
クリメンテーション・パラメータ（ＤＥＬＴＡ（ｎ））
でインクリメントする手段（３２７，３３７，３４７）
と、前記蓄積手段（３２０，３３０，３４０）の内容Ｃ
（ｎ）からと、ΣΔサンプルＤ（ｉ＋ｎ）の列から、３
×Ｎ個の入力ΣΔサンプルごとに、１つのＰＣＭサンプ
ルを取り出す手段（３２３，３３７）とを備えたことを
特徴とする。
ィルタにおいて、 前記３つの計算手段は、さらに、前記ΣΔクロック（ｆ
ｓ）により駆動される計数手段であって、Ｎ個のΣΔク
ロック・パルスに対して１だけインクリメントし、次の
Ｎ個のΣΔクロック・パルスに対して１だけデクリメン
トすることを繰り返してインクリメンテーション・パラ
メータ（ＤＥＬＴＡ（ｎ））を生成する計数手段（３２
１，３３１，３４１）と、次に処理される入力サンプル
Ｓ（ｉ＋ｎ）と乗算される前記デシメーション・フィル
タ係数の値を蓄積する蓄積手段（３２０，３３０，３４
０）と、ΣΔクロック期間ごとにアクティブになって、
前記蓄積手段（３２０，３３０，３４０）を、前記イン
クリメンテーション・パラメータ（ＤＥＬＴＡ（ｎ））
でインクリメントする手段（３２７，３３７，３４７）
と、前記蓄積手段（３２０，３３０，３４０）の内容Ｃ
（ｎ）からと、ΣΔサンプルＤ（ｉ＋ｎ）の列から、３
×Ｎ個の入力ΣΔサンプルごとに、１つのＰＣＭサンプ
ルを取り出す手段（３２３，３３７）とを備えたことを
特徴とする。
【００１７】５） 上記４）に記載のデシメーションフ
ィルタにおいて、 前記計数手段（３２１，３３１，３４１）は、さらに、
制御ラインを含み、該制御ラインが第１の論理レベルに
なったときに１だけインクリメントを行い、前記制御ラ
インが第２の論理レベルになったとき、２だけデクリメ
ントを行うことを特徴とする。
ィルタにおいて、 前記計数手段（３２１，３３１，３４１）は、さらに、
制御ラインを含み、該制御ラインが第１の論理レベルに
なったときに１だけインクリメントを行い、前記制御ラ
インが第２の論理レベルになったとき、２だけデクリメ
ントを行うことを特徴とする。
【００１８】６） 上記５）に記載のデシメーションフ
ィルタにおいて、 前記３つの計算手段（３５Ｏ，３６０，３７０）は、そ
れぞれ、さらに、前記第１レジスタ（３２０，３３０，
３４０）に接続された乗算手段（３２３，３３３，３４
３）であって、ΣΔクロック（ｆｓ）の期間ごとに、積
Ｃ（Ｎ）×Ｓ（ｉ＋ｎ）を計算するために、ΣΔパルス
列を受信する乗算手段と、該乗算手段の乗算結果だけ連
続的にインクリメントされる第２レジスタ（３２２，３
３２，３４２）とを含むことを特徴とする。
ィルタにおいて、 前記３つの計算手段（３５Ｏ，３６０，３７０）は、そ
れぞれ、さらに、前記第１レジスタ（３２０，３３０，
３４０）に接続された乗算手段（３２３，３３３，３４
３）であって、ΣΔクロック（ｆｓ）の期間ごとに、積
Ｃ（Ｎ）×Ｓ（ｉ＋ｎ）を計算するために、ΣΔパルス
列を受信する乗算手段と、該乗算手段の乗算結果だけ連
続的にインクリメントされる第２レジスタ（３２２，３
３２，３４２）とを含むことを特徴とする。
【００１９】７） 上記１または上記２）に記載のデシ
メーションフィルタにおいて、 ΣΔクロック（ｆｓ）に同期して、ΣΔパルスＳ（ｉ）
の列を、式
メーションフィルタにおいて、 ΣΔクロック（ｆｓ）に同期して、ΣΔパルスＳ（ｉ）
の列を、式
【数６】 ただし、Ｃｎは所定のデシメーション係数に対応するデ
シメーション・フィルタの係数の系列、Ｎは所望のデシ
メーション係数、ｎは前記式により定義されたシリーズ
の現在の要素、ｉはΣΔパルスの要素Ｓ（ｉ）の現在の
インディシアに従ってＰＣＭサンプル列に変換するデシ
メーション・フィルタであって、初期設定フェーズ中
に、前記ＰＣＭサンプルを処理するデジタル信号プロセ
ッサ（ＤＳＰ）により計算されるデジタル値であって、
ΣΔコード化プロセス中に現われるＤＣコンポーネント
を表すデジタル値を蓄積する手段（４０４）と、該デジ
タル値を蓄積する手段に結合されていて、前記初期設定
フェーズ後に動作する手段（４０２）であって、前記デ
ジタル値を前記各ＰＣＭサンプルから減算し、ＤＣコン
ポーネントが抑圧されたＰＣＭサンプルの系列を生成す
る手段と、所定のデシメーション係数に対応する前記系
列Ｃ（ｎ）を生成する生成手段（３２１，３２７，３３
１，３３７，３４１，３４７）と、該生成手段に結合さ
れた乗算手段（３２３，３３３，３４３）であって、前
記系列の各係数Ｃ（ｎ）をΣΔ入力サンプルＳ（ｉ＋
ｎ）と乗算する乗算手段と、ゼロに等しい係数Ｃ（３×
Ｎ−１）の生起を検出する検出手段（３２１，３３１，
３４１）と、該検出手段に結合された手段（３１１，３
１２，３１３）であって、ＰＣＭサンプルの生成フェー
ズを制御するために、前記係数Ｃ（３×Ｎ−１）の生起
の検出に応答して、次のＰＣＭパルスの計算プロセスを
開始させる１つのΣΔクロックパルスをシフトするシフ
ト手段とを備えたことを特徴とする。
シメーション・フィルタの係数の系列、Ｎは所望のデシ
メーション係数、ｎは前記式により定義されたシリーズ
の現在の要素、ｉはΣΔパルスの要素Ｓ（ｉ）の現在の
インディシアに従ってＰＣＭサンプル列に変換するデシ
メーション・フィルタであって、初期設定フェーズ中
に、前記ＰＣＭサンプルを処理するデジタル信号プロセ
ッサ（ＤＳＰ）により計算されるデジタル値であって、
ΣΔコード化プロセス中に現われるＤＣコンポーネント
を表すデジタル値を蓄積する手段（４０４）と、該デジ
タル値を蓄積する手段に結合されていて、前記初期設定
フェーズ後に動作する手段（４０２）であって、前記デ
ジタル値を前記各ＰＣＭサンプルから減算し、ＤＣコン
ポーネントが抑圧されたＰＣＭサンプルの系列を生成す
る手段と、所定のデシメーション係数に対応する前記系
列Ｃ（ｎ）を生成する生成手段（３２１，３２７，３３
１，３３７，３４１，３４７）と、該生成手段に結合さ
れた乗算手段（３２３，３３３，３４３）であって、前
記系列の各係数Ｃ（ｎ）をΣΔ入力サンプルＳ（ｉ＋
ｎ）と乗算する乗算手段と、ゼロに等しい係数Ｃ（３×
Ｎ−１）の生起を検出する検出手段（３２１，３３１，
３４１）と、該検出手段に結合された手段（３１１，３
１２，３１３）であって、ＰＣＭサンプルの生成フェー
ズを制御するために、前記係数Ｃ（３×Ｎ−１）の生起
の検出に応答して、次のＰＣＭパルスの計算プロセスを
開始させる１つのΣΔクロックパルスをシフトするシフ
ト手段とを備えたことを特徴とする。
【００２０】８） 上記７）に記載のデシメーションフ
ィルタにおいて、 前記ΣΔクロック（ｆｓ）を受信する３つの計算手段
（３５０，３６０，３７０）であって、それぞれ、３×
Ｎ個の連続する入力ΣΔパルスの系列から１つのＰＣＭ
サンプルを計算する計算手段であって、リセット・ライ
ンと制御ライン（３９１，３９３，３９５）を有する計
数手段（３２１，３３１，３４１）であって、前記制御
ラインの状態に応じて、１だけのインクリメントか、２
だけのデクリメントのいずれかを行う計数手段と、対応
するΣΔサンプルＳ（ｉ＋ｎ）により乗算される係数の
値Ｃ（ｎ）を蓄積する第１レジスタ（３２０，３３０，
３４０）と、ΣΔクロック期間ごとにアクティブになる
加算手段（３２７，３３７，３４７）であって、前記第
１レジスタにロードされる次の係数を計算するために、
前記計数手段の内容と、前記第１レジスタ（３２０，３
３０，３４０）の内容とを加算する加算手段と、前記計
算手段にて、前記予め定めたデシメーション係数に対応
する係数Ｃ（ｎ）を生成するために、前記計数手段（３
２１，３３１，３４１）の制御信号とリセット信号をそ
れぞれ生成する手段とを含む計算手段を備えたことを特
徴とする。
ィルタにおいて、 前記ΣΔクロック（ｆｓ）を受信する３つの計算手段
（３５０，３６０，３７０）であって、それぞれ、３×
Ｎ個の連続する入力ΣΔパルスの系列から１つのＰＣＭ
サンプルを計算する計算手段であって、リセット・ライ
ンと制御ライン（３９１，３９３，３９５）を有する計
数手段（３２１，３３１，３４１）であって、前記制御
ラインの状態に応じて、１だけのインクリメントか、２
だけのデクリメントのいずれかを行う計数手段と、対応
するΣΔサンプルＳ（ｉ＋ｎ）により乗算される係数の
値Ｃ（ｎ）を蓄積する第１レジスタ（３２０，３３０，
３４０）と、ΣΔクロック期間ごとにアクティブになる
加算手段（３２７，３３７，３４７）であって、前記第
１レジスタにロードされる次の係数を計算するために、
前記計数手段の内容と、前記第１レジスタ（３２０，３
３０，３４０）の内容とを加算する加算手段と、前記計
算手段にて、前記予め定めたデシメーション係数に対応
する係数Ｃ（ｎ）を生成するために、前記計数手段（３
２１，３３１，３４１）の制御信号とリセット信号をそ
れぞれ生成する手段とを含む計算手段を備えたことを特
徴とする。
【００２１】９） 上記８）に記載のデシメーションフ
ィルタにおいて、 １つのΣΔクロック・パルスを、１つのＰＣＭクロック
・パルス生成だけシフトする決定に応答して、位相訂正
を前記ＰＣＭクロック・パルスに伝送する手段と、前記
位相訂正が生じたときに、１つのＰＣＭサンプルの計算
をちょうど完了した計算手段（３５０，３６０，３７
０）に含まれる計数手段（３２１，３３１，３４１）を
リセットする手段と、対応するＰＣＭサンプル計算が完
全に完了するまで動作し続ける２つの計算手段（３６
０，３７０）の前記制御信号の同期を遅延させる手段と
をさらに含むことを特徴とする。
ィルタにおいて、 １つのΣΔクロック・パルスを、１つのＰＣＭクロック
・パルス生成だけシフトする決定に応答して、位相訂正
を前記ＰＣＭクロック・パルスに伝送する手段と、前記
位相訂正が生じたときに、１つのＰＣＭサンプルの計算
をちょうど完了した計算手段（３５０，３６０，３７
０）に含まれる計数手段（３２１，３３１，３４１）を
リセットする手段と、対応するＰＣＭサンプル計算が完
全に完了するまで動作し続ける２つの計算手段（３６
０，３７０）の前記制御信号の同期を遅延させる手段と
をさらに含むことを特徴とする。
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】
【００２８】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００２９】図１を説明する。本発明の実施例で用いら
れるデシメーション回路を説明する。このデシメーショ
ン回路は特にヨーロッパ特許出願第 91480114.4 号（米
国特許5,220,327 号）に記述されたものである。この特
許出願番号を付して本実施例の一部とする。このデシメ
ーション回路を簡単に説明する。このデシメーション回
路は計数手段３２１，３３１，３４１を含む。計数手段
３２１，３３１，３４１はΣΔクロックにより駆動さ
れ、Ｎ個のΣΔクロックパルスに対して１だけインクリ
メントし、ついでＮ個のΣΔクロックパルスに対して２
だけデクリメントし、次のＮ個のΣΔクロックパルスに
対して再び１だけインクリメントし、一連のインクリメ
ントパラメータDELTA(n)を供給する。また、デシメーシ
ョン回路は蓄積手段３２０，３３０，３４０を含む。こ
の蓄積手段３２０，３３０，３４０はデシメーションフ
ィルタ伝達関数に対応する係数C(n)の値を蓄積する。さ
らに、デシメーション回路は、ΣΔクロックにより駆動
される手段であって、インクリメントパラメータDELTA
(n)を蓄積した蓄積手段をインクリメントする手段を含
む。最後に、計算手段は、１つのPCM サンプルを、３×
Ｎ個の入力ΣΔサンプルごとに、蓄積手段にロードされ
た内容C(n)から取り出すとともに、コード化されたΣΔ
サンプルS(n+1)列を取り出す手段を含む。ヨーロッパ特
許出願第91480114.4号で説明したように、PCM サンプル
を計算するために必要な係数C(n)が直接オンラインで受
信されたΣΔパルスを用いて計算されるので、種々のデ
シメーション係数を有するデシメーションプロセスは、
さらにディジタル信号処理資源を利用することなく、容
易に供給される。特に、デシメーションフィルタはINPU
T SPL 信号線３０１上のΣΔパルス列を受信し、受信さ
れたΣΔパルスを、PCM ワードに変換し、データバス３
０３上に出力する。このようにするため、デシメーショ
ン回路は、信号線３００上のオーバサンプリング周波数
クロックfs(c) と、信号線３０２上のPCM クロックとを
受信する。１つのPCM サンプルは３つの個々の計算手段
により計算される。３つの計算は、それぞれ、３つの対
応する計算ブロック３５０，３６０，および３７０によ
り行われる。計算ブロック３５０，３６０，および３７
０は、それぞれ、信号線３０１から受信された３×Ｎ個
の入力サンプルの集合から１つのPCM サンプルを計算す
る。計算ブロック３５０，３６０，および３７０は、上
記ヨーロッパ特許出願第 91480114.4 号に充分記載され
ているが、その構成が同様なので、第１の計算ブロック
の構造のみを充分詳細に説明する。計算ブロック３５
０、３６０，および３７０は、それぞれ、３つの位相遅
延クロックＲ０，Ｒ１，およびＲ２により駆動される。
位相遅延クロックＲ０，Ｒ１，およびＲ２は、図２に示
す信号線３０２上のPCM クロックを受信するデコード回
路３１０により生成される。デコード回路３１０は、上
記ヨーロッパ特許出願第 91480114.4 の図７ｃ，図７
ｄ，図７ｅ，および図７ｆに示すように、PCM クロック
の周波数の1/3 の周波数で位相遅延クロックＲ０，Ｒ
１，およびＲ２をそれぞれ生成し３つの信号線３０４，
３０５，および３０６上に出力する。しかし、デコード
回路３１０はヨーロッパ特許出願第91480115.4号に記載
の回路と置換することができることに注意すべきであ
る。ヨーロッパ特許出願第91480115.4号はPCM サンプル
の生成段階制御が記載されている。このヨーロッパ特許
出願の番号を付して実施例の一部とする。３つの計算ブ
ロック３０４，３０５，および３０６は、Ｎ個の入力サ
ンプルS(i)ごとに１つのPCM サンプルを生成することが
でき、その結果、全ダウンサンプリングプロセスに所要
のデシメーション係数Ｎを供給する。
れるデシメーション回路を説明する。このデシメーショ
ン回路は特にヨーロッパ特許出願第 91480114.4 号（米
国特許5,220,327 号）に記述されたものである。この特
許出願番号を付して本実施例の一部とする。このデシメ
ーション回路を簡単に説明する。このデシメーション回
路は計数手段３２１，３３１，３４１を含む。計数手段
３２１，３３１，３４１はΣΔクロックにより駆動さ
れ、Ｎ個のΣΔクロックパルスに対して１だけインクリ
メントし、ついでＮ個のΣΔクロックパルスに対して２
だけデクリメントし、次のＮ個のΣΔクロックパルスに
対して再び１だけインクリメントし、一連のインクリメ
ントパラメータDELTA(n)を供給する。また、デシメーシ
ョン回路は蓄積手段３２０，３３０，３４０を含む。こ
の蓄積手段３２０，３３０，３４０はデシメーションフ
ィルタ伝達関数に対応する係数C(n)の値を蓄積する。さ
らに、デシメーション回路は、ΣΔクロックにより駆動
される手段であって、インクリメントパラメータDELTA
(n)を蓄積した蓄積手段をインクリメントする手段を含
む。最後に、計算手段は、１つのPCM サンプルを、３×
Ｎ個の入力ΣΔサンプルごとに、蓄積手段にロードされ
た内容C(n)から取り出すとともに、コード化されたΣΔ
サンプルS(n+1)列を取り出す手段を含む。ヨーロッパ特
許出願第91480114.4号で説明したように、PCM サンプル
を計算するために必要な係数C(n)が直接オンラインで受
信されたΣΔパルスを用いて計算されるので、種々のデ
シメーション係数を有するデシメーションプロセスは、
さらにディジタル信号処理資源を利用することなく、容
易に供給される。特に、デシメーションフィルタはINPU
T SPL 信号線３０１上のΣΔパルス列を受信し、受信さ
れたΣΔパルスを、PCM ワードに変換し、データバス３
０３上に出力する。このようにするため、デシメーショ
ン回路は、信号線３００上のオーバサンプリング周波数
クロックfs(c) と、信号線３０２上のPCM クロックとを
受信する。１つのPCM サンプルは３つの個々の計算手段
により計算される。３つの計算は、それぞれ、３つの対
応する計算ブロック３５０，３６０，および３７０によ
り行われる。計算ブロック３５０，３６０，および３７
０は、それぞれ、信号線３０１から受信された３×Ｎ個
の入力サンプルの集合から１つのPCM サンプルを計算す
る。計算ブロック３５０，３６０，および３７０は、上
記ヨーロッパ特許出願第 91480114.4 号に充分記載され
ているが、その構成が同様なので、第１の計算ブロック
の構造のみを充分詳細に説明する。計算ブロック３５
０、３６０，および３７０は、それぞれ、３つの位相遅
延クロックＲ０，Ｒ１，およびＲ２により駆動される。
位相遅延クロックＲ０，Ｒ１，およびＲ２は、図２に示
す信号線３０２上のPCM クロックを受信するデコード回
路３１０により生成される。デコード回路３１０は、上
記ヨーロッパ特許出願第 91480114.4 の図７ｃ，図７
ｄ，図７ｅ，および図７ｆに示すように、PCM クロック
の周波数の1/3 の周波数で位相遅延クロックＲ０，Ｒ
１，およびＲ２をそれぞれ生成し３つの信号線３０４，
３０５，および３０６上に出力する。しかし、デコード
回路３１０はヨーロッパ特許出願第91480115.4号に記載
の回路と置換することができることに注意すべきであ
る。ヨーロッパ特許出願第91480115.4号はPCM サンプル
の生成段階制御が記載されている。このヨーロッパ特許
出願の番号を付して実施例の一部とする。３つの計算ブ
ロック３０４，３０５，および３０６は、Ｎ個の入力サ
ンプルS(i)ごとに１つのPCM サンプルを生成することが
でき、その結果、全ダウンサンプリングプロセスに所要
のデシメーション係数Ｎを供給する。
【００３０】第１計算ブロック３５０はCOEFF0レジスタ
３２０を含む。COEFF0レジスタ３２０はフィルタリング
およびデシメーションプロセスで用いることになる係数
C(n)を蓄積する。COEFF0レジスタ３２０は入力バスがAD
DER0加算回路３２７の対応する出力バスに接続されてい
る。第１計算ブロック３５０はACCU0 累算器３２２をさ
らに含む。ACCU0 累算器３２２の入力バスはADDEERO 加
算回路３２７の出力バスに接続されている。あるいはま
た、ADDEER0 加算回路３２７は新たに計算された係数
や、部分的な結果CO×Si + C1×S(i+1) + C2×S(i+2)
...を計算するために用いられる。この部分的な結果は
ΣΔパルス列Ｓｉを用いて生成される。カウンタ３１１
はそのクロック入力端子で信号線３０２上のPCM クロッ
クを受信し、そのリセット端子で信号線３０４上のクロ
ックＲ０を受信する。カウンタ３１１は制御信号を生成
し、INCCTRO カウンタ３２１に出力する。INCCTR0 カウ
ンタ３２１はDELTA(i)の値を連続的に生成するために用
いられる。DELTA(i)の値は一連の係数C(n)を計算するの
に必要である。カウンタ３２１の内容は、１だけインク
リメントするか、あるいは、カウンタ３１１の出力の状
態に応じて２だけデクリメントするかのいずれかにより
更新される。INCCTR0 カウンタ３２１の出力バスはMPXO
マルチプレクサ３２４の第１入力バスに接続されてい
る。マルチプレクサ３２４は第２入力バスを有し、この
第２入力バスはACCU0 累算器３２２の出力バスに接続さ
れている。MPXOマルチプレクサ３２４は信号線３００上
のオーバサンプリングクロックfs(c) により制御され
る。MPXOマルチプレクサ３２４の出力バスは、ADDER0加
算回路３２７の第１入力バスに接続され、ADDER0加算回
路３２７の第２入力バスはXOR 回路３２３の出力バスに
接続されている。XOR 回路３２３はその第１入力端子が
AND ゲート３２６の出力端子に接続され、その第２入力
端子がレジスタ３２０の出力バスに接続されている。AN
D ゲート３２６は第１入力端子にて信号線３００上のオ
ーバサンプリングクロックFs(c) を受信し、第２入力端
子にてΣΔパルス列の入力サンプルを受信する。また、
AND ゲート３２６の出力端子はADDER0加算回路の「キヤ
リイン」入力端子に接続されている。ACCU0 累算器３２
２の出力端子はゲート３２５の入力端子に接続されてい
る。ゲート３２５は計算されたPCM サンプルを３×Ｎの
ΣΔクロックパルスごとにＯＲゲートの第１入力端子に
伝送する。COEFF0レジスタ３２０、INCCTR0 カウンタ３
２１、ACCU0 累算器３２２、およびゲート３２５は、図
２に示すデコード回路３１０により生成された第１ROク
ロックを受信する。また、COEFF0レジスタ３２０、INCC
TR0 カウンタ３２１、ACCU0 累算器３２２は、信号線３
００上のオーバサンプリングクロックfs(c) を受信す
る。上述したヨーロッパ特許出願で説明したように、フ
ィルタリング／デシメーション回路の動作は次のように
なる。第１計算ブロック３５０を考察する。すなわち、
信号線３００上のオーバサンプリングクロックfs(c) の
クロック期間ごとに、INCCTR0 カウンタ３２１は、カウ
ンタ３１１の出力の状態に応じて、１だけインクリメン
トするか、あるいは２だけデクリメントするかのいずれ
かにより、一連のDELTA(i)の値を生成する。そして、そ
の係数C(n)はレジスタ３２０で更新される。係数C(n)を
更新するため、オーバサンプリングクロック期間の第１
の1/2期間で、すなわち、信号線３００のfsクロックが
ローレベルにあるとき、MPXOマルチプレクサ３２４は、
INCCTR0 カウンタの出力バス上のDELTA(i)の値を、ADDE
R0加算回路３２７の第１入力バスに伝送する。ADDER0加
算回路３２７の第２入力バスはXOR ３２３を介してCOEF
F0レジスタ３２０の内容を受信する。というのは、ANND
ゲート３２６の出力は、信号線３００上のオーバサンプ
リングクロックfs(c) がローレベルなので、ローレベル
にセットされるからである。同様に、ADDER0加算回路３
２７のキャリイン入力端子はローレベルである。そのた
め、ADDER0加算回路３２７は、C(n) = C(n-1) + DELTA
(n-1)を計算し、その計算結果C(n)を、ΣΔクロック期
間の立ち上がりで、すなわち、ΣΔクロック期間の第１
の1/2期間で、COEFF0レジスタ３２０に蓄積する。オー
バサンプリングクロック期間の第２の1/2 期間の間、す
なわち、オーバサンプリングクロック信号がハイレベル
であるとき、MPXOマルチプレクサ３２４はACCU0 累算器
３２２の内容をADDER0加算回路３２７の第１入力バス上
に伝送する。一方、ADDER0加算回路３２７の第２入力バ
スはＸＯＲゲート３２３の出力を受信する。ＸＯＲゲー
ト３２３は、ADDER0加算回路３２７に、オーバサンプリ
ングクロック期間の第２の1/2 期間に、信号線３０１上
にある入力サンプルSPLCの値に応じて、OEFF0 レジスタ
３２０の内容を伝送するか、あるいは、その内容を逆転
させた内容を伝送する。同時に、入力サンプルSPL の値
は、AND ゲート３２６を介して、ADDER0加算回路３２７
のキャリイン入力端子に入力される。
３２０を含む。COEFF0レジスタ３２０はフィルタリング
およびデシメーションプロセスで用いることになる係数
C(n)を蓄積する。COEFF0レジスタ３２０は入力バスがAD
DER0加算回路３２７の対応する出力バスに接続されてい
る。第１計算ブロック３５０はACCU0 累算器３２２をさ
らに含む。ACCU0 累算器３２２の入力バスはADDEERO 加
算回路３２７の出力バスに接続されている。あるいはま
た、ADDEER0 加算回路３２７は新たに計算された係数
や、部分的な結果CO×Si + C1×S(i+1) + C2×S(i+2)
...を計算するために用いられる。この部分的な結果は
ΣΔパルス列Ｓｉを用いて生成される。カウンタ３１１
はそのクロック入力端子で信号線３０２上のPCM クロッ
クを受信し、そのリセット端子で信号線３０４上のクロ
ックＲ０を受信する。カウンタ３１１は制御信号を生成
し、INCCTRO カウンタ３２１に出力する。INCCTR0 カウ
ンタ３２１はDELTA(i)の値を連続的に生成するために用
いられる。DELTA(i)の値は一連の係数C(n)を計算するの
に必要である。カウンタ３２１の内容は、１だけインク
リメントするか、あるいは、カウンタ３１１の出力の状
態に応じて２だけデクリメントするかのいずれかにより
更新される。INCCTR0 カウンタ３２１の出力バスはMPXO
マルチプレクサ３２４の第１入力バスに接続されてい
る。マルチプレクサ３２４は第２入力バスを有し、この
第２入力バスはACCU0 累算器３２２の出力バスに接続さ
れている。MPXOマルチプレクサ３２４は信号線３００上
のオーバサンプリングクロックfs(c) により制御され
る。MPXOマルチプレクサ３２４の出力バスは、ADDER0加
算回路３２７の第１入力バスに接続され、ADDER0加算回
路３２７の第２入力バスはXOR 回路３２３の出力バスに
接続されている。XOR 回路３２３はその第１入力端子が
AND ゲート３２６の出力端子に接続され、その第２入力
端子がレジスタ３２０の出力バスに接続されている。AN
D ゲート３２６は第１入力端子にて信号線３００上のオ
ーバサンプリングクロックFs(c) を受信し、第２入力端
子にてΣΔパルス列の入力サンプルを受信する。また、
AND ゲート３２６の出力端子はADDER0加算回路の「キヤ
リイン」入力端子に接続されている。ACCU0 累算器３２
２の出力端子はゲート３２５の入力端子に接続されてい
る。ゲート３２５は計算されたPCM サンプルを３×Ｎの
ΣΔクロックパルスごとにＯＲゲートの第１入力端子に
伝送する。COEFF0レジスタ３２０、INCCTR0 カウンタ３
２１、ACCU0 累算器３２２、およびゲート３２５は、図
２に示すデコード回路３１０により生成された第１ROク
ロックを受信する。また、COEFF0レジスタ３２０、INCC
TR0 カウンタ３２１、ACCU0 累算器３２２は、信号線３
００上のオーバサンプリングクロックfs(c) を受信す
る。上述したヨーロッパ特許出願で説明したように、フ
ィルタリング／デシメーション回路の動作は次のように
なる。第１計算ブロック３５０を考察する。すなわち、
信号線３００上のオーバサンプリングクロックfs(c) の
クロック期間ごとに、INCCTR0 カウンタ３２１は、カウ
ンタ３１１の出力の状態に応じて、１だけインクリメン
トするか、あるいは２だけデクリメントするかのいずれ
かにより、一連のDELTA(i)の値を生成する。そして、そ
の係数C(n)はレジスタ３２０で更新される。係数C(n)を
更新するため、オーバサンプリングクロック期間の第１
の1/2期間で、すなわち、信号線３００のfsクロックが
ローレベルにあるとき、MPXOマルチプレクサ３２４は、
INCCTR0 カウンタの出力バス上のDELTA(i)の値を、ADDE
R0加算回路３２７の第１入力バスに伝送する。ADDER0加
算回路３２７の第２入力バスはXOR ３２３を介してCOEF
F0レジスタ３２０の内容を受信する。というのは、ANND
ゲート３２６の出力は、信号線３００上のオーバサンプ
リングクロックfs(c) がローレベルなので、ローレベル
にセットされるからである。同様に、ADDER0加算回路３
２７のキャリイン入力端子はローレベルである。そのた
め、ADDER0加算回路３２７は、C(n) = C(n-1) + DELTA
(n-1)を計算し、その計算結果C(n)を、ΣΔクロック期
間の立ち上がりで、すなわち、ΣΔクロック期間の第１
の1/2期間で、COEFF0レジスタ３２０に蓄積する。オー
バサンプリングクロック期間の第２の1/2 期間の間、す
なわち、オーバサンプリングクロック信号がハイレベル
であるとき、MPXOマルチプレクサ３２４はACCU0 累算器
３２２の内容をADDER0加算回路３２７の第１入力バス上
に伝送する。一方、ADDER0加算回路３２７の第２入力バ
スはＸＯＲゲート３２３の出力を受信する。ＸＯＲゲー
ト３２３は、ADDER0加算回路３２７に、オーバサンプリ
ングクロック期間の第２の1/2 期間に、信号線３０１上
にある入力サンプルSPLCの値に応じて、OEFF0 レジスタ
３２０の内容を伝送するか、あるいは、その内容を逆転
させた内容を伝送する。同時に、入力サンプルSPL の値
は、AND ゲート３２６を介して、ADDER0加算回路３２７
のキャリイン入力端子に入力される。
【００３１】ΣΔクロック期間の第２の1/2 期間の間、
信号線３０１上の入力ΣΔサンプルS(n+1)は、レジスタ
３２０に蓄積した係数C(n)と乗算され、その結果S(n+1)
×C(n)は、ADDER0加算回路３２７により、ACCU0 累算器
３２２の内容と加算される。この加算結果、すなわち、
PCM サンプルの部分的な計算C(0)×S(i) + C(1)×S(i+
1) + C(2)×S(i+2)....が、オーバサンプリングクロッ
クfs(c) の立ち下がりで、すなわち、ΣΔクロックfsの
クロック期間の第２の1/2 期間の終りで、ACCU0 累算器
３２２にロードされる。INCCTR0 カウンタ３２１を用い
てDELTA(i)系列を連続的に生成する。DELTA(i)系列は、
上述したヨーロッパ特許出願で説明したように、計算ブ
ロック３５０によるPCM サンプル計算に必要であり、カ
ウンタ３１１により次のように制御される。すなわち、
カウンタ３１１の出力がローレベルにセットされると、
INCCTR0 カウンタ３２１は、信号線３００上のオーバサ
ンプリングクロックfs(c) がハイレベルに切り換えられ
たとき、１だけインクリメントされる。逆に、カウンタ
３１１の出力がハイレベルにセットされると、INCCTRO
ウンタ３２１は、信号線３００上のオーバサンプリング
クロック期間の立上がりで、２だけデクリメントされ
る。そのため、クロック期間ごとに、もう少し正確に言
うと、オーバサンプリングクロックfs(c) がハイレベル
に切り換えられる、オーバサンプリングクロック期間の
1/2 期間ごとに、INCCTR0 カウンタ３２１は、C(n) = C
(n-1) + DELTA(n-1)の関係に従って、PCM サンプルを計
算するのに必要な係数の値を更新するのに用いられるDE
LTA の値をストアする。係数C(n)の値は次のクロック期
間の第１の1/2 期間に更新される。図２のデコード回路
３１０により生成されたＲ０クロックを用いて、異なる
レジスタやカウンタをリセットする。すなわち、COEFF0
レジスタ３２０、INCCTR0 カウンタ３２１、およびカウ
ンタ３１１は、信号線３０４上のR0クロックがハイレベ
ルに切り換えられたとき、リセットされる。逆に、ACCU
0 累算器３２２は、R0クロックがローレベルに切り換え
られたとき、リセットされる。さらに、カウンタ３１１
は信号線３０２上のPCM クロックが立上がるごとに切り
換えられる。そのため、信号線３０４上のPCM クロック
がハイレベルに切り換えられたとき、カウンタ３１１が
リセットされ、カウンタ３１１の出力がローレベルにセ
ットされる。そして、INCCTRカウンタ３２１はＮ個のオ
ーバサンプリングクロック期間の間、１だけインクリメ
ントされる。信号線３０２上の次のPCM パルスで、カウ
ンタ３１１の出力はハイレベルに切り換えられ、カウン
タ３１１の出力はハイレベルに切り換えられ、INCCTRカ
ウンタ３２１は、Ｎ個のオーバサンプリングクロック期
間の間に２だけデクリメントされる。同様に、信号線３
０２上の次のPCM クロックパルスで、カウンタ３１１の
出力は再びローレベルに切り換えられ、INCCTRカウンタ
３２１はＮ個のオーバサンプリングクロックの間に再び
１だけインクリメントされる。３×Ｎ個の連続するオー
バサンプリングクロック期間の終りに、ACCU0 累算器３
２２に、
信号線３０１上の入力ΣΔサンプルS(n+1)は、レジスタ
３２０に蓄積した係数C(n)と乗算され、その結果S(n+1)
×C(n)は、ADDER0加算回路３２７により、ACCU0 累算器
３２２の内容と加算される。この加算結果、すなわち、
PCM サンプルの部分的な計算C(0)×S(i) + C(1)×S(i+
1) + C(2)×S(i+2)....が、オーバサンプリングクロッ
クfs(c) の立ち下がりで、すなわち、ΣΔクロックfsの
クロック期間の第２の1/2 期間の終りで、ACCU0 累算器
３２２にロードされる。INCCTR0 カウンタ３２１を用い
てDELTA(i)系列を連続的に生成する。DELTA(i)系列は、
上述したヨーロッパ特許出願で説明したように、計算ブ
ロック３５０によるPCM サンプル計算に必要であり、カ
ウンタ３１１により次のように制御される。すなわち、
カウンタ３１１の出力がローレベルにセットされると、
INCCTR0 カウンタ３２１は、信号線３００上のオーバサ
ンプリングクロックfs(c) がハイレベルに切り換えられ
たとき、１だけインクリメントされる。逆に、カウンタ
３１１の出力がハイレベルにセットされると、INCCTRO
ウンタ３２１は、信号線３００上のオーバサンプリング
クロック期間の立上がりで、２だけデクリメントされ
る。そのため、クロック期間ごとに、もう少し正確に言
うと、オーバサンプリングクロックfs(c) がハイレベル
に切り換えられる、オーバサンプリングクロック期間の
1/2 期間ごとに、INCCTR0 カウンタ３２１は、C(n) = C
(n-1) + DELTA(n-1)の関係に従って、PCM サンプルを計
算するのに必要な係数の値を更新するのに用いられるDE
LTA の値をストアする。係数C(n)の値は次のクロック期
間の第１の1/2 期間に更新される。図２のデコード回路
３１０により生成されたＲ０クロックを用いて、異なる
レジスタやカウンタをリセットする。すなわち、COEFF0
レジスタ３２０、INCCTR0 カウンタ３２１、およびカウ
ンタ３１１は、信号線３０４上のR0クロックがハイレベ
ルに切り換えられたとき、リセットされる。逆に、ACCU
0 累算器３２２は、R0クロックがローレベルに切り換え
られたとき、リセットされる。さらに、カウンタ３１１
は信号線３０２上のPCM クロックが立上がるごとに切り
換えられる。そのため、信号線３０４上のPCM クロック
がハイレベルに切り換えられたとき、カウンタ３１１が
リセットされ、カウンタ３１１の出力がローレベルにセ
ットされる。そして、INCCTRカウンタ３２１はＮ個のオ
ーバサンプリングクロック期間の間、１だけインクリメ
ントされる。信号線３０２上の次のPCM パルスで、カウ
ンタ３１１の出力はハイレベルに切り換えられ、カウン
タ３１１の出力はハイレベルに切り換えられ、INCCTRカ
ウンタ３２１は、Ｎ個のオーバサンプリングクロック期
間の間に２だけデクリメントされる。同様に、信号線３
０２上の次のPCM クロックパルスで、カウンタ３１１の
出力は再びローレベルに切り換えられ、INCCTRカウンタ
３２１はＮ個のオーバサンプリングクロックの間に再び
１だけインクリメントされる。３×Ｎ個の連続するオー
バサンプリングクロック期間の終りに、ACCU0 累算器３
２２に、
【００３２】
【数３】
【００３３】の式に従ってΣΔパルスから取り出した１
つのPCM サンプルの値がロードされる。PCM サンプルは
R0クロックパルスごとにゲートの出力に伝送される。３
×Ｎ個の入力サンプルは（計算ブロック３５０で計算さ
れる）PCM 出力サンプルを生成するのに必要であるの
で、計算ブロック３５０で出力されたPCM 出力サンプル
は、その周波数はfs/3である。計算ブロック３６０およ
び３７０のオペレーションは同様であるが、そのオペレ
ーションは計算ブロック３５０でのオペレーションに対
して位相遅れがある。実際には、計算ブロック３６０
（または、計算ブロック３７０）では、位相が遅れたR1
クロック（または、R2クロック）により駆動される。R1
クロックは、図２に示すような信号線３０５（または、
３０６）上のデコード回路３１０により生成される。こ
れらの計算ブロックでのオペレーションは上述したアプ
リケーションで充分に説明され明らかにされている。そ
の結果、３つの計算ブロック３５０，３６０，および３
７０は、それぞれ、（ＯＲゲートの１つの入力端子に伝
送される）３×Ｎ個のサンプルごとに１つのPCM サンプ
ルを生成するが、fs/Nの周波数でPCM サンプル列を生成
する。ＯＲゲート３１４の出力端子はレジスタ３１５に
接続されており、レジスタ３１５は所要のfs/Nの周波数
でPCM データバス上にPCM ワードを供給する。
つのPCM サンプルの値がロードされる。PCM サンプルは
R0クロックパルスごとにゲートの出力に伝送される。３
×Ｎ個の入力サンプルは（計算ブロック３５０で計算さ
れる）PCM 出力サンプルを生成するのに必要であるの
で、計算ブロック３５０で出力されたPCM 出力サンプル
は、その周波数はfs/3である。計算ブロック３６０およ
び３７０のオペレーションは同様であるが、そのオペレ
ーションは計算ブロック３５０でのオペレーションに対
して位相遅れがある。実際には、計算ブロック３６０
（または、計算ブロック３７０）では、位相が遅れたR1
クロック（または、R2クロック）により駆動される。R1
クロックは、図２に示すような信号線３０５（または、
３０６）上のデコード回路３１０により生成される。こ
れらの計算ブロックでのオペレーションは上述したアプ
リケーションで充分に説明され明らかにされている。そ
の結果、３つの計算ブロック３５０，３６０，および３
７０は、それぞれ、（ＯＲゲートの１つの入力端子に伝
送される）３×Ｎ個のサンプルごとに１つのPCM サンプ
ルを生成するが、fs/Nの周波数でPCM サンプル列を生成
する。ＯＲゲート３１４の出力端子はレジスタ３１５に
接続されており、レジスタ３１５は所要のfs/Nの周波数
でPCM データバス上にPCM ワードを供給する。
【００３４】上述したように、レジスタ３１５の出力端
子に出力されるPCM ワードの系列には、ＤＣ成分が現れ
る。このＤＣ成分は、図示しないDSP により行われる線
形信号処理オペレーション、例えば、等化アルゴリズム
の実行や、モデムの場合でいえばクロックリカバリオペ
レーションに影響を与えるかもしれないものである。こ
のＤＣ成分は図３に示す回路、すなわち、今説明してい
る回路により抑制される。レジスタ３１５はPCM サンプ
ルを蓄積する。PCM サンプルは本発明の好ましい実施例
では（符号ビットを有する）２６ビットを備えており、
PCM データバス３０３上に出力される。PCM ワード長は
セレクタ４００により制限される。PCMード長は処理さ
れ、現在利用可能な１６ビットレジスタを用いてさらに
処理オペレーションを行うことができる。セレクタ４０
０の出力端子はバス４０１である。バス４０１は加算回
路４０２の第１入力バスに接続されている。加算回路４
０２の第２入力バスはレジスタ４０４の出力端子に接続
されている。加算回路４０２の出力端子は３ウェイセレ
クタ４０５の入力端子に接続されている。この３ウェイ
セレクタ４０５は信号線４１２上の制御信号SAT+、信号
線４１３上の制御信号SAT-、および信号線４１４上の制
御信号NO SATで飽和検知回路４０６により制御される。
セレクタ４０５は第１入力端子のワードか、第２入力端
子のワードか、あるいは加算回路４０２の出力端子に接
続されたバス４１１上のワードのいずれかを伝送する。
第１入力端子のワードとは、すなわち、最大アナログ値
に対応するPCM サンプルをデコードして得られた値7FFF
である。第２入力端子のワードとは、最小アナログ値を
デコードして得られた値8000である。飽和検知回路４０
６は図示しないディジタル信号プロセッサにALERT 信号
を供給する。ALERT 信号は変換プロセスにおける飽和の
態様を示す。セレクタ４０５の出力により、アナログ信
号に対応するPCM サンプル列が生成される。このアナロ
グ信号から初期DC成分が取り出される。このことは後程
説明する。レジスタ３１５の長さは、必要なデシメーシ
ョン係数Ｎの最大値に対応するようになっている。本発
明に係る好ましい実施例では、バス３０３は２６ビット
のＢ１−Ｂ２５およびＢＳ１を有し、Ｂ１は最低位ビッ
ト(LSB) であり、Ｂ２５は最高位ビット(MSB) であり、
ＢＳ１は符号ビットである。具体的には、PCM SPL レジ
スタ３１５のサイズをＮ 3 にできるようにすべきであ
る。ただし、Ｎは所望のデシメーション係数である。そ
のDC成分はPCM サンプルから次のようにして抑制され
る。すなわち、初期設定期間の間、図示しないディジタ
ル信号プロセッサは制御バス４１０を介してセレクタ４
００を制御し、２６ビットバス３０３上の最高位ビット
を選択する。その結果、残りの１５ビットバスが、バス
３０３の符号ビットＢＳ１に加算され、１６ビットバス
が構成される。次のようにして、バス３０３の２５ビッ
トから１５ビットが適正に選択される。すなわち、デシ
メーション係数Ｎが１ないし３２の間である場合、ディ
ジタル信号プロセッサはセレクタ４００を制御し、ビッ
トＢ１−Ｂ１５を選択する。すなわち、ビットＢ１−Ｂ
１５はバス４０１を介してセレクタ４００の出力端子に
伝送される。デシメーション係数Ｎが１ないし３２の間
でない場合は、デシメーション係数Ｎは３３ないし５０
の間の値を備え、セレクタ４００が制御され、ビットＢ
３−Ｂ１７が選択される。デシメーション係数Ｎが５１
ないし８０の間の値を備えている場合、セレクタ４００
はビットＢ５−Ｂ１９を選択する。デシメーション係数
Ｎが８１ないし１２８の間の値を備えている場合は、セ
レクタ４００はＢ１−Ｂ２１を選択する。デシメーショ
ン係数Ｎが１２９ないし１６０の間の値を備えている場
合は、セレクタ４００はビットＢ８−Ｂ２２を選択す
る。デシメーション係数Ｎが１６１ないし２０２の間の
値を備えている場合、セレクタ４００はビットＢ９−Ｂ
２３を選択する。デシメーション係数Ｎが２０３ないし
２５６の間の値を備えている場合は、セレクタ４００は
ビットＢ１０−Ｂ２４を選択する。最後に、デシメーシ
ョン係数Ｎが２５７ないし３２２の間の値を備えている
場合は、セレクタ４００はビットＢ１１−Ｂ２５を選択
する。２５ビットから１５ビットを選択するには、デシ
メーション係数Ｎの低位の値（すなわち、Ｎは１２８未
満の値）に対しては２から開始され、高位の値（すなわ
ち、Ｎは１２８を超える値）に対しては１から開始され
る。
子に出力されるPCM ワードの系列には、ＤＣ成分が現れ
る。このＤＣ成分は、図示しないDSP により行われる線
形信号処理オペレーション、例えば、等化アルゴリズム
の実行や、モデムの場合でいえばクロックリカバリオペ
レーションに影響を与えるかもしれないものである。こ
のＤＣ成分は図３に示す回路、すなわち、今説明してい
る回路により抑制される。レジスタ３１５はPCM サンプ
ルを蓄積する。PCM サンプルは本発明の好ましい実施例
では（符号ビットを有する）２６ビットを備えており、
PCM データバス３０３上に出力される。PCM ワード長は
セレクタ４００により制限される。PCMード長は処理さ
れ、現在利用可能な１６ビットレジスタを用いてさらに
処理オペレーションを行うことができる。セレクタ４０
０の出力端子はバス４０１である。バス４０１は加算回
路４０２の第１入力バスに接続されている。加算回路４
０２の第２入力バスはレジスタ４０４の出力端子に接続
されている。加算回路４０２の出力端子は３ウェイセレ
クタ４０５の入力端子に接続されている。この３ウェイ
セレクタ４０５は信号線４１２上の制御信号SAT+、信号
線４１３上の制御信号SAT-、および信号線４１４上の制
御信号NO SATで飽和検知回路４０６により制御される。
セレクタ４０５は第１入力端子のワードか、第２入力端
子のワードか、あるいは加算回路４０２の出力端子に接
続されたバス４１１上のワードのいずれかを伝送する。
第１入力端子のワードとは、すなわち、最大アナログ値
に対応するPCM サンプルをデコードして得られた値7FFF
である。第２入力端子のワードとは、最小アナログ値を
デコードして得られた値8000である。飽和検知回路４０
６は図示しないディジタル信号プロセッサにALERT 信号
を供給する。ALERT 信号は変換プロセスにおける飽和の
態様を示す。セレクタ４０５の出力により、アナログ信
号に対応するPCM サンプル列が生成される。このアナロ
グ信号から初期DC成分が取り出される。このことは後程
説明する。レジスタ３１５の長さは、必要なデシメーシ
ョン係数Ｎの最大値に対応するようになっている。本発
明に係る好ましい実施例では、バス３０３は２６ビット
のＢ１−Ｂ２５およびＢＳ１を有し、Ｂ１は最低位ビッ
ト(LSB) であり、Ｂ２５は最高位ビット(MSB) であり、
ＢＳ１は符号ビットである。具体的には、PCM SPL レジ
スタ３１５のサイズをＮ 3 にできるようにすべきであ
る。ただし、Ｎは所望のデシメーション係数である。そ
のDC成分はPCM サンプルから次のようにして抑制され
る。すなわち、初期設定期間の間、図示しないディジタ
ル信号プロセッサは制御バス４１０を介してセレクタ４
００を制御し、２６ビットバス３０３上の最高位ビット
を選択する。その結果、残りの１５ビットバスが、バス
３０３の符号ビットＢＳ１に加算され、１６ビットバス
が構成される。次のようにして、バス３０３の２５ビッ
トから１５ビットが適正に選択される。すなわち、デシ
メーション係数Ｎが１ないし３２の間である場合、ディ
ジタル信号プロセッサはセレクタ４００を制御し、ビッ
トＢ１−Ｂ１５を選択する。すなわち、ビットＢ１−Ｂ
１５はバス４０１を介してセレクタ４００の出力端子に
伝送される。デシメーション係数Ｎが１ないし３２の間
でない場合は、デシメーション係数Ｎは３３ないし５０
の間の値を備え、セレクタ４００が制御され、ビットＢ
３−Ｂ１７が選択される。デシメーション係数Ｎが５１
ないし８０の間の値を備えている場合、セレクタ４００
はビットＢ５−Ｂ１９を選択する。デシメーション係数
Ｎが８１ないし１２８の間の値を備えている場合は、セ
レクタ４００はＢ１−Ｂ２１を選択する。デシメーショ
ン係数Ｎが１２９ないし１６０の間の値を備えている場
合は、セレクタ４００はビットＢ８−Ｂ２２を選択す
る。デシメーション係数Ｎが１６１ないし２０２の間の
値を備えている場合、セレクタ４００はビットＢ９−Ｂ
２３を選択する。デシメーション係数Ｎが２０３ないし
２５６の間の値を備えている場合は、セレクタ４００は
ビットＢ１０−Ｂ２４を選択する。最後に、デシメーシ
ョン係数Ｎが２５７ないし３２２の間の値を備えている
場合は、セレクタ４００はビットＢ１１−Ｂ２５を選択
する。２５ビットから１５ビットを選択するには、デシ
メーション係数Ｎの低位の値（すなわち、Ｎは１２８未
満の値）に対しては２から開始され、高位の値（すなわ
ち、Ｎは１２８を超える値）に対しては１から開始され
る。
【００３５】そのため、２６ビットの累算器から１６個
の最高位ビットが選択される。ΣΔコーダはその最高精
度が１５ビットまたは１６ビットであるので、１６個の
最高位ビットを選択すると、その回路の全体的な精度を
出すことができなくなる危険性がある。
の最高位ビットが選択される。ΣΔコーダはその最高精
度が１５ビットまたは１６ビットであるので、１６個の
最高位ビットを選択すると、その回路の全体的な精度を
出すことができなくなる危険性がある。
【００３６】バス３０３上の２５ビットから１５ビット
を選択するには、PCM データバス３０３から符号ビット
が取り出されるので、標準の１６ビットバス４０１を利
用することができる。よって、１６ビットの単一回路、
特に、レジスタ４０４、加算回路４０２、セレクタ４０
５を利用することができ、デシメーションプロセスでDC
成分を正確に抑制できることを保証する。
を選択するには、PCM データバス３０３から符号ビット
が取り出されるので、標準の１６ビットバス４０１を利
用することができる。よって、１６ビットの単一回路、
特に、レジスタ４０４、加算回路４０２、セレクタ４０
５を利用することができ、デシメーションプロセスでDC
成分を正確に抑制できることを保証する。
【００３７】初期設定期間では、ディジタル信号プロセ
スはまずPCM サンプル列のDC成分の平均値を計算する。
この計算は次のようにして行う。すなわち、信号ｘの平
均値は、
スはまずPCM サンプル列のDC成分の平均値を計算する。
この計算は次のようにして行う。すなわち、信号ｘの平
均値は、
【００３８】
【数４】
【００３９】の関係から計算することができる。値Ｎが
大きい場合は、その精度が高い。平均値を連続的に評価
するには、新しいサンプルｘk に対して、
大きい場合は、その精度が高い。平均値を連続的に評価
するには、新しいサンプルｘk に対して、
【００４０】
【図５】
【００４１】を用いるのが好ましい。収束期間後、Mkは
評価し適正な値を与える。
評価し適正な値を与える。
【００４２】そして、ＤＳＰプロセッサは計算されたデ
ィジタル値の逆数をレジスタ４０４にロードする。この
ディジタル値は１６ビットのコードにコード化され、そ
の１６ビットのうち、符号ビットＢＳ１は飽和検知回路
４０６に伝送される。加算回路４０２の加算演算によ
り、評価されたDC成分の値が抑制される。そして、初期
設定期間が完了し、ＤＳＰは第２オペレーションフェー
ズに入る。この段階の間、実際のデータ伝送を行うこと
ができる。その第２オペレーションフェーズの間、ΣΔ
変換器の出力端子で生成されたΣΔパルス列（図５を参
照して後程説明する）は、図１の３つの並列計算ブロッ
ク３５０，３６０，および３７０により変換され、fs/N
のレートで、一意のPCM 26ビットサンプル系列が生成さ
れる。これと相関して、セレクタは、ディジタル信号プ
ロセッサの制御により、制限された１６ビットサンプル
系列（バス３０３上に符号ビットＢＳ１を備えている）
を生成する。この制限された１６ビットサンプル系列は
バス４０１を介して加算回路４０２に伝送される。その
結果、加算回路は１５ビットと符号ビットＢＳ３でコー
ド化されたDC成分を補償する。符号ビットＢＳ１は飽和
検知回路４０６に伝送される。
ィジタル値の逆数をレジスタ４０４にロードする。この
ディジタル値は１６ビットのコードにコード化され、そ
の１６ビットのうち、符号ビットＢＳ１は飽和検知回路
４０６に伝送される。加算回路４０２の加算演算によ
り、評価されたDC成分の値が抑制される。そして、初期
設定期間が完了し、ＤＳＰは第２オペレーションフェー
ズに入る。この段階の間、実際のデータ伝送を行うこと
ができる。その第２オペレーションフェーズの間、ΣΔ
変換器の出力端子で生成されたΣΔパルス列（図５を参
照して後程説明する）は、図１の３つの並列計算ブロッ
ク３５０，３６０，および３７０により変換され、fs/N
のレートで、一意のPCM 26ビットサンプル系列が生成さ
れる。これと相関して、セレクタは、ディジタル信号プ
ロセッサの制御により、制限された１６ビットサンプル
系列（バス３０３上に符号ビットＢＳ１を備えている）
を生成する。この制限された１６ビットサンプル系列は
バス４０１を介して加算回路４０２に伝送される。その
結果、加算回路は１５ビットと符号ビットＢＳ３でコー
ド化されたDC成分を補償する。符号ビットＢＳ１は飽和
検知回路４０６に伝送される。
【００４３】飽和検知回路４０６は図４に示す。図４に
示すように、飽和検知回路４０６はBS1,BS2 およびBS3
の値を受信し、SAT+を信号線４１２上に取り出し、SAT-
を信号線４１３上に、NO SATを信号線４１４上に取り出
し、少なくともALERT 制御信号を信号線４０７上に取り
出し、SAT+,SAT-,NO SATは図３に示すセレクタ４０５に
伝送される。ALERT 制御信号はディジタル信号プロセッ
サに伝送され、ディジタル信号プロセッサに飽和が検知
された旨を知らせる。図４を説明する。飽和検知回路４
０６はＡＮＤゲート５０１を備えている。ＡＮＤゲート
５０１は第１および第２入力端子はそれぞれBS1 ビット
およびBS2 ビットを受信し、第３反転入力端子はBS3 ビ
ットを受信する。ＡＮＤゲート５０１によりSAT-信号が
生成され、出力端子から信号線４１３上に出力される。
ＡＮＤゲート５０１の出力端子はＡＮＤゲート５０３の
第１反転入力端子に接続されている。さらに、飽和検知
回路４０６は第２ＡＮＤゲート５０２を含む。第２ＡＮ
Ｄゲート５０２は第１および第２反転入力端子と、第３
非反転入力端子とを有し、第１および２反転入力端子は
それぞれBS1 およびBS2 信号を受信し、第３非反転入力
端子はBS3 信号を受信する。ＡＮＤゲート５０２はSAT+
信号を生成し、SAT+信号を出力端子から信号線４１２上
に出力する。ＡＮＤゲート５０２の出力端子はＡＮＤゲ
ート５０３の第２反転入力端子に接続されている。ＡＮ
Ｄゲート５０３はNO SAT信号を生成し、その出力端子か
ら信号線４１４上に出力する。信号線４１４上のNO SAT
信号はインバータ５０４により反転され、ALERT 信号が
生成され、信号線４０７上に出力され、信号線４０７上
のALERT 信号はＤＳＰプロセッサに伝送される。
示すように、飽和検知回路４０６はBS1,BS2 およびBS3
の値を受信し、SAT+を信号線４１２上に取り出し、SAT-
を信号線４１３上に、NO SATを信号線４１４上に取り出
し、少なくともALERT 制御信号を信号線４０７上に取り
出し、SAT+,SAT-,NO SATは図３に示すセレクタ４０５に
伝送される。ALERT 制御信号はディジタル信号プロセッ
サに伝送され、ディジタル信号プロセッサに飽和が検知
された旨を知らせる。図４を説明する。飽和検知回路４
０６はＡＮＤゲート５０１を備えている。ＡＮＤゲート
５０１は第１および第２入力端子はそれぞれBS1 ビット
およびBS2 ビットを受信し、第３反転入力端子はBS3 ビ
ットを受信する。ＡＮＤゲート５０１によりSAT-信号が
生成され、出力端子から信号線４１３上に出力される。
ＡＮＤゲート５０１の出力端子はＡＮＤゲート５０３の
第１反転入力端子に接続されている。さらに、飽和検知
回路４０６は第２ＡＮＤゲート５０２を含む。第２ＡＮ
Ｄゲート５０２は第１および第２反転入力端子と、第３
非反転入力端子とを有し、第１および２反転入力端子は
それぞれBS1 およびBS2 信号を受信し、第３非反転入力
端子はBS3 信号を受信する。ＡＮＤゲート５０２はSAT+
信号を生成し、SAT+信号を出力端子から信号線４１２上
に出力する。ＡＮＤゲート５０２の出力端子はＡＮＤゲ
ート５０３の第２反転入力端子に接続されている。ＡＮ
Ｄゲート５０３はNO SAT信号を生成し、その出力端子か
ら信号線４１４上に出力する。信号線４１４上のNO SAT
信号はインバータ５０４により反転され、ALERT 信号が
生成され、信号線４０７上に出力され、信号線４０７上
のALERT 信号はＤＳＰプロセッサに伝送される。
【００４４】再度、図３を説明する。３つの制御信号SA
T+,SAT-,NO SATはセレクタ４０５により受信される。セ
レクタ４０５は次のように動作する。すなわち、NO SAT
信号がハイレベルである場合、バス４１１の内容は直接
セレクタ４０５の出力バスに伝送される。しかし、SAT+
信号がハイレベルである場合、セレクタ４０５は第１入
力バス上のディジタル値'7EEE'を伝送する。最後に、SA
T-信号がハイレベルである場合は、セレクタ４０５は第
２入力バス上のディジタル値'8000'を出力バス４０８上
に出力する。よって、出力バス４０８は、DC成分により
なんら影響を受けないPCM サンプル系列を搬送する。し
かも、一連のPCM サンプルを、第２動作段階の間、プロ
セッサにより直接処理することはできない。ＤＳＰプロ
セッサは（コード化プロセスの間にPCM サンプルに現れ
る）DC成分の評価値を計算する第１初期設定期間の間の
みに関わるので、おそらく、セレクタ４０５からのディ
ジタル処理資源は第２オペレーション段階の間に必要で
はないが、エコー取り消し、クロックリカバリ、または
プロシージャのような他の処理動作に充分影響を与える
ことができる。
T+,SAT-,NO SATはセレクタ４０５により受信される。セ
レクタ４０５は次のように動作する。すなわち、NO SAT
信号がハイレベルである場合、バス４１１の内容は直接
セレクタ４０５の出力バスに伝送される。しかし、SAT+
信号がハイレベルである場合、セレクタ４０５は第１入
力バス上のディジタル値'7EEE'を伝送する。最後に、SA
T-信号がハイレベルである場合は、セレクタ４０５は第
２入力バス上のディジタル値'8000'を出力バス４０８上
に出力する。よって、出力バス４０８は、DC成分により
なんら影響を受けないPCM サンプル系列を搬送する。し
かも、一連のPCM サンプルを、第２動作段階の間、プロ
セッサにより直接処理することはできない。ＤＳＰプロ
セッサは（コード化プロセスの間にPCM サンプルに現れ
る）DC成分の評価値を計算する第１初期設定期間の間の
みに関わるので、おそらく、セレクタ４０５からのディ
ジタル処理資源は第２オペレーション段階の間に必要で
はないが、エコー取り消し、クロックリカバリ、または
プロシージャのような他の処理動作に充分影響を与える
ことができる。
【００４５】図５を説明する。図５は本発明に係るA/D
変換器に用いられるΣΔ変換回路の好ましい実施例を示
す。このΣΔ変換回路は二重ループ構造を有する。この
ΣΔ変換回路は特にヨーロッパ特許出願第91480009.0号
（発明の名称：sigma-deltaconverter 、1991年１月17
日出願、本出願の出願人に譲渡されている）に記載され
ているものである。このヨーロッパ特許出願の番号を付
して実施例の一部とする。図５を説明する。変換される
アナログ信号であって信号線６０９上の信号に存在する
DC成分は、コンデンサ６１０により除去される。DC成分
が除去された信号は抵抗６１１の第１端子に伝送され
る。抵抗６１１の第２端子は演算増幅器(OA)６１４の反
転入力端子に接続されるとともに、抵抗６１２の第１端
子とコンデンサ６１３の第１端子に接続されている。演
算増幅器６１４の出力端子はコンデンサ６１３の第２端
子に接続され、しかも、抵抗６１７の第１端子に接続さ
れている。抵抗６１７の第２端子は第２演算増幅器６２
０の反転端子に接続されるとともに、抵抗６１８の第１
端子に接続され、コンデンサ６１９の第１端子に接続さ
れている。演算増幅器６２０の出力端子はコンデンサ６
１９の第２端子に接続されるとともに、閾値を設定する
Ｄ型ラッチ６２２のＤ入力端子に接続されている。ラッ
チ６２２は、CK入力端子に入力されたfsクロックに従っ
て、５ボルト（すなわち、Vcc が一般的である）または
０ボルトのいずれかに等しい電圧をその出力端子に出力
する。fsクロックを生成する回路の例は上述したヨーロ
ッパ特許出願第91480009.0号に詳細に説明されている。
基準電圧Vrefはラッチ６２２の正の電源電圧の値の1/2
の電圧に等しく、演算増幅器６１４および６２０の非反
転入力端子に印加されている。Ｄラッチ６２２の非反転
Ｑ出力端子６２３は、ＮＯＲゲート６１５（当業者には
7402型として知られている）の第１入力端子に接続され
ている。ＮＯＲゲート６１５の第２入力端子はfsΣΔク
ロックを受信する。NOR ゲート６１５の出力端子は抵抗
６１２の第２端子に接続されている。ラッチ６２２の反
転出力端子はＮＯＲゲート６２１の第１入力端子に接続
されている。ＮＯＲゲート６２１の第２入力端子はΣΔ
クロックfsを受信し、その出力端子は抵抗６１８の第２
端子に接続されている。ＮＯＲゲート６１５の出力端子
のフィードバック信号は、変換されるアナログ入力AC電
圧に加算され、演算増幅器６１４と、抵抗６１１および
６１２と、コンデンサ６１３とにより構成される回路に
より積分される。同様に、ＮＯＲ６２１の出力のフィー
ドバック信号は、演算増幅器６１４の出力端子の信号と
加算され、演算増幅器６２０と、抵抗６１７および６１
８と、コンデンサ６１９とにより構成される回路により
積分される。従って、二重ループ構造ΣΔコーダによ
り、非常の高レベルの信号対雑音比(SN 比)を達成する
ことができる。ラッチ６２２の出力端子Ｑから、ΣΔパ
ルスSPL 列が供給される。ΣΔパルスSPL は図１に示す
デシメーション回路に伝送される。
変換器に用いられるΣΔ変換回路の好ましい実施例を示
す。このΣΔ変換回路は二重ループ構造を有する。この
ΣΔ変換回路は特にヨーロッパ特許出願第91480009.0号
（発明の名称：sigma-deltaconverter 、1991年１月17
日出願、本出願の出願人に譲渡されている）に記載され
ているものである。このヨーロッパ特許出願の番号を付
して実施例の一部とする。図５を説明する。変換される
アナログ信号であって信号線６０９上の信号に存在する
DC成分は、コンデンサ６１０により除去される。DC成分
が除去された信号は抵抗６１１の第１端子に伝送され
る。抵抗６１１の第２端子は演算増幅器(OA)６１４の反
転入力端子に接続されるとともに、抵抗６１２の第１端
子とコンデンサ６１３の第１端子に接続されている。演
算増幅器６１４の出力端子はコンデンサ６１３の第２端
子に接続され、しかも、抵抗６１７の第１端子に接続さ
れている。抵抗６１７の第２端子は第２演算増幅器６２
０の反転端子に接続されるとともに、抵抗６１８の第１
端子に接続され、コンデンサ６１９の第１端子に接続さ
れている。演算増幅器６２０の出力端子はコンデンサ６
１９の第２端子に接続されるとともに、閾値を設定する
Ｄ型ラッチ６２２のＤ入力端子に接続されている。ラッ
チ６２２は、CK入力端子に入力されたfsクロックに従っ
て、５ボルト（すなわち、Vcc が一般的である）または
０ボルトのいずれかに等しい電圧をその出力端子に出力
する。fsクロックを生成する回路の例は上述したヨーロ
ッパ特許出願第91480009.0号に詳細に説明されている。
基準電圧Vrefはラッチ６２２の正の電源電圧の値の1/2
の電圧に等しく、演算増幅器６１４および６２０の非反
転入力端子に印加されている。Ｄラッチ６２２の非反転
Ｑ出力端子６２３は、ＮＯＲゲート６１５（当業者には
7402型として知られている）の第１入力端子に接続され
ている。ＮＯＲゲート６１５の第２入力端子はfsΣΔク
ロックを受信する。NOR ゲート６１５の出力端子は抵抗
６１２の第２端子に接続されている。ラッチ６２２の反
転出力端子はＮＯＲゲート６２１の第１入力端子に接続
されている。ＮＯＲゲート６２１の第２入力端子はΣΔ
クロックfsを受信し、その出力端子は抵抗６１８の第２
端子に接続されている。ＮＯＲゲート６１５の出力端子
のフィードバック信号は、変換されるアナログ入力AC電
圧に加算され、演算増幅器６１４と、抵抗６１１および
６１２と、コンデンサ６１３とにより構成される回路に
より積分される。同様に、ＮＯＲ６２１の出力のフィー
ドバック信号は、演算増幅器６１４の出力端子の信号と
加算され、演算増幅器６２０と、抵抗６１７および６１
８と、コンデンサ６１９とにより構成される回路により
積分される。従って、二重ループ構造ΣΔコーダによ
り、非常の高レベルの信号対雑音比(SN 比)を達成する
ことができる。ラッチ６２２の出力端子Ｑから、ΣΔパ
ルスSPL 列が供給される。ΣΔパルスSPL は図１に示す
デシメーション回路に伝送される。
【００４６】図６を説明する。図６はΣΔクロック生成
法を示す。インバータとしてのＮＯＲゲート７０２は、
その２つの入力端子で、信号線３００上のΣΔクロック
信号(C) を受信する。ΣΔクロック信号(C) は所要のΣ
Δ周波数を有する。ＮＯＲゲート７０２の出力端子は、
抵抗７０４の第１端子と、抵抗７０３の第１端子と、Ｎ
ＯＲゲート７０７の第１入力端子とに接続されている。
抵抗７０３の第２端子は電源（５ボルトが好ましい）に
接続されている。抵抗７０４の第２端子はコンデンサ７
０６の第１入力端子に接続されるとともに、ＮＯＲゲー
ト７０５の２つの入力端子に接続されている。コンデン
サ７０６の第２端子はグランドされている。ＮＯＲゲー
ト７０５の出力端子はＮＯＲゲート７０７の第２入力端
子に接続されている。ＮＯＲゲート７０７の出力端子
は、結局、所要のfsクロックを信号線７０８上に出力す
る。上述したヨーロッパ特許出願第9148009.0 号で記述
したように、fsΣΔクロックのレートで駆動されるＮＯ
Ｒゲート６１５および６２１を利用することにより、Σ
Δクロックの期間ごとに、Ｄラッチ６２２でRZ(return-
to-zero)ΣΔコードが生成され、その出力端子から供給
される。よって、ΣΔ変換器は閾値設定装置の立ち上が
り時間および立ち下がり時間の非対称に無感応になる。
その結果、SN比が実質的に高くなる。
法を示す。インバータとしてのＮＯＲゲート７０２は、
その２つの入力端子で、信号線３００上のΣΔクロック
信号(C) を受信する。ΣΔクロック信号(C) は所要のΣ
Δ周波数を有する。ＮＯＲゲート７０２の出力端子は、
抵抗７０４の第１端子と、抵抗７０３の第１端子と、Ｎ
ＯＲゲート７０７の第１入力端子とに接続されている。
抵抗７０３の第２端子は電源（５ボルトが好ましい）に
接続されている。抵抗７０４の第２端子はコンデンサ７
０６の第１入力端子に接続されるとともに、ＮＯＲゲー
ト７０５の２つの入力端子に接続されている。コンデン
サ７０６の第２端子はグランドされている。ＮＯＲゲー
ト７０５の出力端子はＮＯＲゲート７０７の第２入力端
子に接続されている。ＮＯＲゲート７０７の出力端子
は、結局、所要のfsクロックを信号線７０８上に出力す
る。上述したヨーロッパ特許出願第9148009.0 号で記述
したように、fsΣΔクロックのレートで駆動されるＮＯ
Ｒゲート６１５および６２１を利用することにより、Σ
Δクロックの期間ごとに、Ｄラッチ６２２でRZ(return-
to-zero)ΣΔコードが生成され、その出力端子から供給
される。よって、ΣΔ変換器は閾値設定装置の立ち上が
り時間および立ち下がり時間の非対称に無感応になる。
その結果、SN比が実質的に高くなる。
【００４７】
【発明の効果】以上説明したように、本発明によれば、
上記のように構成したので、ΣΔパルス列からDC成分を
正確に抑制することができる。
上記のように構成したので、ΣΔパルス列からDC成分を
正確に抑制することができる。
【図１】デシメーション回路の構造を示すブロック図で
ある。
ある。
【図２】ΣΔ／PCM 変換プロセスで必要とするクロック
信号を生成する回路を示すブロック図である。
信号を生成する回路を示すブロック図である。
【図３】本発明に係るDC成分抑制機構を示すブロック図
である。
である。
【図４】飽和検知回路４０６の構成を示すブロック図で
ある。
ある。
【図５】二重ループΣΔ変換器の構成を示すブロック図
である。
である。
【図６】fsクロックを生成する回路を示す回路図であ
る。
る。
【図７】ΣΔコーダを用いた従来のA/D 変換器の基本構
成を示すブロック図である。
成を示すブロック図である。
【図８】従来の単一ループΣΔ変換回路を示すブロック
図である。
図である。
３１１，３１２，３１３ カウンタ ３１４ ＯＲゲート ３１５ レジスタ ３２０，３３０，３４０ COEFF0レジスタ ３２１，３３１，３４１ INCCTR0 カウンタ ３２２，３３２，３４２ ACCU0 累算器 ３２３，３３３，３４３ ＸＯＲゲート ３２４，３３４，３４４ MPXOマルチプレクサ ３２５，３３５，３４５ ゲート ３２６，３３６，３４６ ＡＮＤゲート ３２７，３３７，３４７ ADDER0加算回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アラン ブラン フランス 06140 ヴァンス ビュイソ ン トゥレット／ルー ルートゥ ドゥ プラン 983 (72)発明者 パトリック ジャニィヨ フランス 06610 ラ ゴードゥ シュ マン ドゥ レルミタージュ 173 (72)発明者 ジェラール リシュテール フランス 06640 サン−ジャネ シュ マン デュ パリオー 138 (56)参考文献 特開 平１−212031（ＪＰ，Ａ) 特開 平１−204528（ＪＰ，Ａ) 特開 昭61−262926（ＪＰ，Ａ)
Claims (9)
- 【請求項１】 ΣΔクロック（ｆｓ）に同期して、ΣΔ
パルスＳ（ｉ）の列を、式 【数１】 ただし、 Ｃｎは所定のデシメーション係数に対応するデシメーシ
ョン・フィルタ係数の系列、 Ｎは所望のデシメーション係数、 ｎは前記式により定義されたシリーズの現在の要素、 ｉはΣΔパルスの要素Ｓ（ｉ）の現在のインディシアに
従ってＰＣＭサンプル列に変換するデシメーション・フ
ィルタ手段と、 抑圧デバイスであって、 ΣΔコード化プロセス中に現われるＤＣコンポーネント
を表すデジタル値であって、初期設定フェーズにて、前
記ＰＣＭサンプルを処理するデジタル信号プロセッサ
（ＤＳＰ）により計算されるデジタル値を蓄積する第１
手段（４０４）と、 初期設定期間に動作する第２手段（４０２）であって、
前記ストアされたデジタル値を前記各ＰＣＭサンプルか
ら受信し減算して、ＤＣコンポーネントが抑圧されたＰ
ＣＭサンプルの系列を生成する第２手段と、 抑圧されたＰＣＭサンプルの飽和を検出する第３手段
（４０６）であって、飽和状態の検出に応答して、所定
のＰＣＭサンプルを前記デジタル信号プロセッサ（ＤＳ
Ｐ）に伝送する第３手段とを含む抑圧デバイスとを備え
たことを特徴とする信号変換システム。 - 【請求項２】 ΣΔクロック（ｆｓ）に同期して、ΣΔ
パルスＳ（ｉ）列を、式 【数２】 ただし、 Ｃｎは所定のデシメーション係数に対応するデシメーシ
ョン・フィルタ係数の系列、 Ｎは所望のデシメーション係数、 ｎは前記式により定義されたシリーズの現在の要素、 ｉはΣΔパルスの要素Ｓ（ｉ）の現在のインディシアに
従ってＰＣＭサンプル列に変換するデシメーション・フ
ィルタ手段と、 抑圧デバイスであって、 ΣΔコード化プロセス中に現われるＤＣコンポーネント
を表すデジタル値であって、初期設定フェーズにて、前
記ＰＣＭサンプルを処理するデジタル信号プロセッサ
（ＤＳＰ）により計算されるデジタル値を蓄積する第１
手段（４０４）と、 初期設定期間に動作する第２手段（４０２）であって、
前記ストアされたデジタル値を前記各ＰＣＭサンプルか
ら受信し減算して、ＤＣコンポーネントが抑圧されたＰ
ＣＭサンプルの系列を生成する第２手段と、 前記ストアされたデジタル値と、前記ＰＣＭサンプル
と、前記ＤＣ抑圧されたＰＣＭ信号とに応答するセレク
タ手段であって、前記蓄積されたデジタル値を減算した
ことにより、前記抑圧されたＰＣＭ値の符号が前記ＰＣ
Ｍ値と前記デジタル値の符号と異なるとき、前記第２手
段の出力を禁止するセレクタ手段とを含む抑圧デバイス
とを備えたことを特徴とする信号変換システム。 - 【請求項３】 請求項１または２に記載の信号変換シス
テムにおいて、前記デシメーション・フィルタは、並列
配置した３つの計算手段（３５０，３６０，３７０）で
あって、前記ΣΔクロック（ｆｓ）から取り出された３
つの位相遅れクロックによりそれぞれ駆動される計算手
段であり、３×Ｎ個の連続する入力ΣΔパルスの系列か
ら、１つのＰＣＭサンプルを計算する計算手段を含むこ
とを特徴とする信号変換システム。 - 【請求項４】 請求項３に記載の信号変換システムにお
いて、前記３つの計算手段は、さらに、 前記ΣΔクロック（ｆｓ）により駆動される計数手段で
あって、Ｎ個のΣΔクロック・パルスに対して１だけイ
ンクリメントし、次のＮ個のΣΔクロック・パルスに対
して１だけデクリメントすることを繰り返してインクリ
メンテーション・パラメータ（ＤＥＬＴＡ（ｎ））を生
成する計数手段（３２１，３３１，３４１）と、 次に処理される入力サンプルＳ（ｉ＋ｎ）と乗算される
前記デシメーション・フィルタ係数の値を蓄積する蓄積
手段（３２０，３３０，３４０）と、 ΣΔクロック期間ごとにアクティブになって、前記蓄積
手段（３２０，３３０，３４０）を、前記インクリメン
テーション・パラメータ（ＤＥＬＴＡ（ｎ））でインク
リメントする手段（３２７，３３７，３４７）と、 前記蓄積手段（３２０，３３０，３４０）の内容Ｃ
（ｎ）からと、ΣΔサンプルＤ（ｉ＋ｎ）の列から、３
×Ｎ個の入力ΣΔサンプルごとに、１つのＰＣＭサンプ
ルを取り出す手段（３２３，３３７）とを備えたことを
特徴とする信号変換システム。 - 【請求項５】 請求項４に記載の信号変換システムにお
いて、前記計数手段（３２１，３３１，３４１）は、さ
らに、制御ラインを含み、該制御ラインが第１の論理レ
ベルになったときに１だけインクリメントを行い、前記
制御ラインが第２の論理レベルになったとき、２だけデ
クリメントを行うことを特徴とする信号変換システム。 - 【請求項６】 請求項４に記載の信号変換システムにお
いて、前記３つの計算手段（３５Ｏ，３６０，３７０）
は、それぞれ、さらに、 前記第１レジスタ（３２０，３３０，３４０）に接続さ
れた乗算手段（３２３，３３３，３４３）であって、Σ
Δクロック（ｆｓ）の期間ごとに、積Ｃ（Ｎ）×Ｓ（ｉ
＋ｎ）を計算するために、ΣΔパルス列を受信する乗算
手段と、 該乗算手段の乗算結果だけ連続的にインクリメントされ
る第２レジスタ（３２２，３３２，３４２）とを含むこ
とを特徴とする信号変換システム。 - 【請求項７】 ΣΔクロック（ｆｓ）に同期して、ΣΔ
パルスＳ（ｉ）の列を、式 【数３】 ただし、 Ｃｎは所定のデシメーション係数に対応するデシメーシ
ョン・フィルタの係数の系列、 Ｎは所望のデシメーション係数、 ｎは前記式により定義されたシリーズの現在の要素、 ｉはΣΔパルスの要素Ｓ（ｉ）の現在のインディシアに
従ってＰＣＭサンプル列に変換するデシメーション・フ
ィルタであって、 初期設定フェーズ中に、前記ＰＣＭサンプルを処理する
デジタル信号プロセッサ（ＤＳＰ）により計算されるデ
ジタル値であって、ΣΔコード化プロセス中に現われる
ＤＣコンポーネントを表すデジタル値を蓄積する手段
（４０４）と、 該デジタル値を蓄積する手段に結合されていて、前記初
期設定フェーズ後に動作する手段（４０２）であって、
前記デジタル値を前記各ＰＣＭサンプルから減算し、Ｄ
Ｃコンポーネントが抑圧されたＰＣＭサンプルの系列を
生成する手段と、 所定のデシメーション係数に対応する前記系列Ｃ（ｎ）
を生成する生成手段（３２１，３２７，３３１，３３
７，３４１，３４７）と、 該生成手段に結合された乗算手段（３２３，３３３，３
４３）であって、前記系列の各係数Ｃ（ｎ）をΣΔ入力
サンプルＳ（ｉ＋ｎ）と乗算する乗算手段と、 ゼロに等しい係数Ｃ（３×Ｎ−１）の生起を検出する検
出手段（３２１，３３１，３４１）と、 該検出手段に結合された手段（３１１，３１２，３１
３）であって、ＰＣＭサンプルの生成フェーズを制御す
るために、前記係数Ｃ（３×Ｎ−１）の生起の検出に応
答して、次のＰＣＭパルスの計算プロセスを開始させる
１つのΣΔクロックパルスをシフトするシフト手段とを
備えたことを特徴とするデシメーション・フィルタ。 - 【請求項８】 請求項７に記載のデシメーション・フィ
ルタにおいて、前記ΣΔクロック（ｆｓ）を受信する３
つの計算手段（３５０，３６０，３７０）であって、そ
れぞれ、３×Ｎ個の連続する入力ΣΔパルスの系列から
１つのＰＣＭサンプルを計算する計算手段であって、 リセット・ラインと制御ライン（３９１，３９３，３９
５）を有する計数手段（３２１，３３１，３４１）であ
って、前記制御ラインの状態に応じて、１だけのインク
リメントか、２だけのデクリメントのいずれかを行う計
数手段と、 対応するΣΔサンプルＳ（ｉ＋ｎ）により乗算される係
数の値Ｃ（ｎ）を蓄積する第１レジスタ（３２０，３３
０，３４０）と、 ΣΔクロック期間ごとにアクティブになる加算手段（３
２７，３３７，３４７）であって、前記第１レジスタに
ロードされる次の係数を計算するために、前記計数手段
の内容と、前記第１レジスタ（３２０，３３０，３４
０）の内容とを加算する加算手段と、 前記計算手段にて、前記予め定めたデシメーション係数
に対応する係数Ｃ（ｎ）を生成するために、前記計数手
段（３２１，３３１，３４１）の制御信号とリセット信
号をそれぞれ生成する手段とを含む計算手段を備えたこ
とを特徴とするデシメーション・フィルタ。 - 【請求項９】 請求項８に記載のデシメーション・フィ
ルタにおいて、 １つのΣΔクロック・パルスを、１つのＰＣＭクロック
・パルス生成だけシフトする決定に応答して、位相訂正
を前記ＰＣＭクロック・パルスに伝送する手段と、 前記位相訂正が生じたときに、１つのＰＣＭサンプルの
計算をちょうど完了した計算手段（３５０，３６０，３
７０）に含まれる計数手段（３２１，３３１，３４１）
をリセットする手段と、 対応するＰＣＭサンプル計算が完全に完了するまで動作
し続ける２つの計算手段（３６０，３７０）の前記制御
信号の同期を遅延させる手段とをさらに含むことを特徴
とするデシメーション・フィルタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP92480099A EP0577902B1 (en) | 1992-07-10 | 1992-07-10 | Decimation filter for a sigma-delta converter and A/D converter using the same |
| FR92480099.8 | 1992-07-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06132829A JPH06132829A (ja) | 1994-05-13 |
| JP2687842B2 true JP2687842B2 (ja) | 1997-12-08 |
Family
ID=8211794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5133504A Expired - Lifetime JP2687842B2 (ja) | 1992-07-10 | 1993-06-03 | 信号変換システムおよびデシメーションフィルタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5461641A (ja) |
| EP (1) | EP0577902B1 (ja) |
| JP (1) | JP2687842B2 (ja) |
| DE (1) | DE69223508T2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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