JP3919066B2 - 周波数サンプリングに基づくデジタル位相弁別 - Google Patents

Description

（技術分野）
本発明は、デジタル位相弁別（digital phase discrimination）に関する。
（背景技術）
位相弁別は、デジタル無線通信、特に、あらゆる角度変調デジタル無線受信機において重要である。位相弁別と周波数弁別とは緊密な関係を有している。一般に、周波数弁別は、アナログ回路、例えばIQ周波数弁別器を用いて行われる。アナログ周波数弁別器は大きな欠点を有している。IQ周波数弁別器では、弁別器は多数のアナログ部品、２つのA/D変換器および数値逆正接演算（numerical arctangent operation）を必要とし、これが、回路を非常に複雑にしている。
デジタル論理エレメントのみを用いて信号の瞬間位相を表す値を作る既知の方法が存在する。このような種々の方法が、本願に援用する米国特許第5,084,669号に開示されている。より詳しくは、この米国特許には、信号の瞬間位相を決定し、必要な場合にはこれから瞬間周波数を求めるデジタル回路が開示されている。この米国特許に開示された回路は全デジタル化されているが、その回路構成は複雑である。従って、簡単な全デジタル態様で信号の瞬間位相を決定する改良された方法および装置は、当業者により、好都合に受け入れられるであろう。
（発明の開示）
概していえば、本発明は、第２クロック信号に対する第１クロック信号の位相を決定するための簡単な全デジタル方法および装置を提供する。第１クロック信号はRF信号のような周期的アナログ信号のデジタル近似とすることができる。相対位相情報を含むデジタルビットの流れをつくるのに、サンプリング技術を使用する。デジタルビットの流れから、相対位相を表すデジタル語を形成する。このデジタル語は、デジタルフィルタを用いて形成される。好ましくは、シグマ−デルタ（時には、デルタ−シグマと呼ばれることもある）A/D変換器に適用できるデジタルフィルタリング技術の広範囲の部分を、デジタル流に直接適用できる。適当に選択される重み関数を用いることにより、高精度が得られる。
本発明の他の態様によれば、第１クロック信号の周波数と、第２クロック信号の周波数の比を決定する方法が提供される。第１クロック信号は、第２クロック信号に従ってサンプリングされて、デジタルビットまたは記号の流れを作り、デジタルビットまたは記号の流れから、周波数の比を表すデジタル語が形成される。デジタル語は、デジタルビットまたは記号の流れをフィルタリングすることにより形成できる。上記方法を実施する装置は、第２クロック信号に従って第１クロック信号をサンプリングしてデジタルビットまたは記号の流れを作る回路と、このデジタルビットの流れから、周波数の比を表示するデジタル語を形成するデジタルフィルタのような回路とで構成できる。好ましくは、デジタルフィルタは、異なるデジタルビットまたは記号に異なる重みを適用する重み関数を使用する。
本発明の関連態様によれば、他方のクロック信号に従って一方のクロック信号をサンプリングしてデジタルビットまたは記号の流れを作る段階を有し、各デジタルビットまたは記号は、他方のクロック信号の特定時限中に生じる一方のクロック信号の所定の極性の多数の遷移を表し、デジタルビットまたは記号の流れは更に処理されて周波数の比を決定することを特徴とする２つのクロック信号の周波数の比を表すデータ流を作る方法が提供される。２つのクロック信号の周波数の比を表すこのようなデータ流を作る回路は、第１クロック信号が供給される第１入力ターミナルと、第２クロック信号が供給される第２入力ターミナルとで構成でき、この回路は、出力信号としてデジタルビットまたは記号の流れを作り、各デジタルビットまたは記号は、他方のクロック信号の特定時限中に生じる一方のクロック信号の所定の極性の多数の遷移を表し、デジタルビットまたは記号の流れは更に処理されて周波数の比を決定する。
（発明を実施するための最良の形態）
本発明は、添付図面に関連して述べる以下の説明から一層良く理解されるであろう。
本発明のデジタル周波数サンプリング弁別により行われるアプローチは、Candy等の著書「オーバサンプリングデルタ−シグマデータ変換器（Oversampling Delta-Sigma Data Converters）」（IEEE出版、Pisscataway、ニュージャージ州、１９９２年、第１頁〜第６頁）等の参考文献に記載の従来技術において良く知られたシグマ−デルタA/D変換に似ていることが理解されよう。シグマ−デルタ変換器は、ナイキスト速度(rate)より非常に高い周波数で、変動振幅アナログ入力信号を簡単なデジタルコードに変調する。この変調器の設計は、時間導出を振幅導出に変換できるようにする。図１に示すシグマ−デルタ変調器のサンプリングされたデータ回路は、本願に開示する周波数サンプリングの理解に役立つものである。
図１に示すように、サンプル時間iで発生する入力信号x_iは、ここから、サンプル時間iで出力信号y_iを減算する。この結果は、出力信号w_iをもつアキュムレータに適用される。サンプル時間iでのアキュムレータの「新」入力信号は、アキュムレータの「旧」出力信号と結合されて、アキュムレータの新出力信号を形成する。アキュムレータの出力信号は量子化され、量子化は、誤差e_iを加えたものとして表される。量子化器の出力信号は、最終出力信号y_iである。
ここで、入力信号X_iは２つの周波数の比であり、かつ量子化器は２レベル量化器であると仮定する。また、対象とする時限での２つの周波数の比は、例えば0.6875である。図２に示すように、この値は最初に累算（アキュムレート）され、0.6875の累算値が得られる。この累算値は１より小さく、値0.6875は累算値に再び加算され、1.375の新しい累算値が得られる。今やこの値は１より大きいので、0.6875から１を減じ、得た値（0.6875−１＝−0.3125）をアキュムレータに加えれば、1.0625の値が得られる。演算はこの態様で続けられる。上記演算シーケンス中、各累算値から整数部すなわち１または０を取り出すことによりデータ流が作られる。
図３を参照すれば、図２に示した数値のシーケンスの解釈が理解されよう。２つのクロック信号が示されている。再び、対象とする時限中の下方のクロック信号に対する上方のクロック信号の周波数の比は0.6875であると仮定する。時間t＝０で、両クロック信号の立上りエッジ（rising edge）は一致する。下方のクロック信号の最初の連続立上りエッジでは、上方のクロック信号の0.6875時限が遅延される。下方のクロック信号の次の立上りエッジでは、上方のクロック信号の1.375時限が遅延される。下方のクロック信号の次の立上りエッジでは、上方のクロック信号の最初の時限の遅延のため、上方のクロック信号の1.0625時限が遅延され、以後、同様に反復される。
図４には、上記例で説明したデータ流に対応するデータサンプルに使用できる捕獲回路すなわち周波数サンプリング回路の概略図が示されている。例示の実施形態では、クロック信号の比は、より速いクロックのたった１つの立上りエッジが、より遅いクロックの単一時限中に生じるような比であると仮定する。他の実施形態では、この仮定を適用する必要はない。
捕獲回路は、入力部４０１および出力部４０３を有している。入力部は２つのセクションCH1およびCH2を有し、これらの両セクションは、誤差を最小にするため入念に一致されなくてはならない。各セクションは、直列に接続されたDフリップ−フロップの連鎖からなる。以下の記載において、それぞれのフリップ−フロップ自体およびこれらのそれぞれの出力信号を示すのに同じ参照番号が使用される。
各セクション内で、連鎖の第１フリップ−フロップは、サンプリングされたクロック信号Fxによりクロックされる。連鎖の次のフリップ−フロップは、サンプリングクロック信号Fsによりクロックされる。上方セクションの第１フリップ−フロップQ1のD入力は、該フリップ−フロップの~Q（~Q：Qの反転）出力に接続される。両セクションの残りのフリップ−フロップは、直列に、すなわちQからD、QからDへと接続される。
入力部の機能は、１）クロック信号Fxの立上りエッジで遷移する互いに論理的に逆の２つの信号を発生すること、２）クロック信号Fsの立上りエッジに２つの信号の値をラッチすること、および３）１つのクロックから他のクロックへの遷移を検出することにある。２つのクロック信号の非同期から生じる不安定性を最小にするには、直列の付加中間段Q3、Q4が必要になり、実際に、特定の設計ではこのような多段が望まれる。
例示の実施形態では、出力部は、３つの２入力NANDゲートを有している。それぞれのNANDゲートN1、N2は、入力部の最終フリップ−フロップ段のDおよび~Q信号に接続される。NANDゲートN1、N2の出力信号は別のNANDゲートN3に接続 され、捕獲回路の最終出力を形成する。
出力部の機能は、２つの入力セクションにより形成される２つのチャンネルのいずれにおいても、１つのサンプルクロックから次のサンプルクロックへの入力部クロック信号レベルの変化を検出することにある。２つの入力セクションはピンポン態様で機能し、入力信号レベルの変化を交互に検出する。
図４の捕獲回路の作動は、図５のタイミング図を参照することにより、一層完全に理解されよう。２つのチャンネルの第１段は、入力クロック信号の立上りエッジとほぼ一致（但し、僅かに遅延）する逆信号Q1、Q2を形成する。信号Q3、Q4は、サンプルクロックに従って、それぞれ信号Q1、Q2をサンプリングすることにより形成される。信号Q5、Q6は、それぞれ、信号Q3、Q4の遅延レプリカである。NANDゲートは、協働して、論理関数X＝Q3・~Q5νQ4・~Q6を実現する。
図５の例では、例示の信号は、全て、理想化された方形波信号である。実際には、信号は、有限の立上り時間および立下り時間を有する。図６に示すように、信号Q1、Q2の有限立上り時間および立下り時間および回路の非同期の可能な効果は、不安定性にある。ここで、信号Q3、Q5および信号Q4、Q6は、１サイクルについて各々不確定状態にある。この結果得られる回路の出力は、必ずしも正確ではない。しかしながら、回路の全作動についての時折の誤った決定の効果は無視できるものである。不安定性の時間窓は、路の全利得を増大させることにより減少される。Q3、Q4での利得が、誤差の確率を許容できるレベルに低下させるのに充分な大きさであれば、付加回路は全く不要である。そうでない場合には、利得を増大させる付加回路が必要になる。
図４に示すような捕獲回路により作られるデータ流から２つのクロック信号の周波数の比を回復させるため、デジタルフィルタリングが適用される。好ましくは、シグマ−デルタ（またはデルタ−シグマ）A/D変換器に適用できるデジタルフィルタリング技術の広範囲な部分がデジタル流に直接適用される。また、適当に選択される重み関数を使用することにより、高精度を得ることができる。
重み付き積和（weighted sum of products）は、FIRフィルタの一例である。従って、これまでに説明された重み関数は、デジタルフィルタリング理論でのFIRフィルタの重み関数である。しかしながら、FIRフィルタを使用できることも認識すべきである。FIRデジタルフィルタリングのプロセスでは、データサンプルの「窓」の中央での周波数の比の評価を得るには、窓に重み関数が適用される。次に、窓は、次のサンプルのシーケンスに「ピックアップされかつ移動」される。窓化（windowing）は、一般にオーバーラップする。例えば、窓は２５６個のサンプルをもつことができる。
図７を参照すると、２５６個のサンプルの窓についての２つの別の重み関数が示されている。重み関数は正規化され、重み関数で囲まれた領域の面積は１であることを意味する。破線で示す１つの重み関数は直線からなる一定の重み関数である。実線で示す他の重み関数は、三角形の重み関数である。重み関数は、デジタルFIRフィルタにおけるインパルス応答関数である。
図８および図９には、それぞれ直線重み関数および三角形重み関数を用いた場合のデジタルフィルタリングの結果が示されている．図８および図９の両場合において、周波数比は、0.687の直ぐ下から0.693の直ぐ上まで増大している。図８から明らかなように、直線重み関数を用いると、量子化信号（quantitized signal）は、局部平均が平均入力に等しくなるような態様で、入力に隣接する２つのレベル間で振動する。平均誤差は、１７７２ppmであると計算された。図９に示すように、三角形の重み関数を使用して、量子化信号は８３ppmの平均誤差で入力を追跡する。
図１０には、三角形重み関数を適用しかつ所望のデジタルフィルタリングを達成するのに使用される例示のアキュムレータの概略図が示されている。図示の例では、周波数アキュムレータは、７ビットカウンタ１０１と、１４ビット加算器１０３と、１４ビットレジスタ１０５とを使用している。７ビットカウンタの出力は、加算器の１つの入力に供給される。７ビットカウンタの機能は、０から１２７までカウントアップし、次に１２７から０までカウントダウンすることである。１２７のカウントは、連続して２回行われる。この動作は、フリップ−フロップ１０７を用いて達成される。フリップ−フロップは、同じ周波数Fsでクロックされる。７ビット加算器のターミナルカウント信号は、フリップ−フロップへの入力である。フリップ−フロップの出力は、７ビットカウンタのカウントダウン入力である。
「オーバサンプリングされた」データ流は、加算器の制御入力に接続される。データ流の現在のビットが１であるとき、加算が行われる。現在のビットが０であるときには、いかなる加算も行われない。加算器のキャリーイン入力（Carry In input）は高に設定され、重み範囲が有効に１から１２８になるようにする。
１４ビットレジスタはサンプル周波数Fsによりクロックされる。その出力は加算器の他の入力に供給される。その入力は、加算器により作られた出力語を受け入れる。１４ビット加算器の機能は、２５６クロックの累算を行うことである。２５６クロックの終時に、１４ビット加算器の出力が、周波数比の推定量（estimator）として使用される。より詳しくは、図示の例では、アキュムレータの出力は、R×１２８×１２９に等しくなり、ここで、Rは周波数比の推定量である。
当業者ならば、本発明は、その本質的特徴から逸脱することなく他の特定形態に具現できることが理解されよう。従って、本願に開示された実施形態は、全ての点で例示であり、制限的なものではない。本発明の範囲は、上記説明によってではなく、特許請求の範囲の記載によって定められるものであり、本発明の意味および均等物の範囲内のあらゆる変更は、特許請求の範囲に包含されるものである。
【図面の簡単な説明】
【図１】 本発明の一実施形態による周波数サンプリングの理解に役立つシグマ−デルタ変調器およびサンプリング回路のサンプリングされたデータモデルを示すブロック図である。
【図２】 入力周波数が基準周波数の0.6875倍である場合の図１の回路モデルの演算を説明するための表である。
【図３】 図１の回路モデルの演算原理を、この原理に発想を得た本発明の一実施形態による周波数サンプリング回路に周波数の比が０．６８７５である２つのクロック信号が入力されたと仮定した場合に対比させて説明するタイミング図である。
【図４】 図１の回路モデルに発想を得た周波数サンプリングの一例を示す概略図である。
【図５】 図４の周波数サンプリング回路の作動を示す第１タイミング図である。
【図６】 図４の周波数サンプリング回路の作動を示す第２タイミング図である。
【図７】 図４周波数サンプリング回路のような回路により作られるデジタルビット流のデジタルフィルタリングの遂行に使用される２つの異なる重み関数を示すグラフである。
【図８】 一定の重み関数を用いてデジタル周波数弁別器から得た精度を示すグラフである。
【図９】 三角形重み関数を用いてデジタル周波数弁別器から得た精度を示すグラフである。
【図１０】 図４の周波数サンプリング回路のような周波数サンプリング回路に関連して使用されるデジタルフィルタの一例を示すブロック図である。

Claims (2)

1. 第１クロック信号（ Fx ）の立ち上りエッジで遷移する相互に逆の論理値を有する２つの信号を発生させ、かつ、第２クロック信号（ Fs ）の立ち上りエッジで上記２つの信号の値をラッチすることにより、前記第２クロック信号の１周期内における前記第１クロック信号の遷移の存否を示すデジタルビット流を生成する周波数サンプリング部、及び
   前記デジタルビット流をデジタルフィルタリングすることにより、前記第１クロック信号及び第２クロック信号の周波数比を得るデジタルフィルタリング部を含む、デジタル無線通信において用いられるデジタル周波数弁別装置。
2. 前記デジタルフィルタリング部は、それぞれのデジタルビットに異なる重みづけを与える重み関数を用いて、前記デジタルビット流をデジタルフィルタリングする、請求項１に記載のデジタル周波数弁別装置。

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