JP2006503466A - 通信クロック周波数を識別するデータ処理装置 - Google Patents

Abstract

データ処理装置は、固有ビット・パターンを備える同期ブレイク間隔と前記同期ブレイク間隔によって識別される同期フィールド間隔とを含むメッセージを受信する。前記同期フィールド間隔のタイミング特性は、前記メッセージのビット期間の長さを指定する。クロック・ソース回路は、前記メッセージからビットをサンプリングする時間点を定義するサンプリング・クロック信号を供給する。前記クロック・ソース回路は、前記サンプリング・クロック信号の周波数を前記同期フィールド間隔の前記タイミング特性に適合させる。前記クロック・ソース回路は、前記同期ブレイク間隔が、ビット期間値の範囲に関する前記固有ビット・パターンに合致する潜在的同期ブレイク間隔を検索し、前記潜在的同期ブレイク間隔により識別された前記同期フィールド間隔によって指定される前記適合された周波数で前記サンプリング・クロック信号を供給する前の条件として、当該潜在的同期ブレイク間隔によって識別された前記同期フィールド間隔が、ビット期間を前記指定されたビット期間に関する前記固有パターンに合致するような持続時間で指定するかを各々の潜在的同期ブレイク間隔に関して検査する。サンプリング・クロック信号の供給は、前メッセージの終了の後に前記条件が合うまで好ましくは抑えられる。

Description

本発明は、信信号を受信する、入力ポートを備えるデータ処理装置に関する。

データ処理機器において、データ・シリアル・ビット・ストリームは、異なる装置間でデータを通信するのに頻繁に用いられる。連続して受信されたビットは、例えば８ビットのデータ語に形成される。受信の間、ストリームからの異なるビットのサンプリングは、通常、クロック信号の制御の元に実行される。既定された固定周波数を有するクロック信号は、この目的に頻繁に用いられるが、代わりの周波数間の選択も、既知である。例えば、ＰＣＴ特許出願第ＷＯ９９６０７６０号から、サンプリング・クロック信号が、マスタ・クロックから通信信号の測定された特性へ得られるのに用いる除数を適合するクロック回路は、既知である。

適合され得るビット期間を用いる処理機器の別の例は、いわゆるＬＩＮバス・プロトコルを用いる機器である。ＬＩＮプロトコルは、分離クロック信号の伝送なしに、メッセージを含む通信信号の伝送を規定をする。クロック信号は、通信信号の受信器にローカルに作成される。各々のメッセージは、トグリング・ビット・パターンが伝送される間である時間間隔を定義する同期フィールド（ｓｙｎｃ・ｆｉｅｌｄ）を含む。このビット・パターンは、メッセージ中に用いられるビット期間を含む。同期フィールドは、受信回路に、通常多数の入手可能なビット周波数の一つを選択することによって、正しいビット期間でローカル・クロックを生成することを可能にさせる。

ＬＩＮプロトコルによると、同期フィールドは、いわゆる同期ブレイク（ｓｙｎｃ・ｂｒｅａｋ）に先行されており、この同期ブレイクは、受信器に、同期ブレイクの直後に続く同期フィールド及びメッセージの開始を識別することを可能にする。同期ブレイクは、メッセージにおいて他の場所では起こり得ない固有のビットのパターン、すなわち、メッセージの他の部分内の連続するバイト間の間隔よりも長く継続する連続した低レベル信号を含む。したがって、同期ブレイクは、同期フィールドが、後に続くかそれとも続かないかを決定する検出間隔として機能し、同期フィールドは、ビット期間を測定する測定インターバルとして機能する。

斯様な機器は、予想され得るクロック信号周波数が、従来のＬＩＮ受信器におけるように、既定の制限された範囲内又は少数の周波数の範囲内の周波数で用いられる場合、うまく作動する。クロック信号周波数が、広範囲にわたり実質的に連続的に変化するのを許可される場合に、問題が生じる。この場合、高クロック周波数における同期ブレイク間隔の持続時間は、低クロック周波数における低レベルの通信信号の持続時間と等しくあり得る。クロック周波数が、十分な精度で先験的に既知で無い場合、同期ブレイク間隔は、通常のメッセージ・データから確実に区別することが可能でない。したがって、次の同期ブレイク間隔を検索する前にメッセージの終わりの検出を利用すること、すなわち、メッセージ処理及び周波数選択を統合することが、必要であった。このことは、受信器回路をより高費用なものにする。

本発明の目的は、特に、通信クロック周波数が、広範囲にわたり変化し得る場合に、メッセージの終わりについての情報を必要とすることのない、同期フィールドの検出に対応するデータ処理装置を提供することである。

本発明の更なる目的は、特に、メッセージの受信と並行した、メッセージの開始の連続的な監視を提供することである。

本発明は、請求項１に従うデータ処理装置を提供する。本発明によると、当該装置は、潜在的同期ブレイクとこれら同期潜在的ブレイクによって識別される同期フィールドとの組合せを検索し、その後、この識別された同期フィールドを一般的に先行する潜在的同期ブレイクが、この識別された同期フィールドによって指定されるビット期間に関し適切な持続時間を有していたかどうかを確かめる。同期フィールドに適合されたビット期間を有するサンプリング・クロック信号は、潜在的同期ブレイクの持続時間が、この識別された同期フィールドによって指定されるビット期間に適切であると分かっていた場合にのみ、メッセージからのビットをサンプルするのに適用される。したがって、如何なるビット期間も用いられ得る。

ＬＩＮプロトコルにおいて、同期フィールド間隔は、通信信号内で同期ブレイク間隔の後にすぐに続くので、同期ブレイクが一度分かっている場合、同期フィールド間隔の場所は、明らかであるという点で、同期ブレイク間隔は、同期フィールド間隔を識別する。しかし、本発明から逸脱することなく、同期フィールド間隔を同期ブレイク間隔で識別する他の方法は、同期フィールド間隔が同期ブレイク間隔の場所に基づき位置され得る限り、同期ブレイク間隔のすぐ前にある同期フィールド間隔を伝送するステップ、又は通信信号において同期ブレイク間隔の前又は後の既定の数のパルスの後に同期フィールド間隔を伝送するステップ等が、提供され得る。

実施例において、追加的な検査は、同期フィールドの内部タイミングが、適合されたビット期間に対応するかを識別することによって、実行される。したがって、メッセージの開始のより信頼度の高い検出さえも、保証される。

好ましくは、クロック・ソース回路は、受信回路と並行して動作し、受信回路が通信信号からビットをサンプリングする一方で検索を進める。したがって、同期ブレイクを見逃すリスクは、低減される。好ましくは、受信は、新しい同期ブレイクが、メッセージの受信の間に検出される場合、終了される。

本発明のこれら及びほかの目的及び有利な態様は、添付図面を用いて説明される。

図１は、入力処理器１０及び更なる処理器１２を備えるデータ処理装置を示す。入力処理器１０は、命令処理器１００、命令メモリ１０２、クロック回路１０４、タイマ回路１０６及びハンドシェイク（ｈａｎｄｓｈａｋｅ）回路１０８を含む。データ処理装置の通信入力１４は、命令処理器１００及びタイマ回路１０６に結合される。クロック回路１０４は、タイマ回路１０６に結合され、このタイマ回路は、順に、ハンドシェイク回路１０８を介して命令処理器１００に結合される。命令処理器１００は、命令メモリ１０２、ハンドシェイク回路１０８及び更なる処理器１２に結合される。

図２は、時間の関数として、パルス２８を有するトリガ（ｔｒｉｇｇｅｒ）信号２６、命令周期のバースト２２並びにビット期間２１及びデータ語周期２０を示す。図２は、単一データ語におけるビットに関するビット期間２１の一つのグループを示すのみであるが、メッセージは、斯様な複数のグループを含み得、各々のグループは連続するデータ語に関し、各々のグループは自身のデータ語周期２０を備えることを理解されるべきである。

動作において、異なるビット期間２１における一時的に連続的なビットを表す信号が、入力１４へ供給される。ビットが、入力１４において入手可能である場合、タイマ回路１０６は、各々の時点においてトリガ・パルス２８を生成する。トリガ・パルス２８のタイミングは、トリガ・パルス２８が、対応するビットが入力１４において安定していると既知である期間内のどこかで各々生成される限りにのみ重要である。更に、パルスは、次のトリガ・パルス２８の前において各々のバースト２２の完了を可能にするため、互いの間に十分な距離を有するべきである。受信ラッチは、入力ビットをラッチするように与えられ得、この場合、トリガ・パルスは、ビットが安定である期間の外でも生成され得る。

命令処理器１００は、トリガ・パルス２８に応答して、命令メモリ１０２から一群の命令をフェッチして、各々の群の命令を命令周期の各々のバースト２２において実行する。多数の斯様なバースト２２の後、データ語の全てのビットは、入力１４に到着してあり、命令処理器１００によって処理されている。前記バースト２２の最後の１つにおいて、命令処理器１００は、当該データ語を更なる処理器１２へデータ語周期２０において出力する。このことは、如何なるクロック信号も複数ビットの連続ビットをクロックするのに用いられ得るようにして、全ての受信されたビットをパラレルに又はビットをシリアルに出力することによってなされ得る。

前後関係の必要条件に応じて、様々な種類の処理が、バースト２２内で実行され得る。一つの例において、複数のパリティ・ビットは、異なったパリティ・ビットに関する公式及び受信ビットの値に応じて、様々なパリティ値を更新する個別の命令を各々のバースト２２において連続的に実行することによって、各々のバースト２２において潜在的に更新される（当該公式は、ある程度寄与するとすれば、データ語における特定の位置のビットが個別のパリティ・ビットにどのように寄与するかを決定し、一般的には、特定のパリティ・ビットに関する公式が、特定の受信ビットが特定のパリティ・ビットに寄与すると示す場合、受信ビット及び個別のパリティ・ビットの先立つ値の排他的ＯＲ関数が計算される）。一般的な一群の命令は、

入力ビットをレジスタｆに読み込む、

入力ビットを場所ｍ１に記憶する、

第１パリティ・ビットを場所ｍ２で更新する、

第２パリティ・ビットを場所ｍ３で更新する、

次のビットまで動作を一時停止する、
である（データ語におけるビットの連続する数に応じて、異なるパリティ・ビットが更新され得るか、又は場所ｍ２及びｍ３におけるパリティ・ビットが、更新され得ないこともある）。バースト２２の全ての命令が、処理された場合、命令処理ステップは、次のバースト２２が、トリガされるまで一時停止される。好ましくは、まったくの又は実質的にまったくの内部信号遷移（ｔｒａｎｓｉｔｉｏｎ）も、電力消費を最小にするように、命令処理器１００で一時停止の間に発生しない。全ての入力ビットが、処理された場合、パリティ・ビットは、更なる処理器１２へ出力され得るか、パリティ・ビットは、命令処理器１００によって信号誤差を修正するのに用いられ得る。

ハンドシェイキングは、命令処理器１００の操作の制御をするのに用いられる。初めに、タイマ回路１０６は、（一般的にトリガ信号２６を上げることによって）要求信号を生成する。該要求信号に応答して、命令処理器１００は、バースト２２における第１の群の命令を処理し始める。命令処理器１００は、応答（ａｃｋｎｏｗｌｅｄｇｅ）信号を、（一般的にトリガ信号２６を低くすることによって）この応答信号に応答して要求信号を無効にする（ｄｅａｓｓｅｒｔ）タイマ回路１０６へ送り戻す。ひとたび命令処理器１００が、次の要求信号を受信する準備にあるということを示すと、タイマ回路１０６は、新しい要求信号を生成するが、新しい入力ビットが入手可能である場合、一般的に時間的に遅れて、上記動作を行う。タイマ回路１０６からのトリガ信号に続いて、命令処理器１００は、当該命令処理器自身がバースト２２の連続命令の後に続く命令の実行をトリガするために一群の要求信号を生成する。このことは、（プログラミング例において「ｗａｉｔ」により示されるように）、何の更なる要求信号も命令処理器１００によって生成されなくなるように、この群の命令が終了するまで繰り返す。

ハンドシェイクは、原理的に命令処理器１００で内部的に伝えられ得、命令実行に関与する何れの副回路も、ハンドシェイクによって有効にされ、更に関与する副回路をハンドシェイクで順に有効にするようにし得る。したがって、副回路が特定の命令の実行に関して必要でない場合、何の副回路も信号遷移を生成する必要がないので、電力消費は、低減される。当然、本発明は、動作の一時停止を保証するハンドシェイキングに制限されない。例えば、クロックされた命令処理器は、何のクロック信号もバースト２２の外において命令処理器１００に供給されないことを保証する、ある形式のクロック・ゲーティング（ｃｌｏｃｋ・ｇａｔｉｎｇ）と組み合わせて用いられ得る。このことも、電力消費を低減するが、ハンドシェイキングを用いるよりも少ない。

本発明は、命令処理器１００によるビットの受信に関して記述されているが、本発明から逸脱することなく、命令処理器１００は、データを何れの又は全てのビット期間２１においても通信入力１４を介して伝送して戻るように構成され得ることも理解される。例えば、先立つビット期間２１における情報から以下の様なデータを伝送することが必要とされるということがひとたび識別されると、命令処理器１００は、１ビット期間２１において肯定応答を戻すか、又は命令処理器１００は、複数のビット期間２１においてデータを伝送し得る。

図３は、タイマ回路１０６の実施例の例示を示す。この実施例は、計数器及び制御器３０、周波数分割器３２、同期フィールド開始検出器３４及び同期フィールド停止検出器３６を含む。同期フィールド開始検出器３４及び同期フィールド停止検出器３６は、入力１４に結合され、計数器および制御器３０に結合された出力を有する。計数器及び制御器３０は、クロック回路１０４に結合された入力及び分割器３２に結合された出力を有する。分割器３２は、クロック回路１０４並びに計数器及び制御器３０に結合された入力と、ハンドシェイク回路１０８に結合された出力とを有する。

図４は、入力１４からの入力信号の同期部分の例を示す。この同期部分は、本質的に公に既知である、ＬＩＮプロトコルの同期部分に対応する。この同期部分は、図２のビット期間２１より前に来る。同期部分は、同期ブレイク間隔５０及び同期フィールド間隔５２を含む。同期ブレイク間隔５０において、入力信号は、第１時間間隔にわたりローレベル５３を呈し、その後で当該信号は、ハイレベルへ上昇する。同期ブレイク間隔５０の長さは、この長さが、（ゼロで満ちる１バイトより長い）メッセージ内の他の場所における何れのビット・パターンによって引き起こされ得るローレベルの長さよりも長いように、選択される。同期フィールド間隔５２において、入力信号は、入力信号が初めにローレベルを呈し、後にハイレベルを呈する、４つのパルス５４を含む。同期フィールド５２は、ビット期間２１（図示せず）が生じる後続のメッセージ間隔が後に続く。ビット期間の持続時間は、同期フィールド間隔５２の持続時間に対する既定の比率を有する。

動作において、入力信号は、伝送器（図示せず）によって生成され、タイマ回路１０６によって処理される。同期フィールド開始検出器３４は、入力１４からの入力信号において同期フィールド５２の開始を検出する。同期フィールド開始検出器３４は、検出に応答し、計数器及び制御器３０に、計数をリセットすると共にクロック回路１０４からのクロック・パルスを計数するのを開始するように信号を送る。同期フィールド停止検出器３６は、同期フィールド間隔５２の終わりを検出し、計数器及び制御器３０に計数を停止するように信号を送る。そこにおいて、計数器及び制御器３０は、クロック・パルスの計数された数から決定された除数値を、前記除数値でクロック周波数を割る分割器３２へ供給する。分割器３２は、割られた周波数でのクロック・パルスを、バースト２２を開始するハンドシェイク回路１０８へ供給する。

分割器３２において、計数回路（図示せず）が、用いられ得、当該計数回路は、クロック回路１０４から設定数のクロック・パルスを計数した場合、パルスを毎回発生する。この場合、前記設定数は、計数器及び制御器３０によって計数され、同期フィールドのビット期間の数を表す既定の係数で除されるパルスの数に対応する。しかし、本発明はこの種類の分割器３２に制限されない。

同期フィールドが、１ビット期間より多くを含む場合、クロック回路１０４のクロック・パルスの数を正又は負の１クロック・パルス未満の分数誤差で決定することが可能である。例えば、８ビット期間が、同期フィールドで生じる場合、ビット期間の長さは、１クロック期間の１／８以内として決定され得る。分割器３０が、簡単な計数器を用いる場合、分数の精度は、放棄される。更なる実施例において、この分数の精度は、平均してビット期間の持続時間が、分数の精度で測定されたビット期間により近接して対応するように、ビット期間毎のクロック回路１０４のクロック期間の数が変化するのを可能にするデジタル・オシレータを用いることによって享受される。

斯様なデジタル・オシレータは、例えば、クロック回路１０４の各々のクロック期間において１インクリメントを計数値に加えると共に、前記計数値が閾値を超える場合、閾値により計数を低くする一方で同時に毎回ビット期間を示すパルスを生成する、加算回路として実装され得る。この場合、ビット期間毎のクロック回路１０４の平均クロック期間数が、計数器及び制御器３０によって同期フィールドから決定されたビット期間の分数的に精度のある持続時間に等しいように、閾値及び／又はインクリメントは、カウント及び制御気３０からの計数に対応するように設定され得る。結果として、ビット期間毎のクロック・パルスの数は、平均してビット期間の長さが、所要の分数的に精度のあるビット期間に等しいように、変化し得る。

クロック回路１０４は、トリガ信号パルス２８の周波数における誤差が小さく、何の誤差も入力信号からのビットのサンプリングの間に生じないように、クロック回路１０４からのクロック・パルスの周波数が十分に高くなるように、好ましくは設計される。一般的に、前記誤差は、クロック回路１０４からのクロック信号における遷移と入力信号における遷移との予測不可能な相対的タイミングに起因する、タイミング誤差を含む。これら語差の最大累積影響は、クロック回路１０４からのクロック信号のクロック期間の持続時間の既定の数倍（例、１０）である誤差である。所望の精度を与えられる場合（例えば、毎秒２０ｋｂｉｔで伝送される９ビット・データ語の末端でわずか１．５％の誤差）、クロック回路１０４の最小許容周波数は、導出され得る（例えば、この場合１．４ＭＨｚ）。

したがって、タイマ回路１０６は、命令処理器１００が入力ビットを命令実行の短いバースト２２で処理することを可能にするために、トリガ・パルス２８の周波数を入力１４における入力信号の測定された特性に適合させる。

加えて、入力信号の他の特性も、データ語が供給されるかを検出するのに、すなわち、本当にトリガ・パルスが生成されるべきかを決定するのに用いられ得る。この目的のため、同期ブレイク間隔５０の検出が用いられ得る、及び／又は同期フィールド間隔５２における適切な継続時間を用いたパルス５４の正しい数の検出が用いられ得る。同期ブレイク間隔５０におけるロー信号レベル５３は、特定の最小持続時間にわたり継続する。この最小持続時間は、同期フィールド間隔５２の持続時間に対する既定の比率にある。したがって、タイマ回路１０６は、除数の設定に関してと同様に、対応する同期ブレイクが検出された後にのみ、同期間隔によって制御されるように、連続トリガ・パルス２８を生成するように構成され得る。

タイマ回路１０６は、入力処理器１０によるメッセージの通常処理と並行して、同期ブレイクに関するモニタリングを実施することが可能である。したがって、同期ブレイクに関する連続するモニタリングは、可能である。入力処理器１０が、メッセージを処理して活動中であるので、何の同期ブレイクも失われることはない。

図５は、１つ以上の間隔及びパルス５４の持続時間を確認するタイマ回路の実施例を示す。図３の成分に加え、図５の実施例は、同期ブレイク計数器６０、同期ブレイク終了検出器６４及び比率比較回路６２を含む。同期ブレイク計数器６０は、クロック回路１０４に結合されたクロック入力、開始検出器３４に結合された開始入力及び同期ブレイク終了検出器６４の出力に結合された停止入力を有する。計数器及び制御器３０および同期ブレイク計数器６０の出力は、分割器３２に結合された制御出力を有する、比率比較回路６２に結合される。

この実施例は、クロック・レートが事前に十分な精度で知られていない場合、同期ブレイク間隔５０の最小持続時間が確認され得ない、という問題に対処する。ビットレートにおける小変量のみが許容される場合、可能な最低クロック・レートでの任意の通常データ・パターンの結果としてのローレベルの持続時間より長いが、可能な最高クロック・レートに関する同期ブレイクの最小持続時間より短い、同期ブレイク間隔５０に関する閾持続時間を設定することは、可能である。しかし、斯様な閾持続時間は、クロック・レートにおいて多量の変量が生じ得る場合、見つけられ得ない。

図５の実施例において、タイマ回路１０６は、クロック・レート測定と組み合わせて帰納的に同期ブレイク５０の存在を検出する。同期ブレイク計数器６０は、信号が時間間隔においてローレベル５３を呈し、斯様な間隔が、同期ブレイク間隔５０であり得ると示す場合、時間間隔におけるクロック回路１０４からのクロック・パルスの数を計数する。計数器及び制御器３０は、同期フィールド間隔５２におけるクロック・パルスの数を計数する。同期ブレイク計数器６０と計数器及び制御器３０とからの計数は、比率比較回路６２へ供給され、この比率比較回路６２は、同期ブレイク計数器６０と計数器及び制御器３０とから連続的に決定された計数の間の比率が、同期ブレイク間隔５０の特定の最小持続時間に対応する規定の範囲内にあるかを検査し、誤差及びクロック・レート変動をサンプリングすることを可能にする。比率比較回路６２が、斯様な組合せを検出する場合にのみ、比率比較回路６２は、分割器３２に計数器及び制御器３２によって決定される除数を採用するように信号を送る。

比率比較回路６２は、例えば、組合せからの両方の係数を適切な係数で乗算し、その後これらの積の比較により、比較を実行し得る。好ましくは、比率比較回路６２は、パイプライン方式を活用し、すなわち、比率比較回路６２は、同期ブレイク計数器６０からの多数の連続した規定計数を記憶する記憶要素を有し、（図４に示されるような既定の数のロー信号間隔による、同期フィールド５２の終わりの前にあるロー信号間隔に対応する）一番古い計数を計数器及び制御器３０からの計数と比較する。したがって、検出が失敗する場合、同期ブレイクは、より最近のものである、同期ブレイク計数６０からの計数を用いて検出され得る。しかし、例えば、（パルス５４間の間隔のような）非常に短い間隔は、最小持続時間閾値を規準にして予め同期ブレイク間隔５０としては除かれ得る場合、これらの間隔に関する計数が記憶される必要がないように、斯様なパイプライン化された記憶要素は、必要とされない。

除数を設定することに関してと同様に、この実施例におけるタイマ回路１０６は、対応する同期ブレイクが検出された後にのみ、同期間隔によって制御されるようにして、連続トリガ・パルス２８を生成するように構成され得る。

別々の同期ブレイク計数器６０並びに計数器及び制御器３０が示されているが、関係する異なった時間間隔のクロック・パルスの計数を記憶すると共に同期ブレイク間隔５０と同期フィールド間隔５２と間の比率を検出するのにこれら計数を組み合わせる記憶要素が備えられると仮定する場合、同じ計数器が両方の計数形式の関して用いられ得ることが理解される。

タイマ回路１０６もまた、入力信号において更なる確認を処理し、斯様な検査の良い結果を条件としてトリガ・パルス２８の生成を行うように構成され得る。したがって、例えば、タイマ回路１０６は、同期フィールド間隔５２における適切な相対的タイミングを有するパルス５４に起因する十分な信号レベル変化の存在に関して確認し得る。斯様なレベル変化がない場合、同期ブレイクの検出は抑えられ、除数は更新されず、何のメッセージも受信されない。

当然、タイマ回路１０６の多くの代わりの実施例は存在する。例えば、ビット期間２１の長さが極めて予想可能である場合、固定された、トリガ・パルスのタイミングが用いられ得る。また入力信号の他の特性も、タイミングを調整するのに用いられ得、例えば、クロック信号を通信信号に同期させるため、位相同期ループ（ｐｈａｓｅ−ｌｏｃｋｅｄ・ｌｏｏｐ）が用いられ得る。入力信号へのトリガ・パルスの周波数の適合を許可することにより、伝送速度を通信される必要があるデータの量に適合させ、命令処理器１００による電力消費が最小にされ得ることが可能になる。

図６は、命令処理器１００として用いられ得る１ビット幅処理器の実施例を示す。当該命令処理器１００は、論理ユニット４２、１ビット・レジスタ４０、データ・メモリ４４、プログラム計数器４８及びデータ語メモリ４６を含む。論理ユニット４２は、入力１４、１ビット・レジスタ４０、データ・メモリ４４、プログラム計数器４８及びデータ語メモリ４６に結合される。本発明から逸脱することなく、１ビット・レジスタ以上のものも、備えられ得る。プログラム計数器４８は、命令メモリ１０２のアドレス入力に結合される出力を有し、この命令メモリは、論理ユニット４２に結合される命令出力を同様に有する。データ語メモリ４６は、更なる処理器１２（図示せず）に結合される。データ・メモリ４４は、如何なる種類のものでもよい。ある例において、循環シフト・レジスタは、データ・ビットが記憶される場合すなわち各々のクロック周期において、記憶されたビットのアドレスを毎回１ステップずつシフトする、データ・メモリとして用いられ得る。この場合、データ・メモリ４４をアドレス処理する必要はなくてもよく、代わりに、既定のアドレスからのデータが用いられ得る。適切なデータは、所要のデータが既定のアドレスに位置される適切な周期を用いることによりアクセスされ得る。

動作において、命令処理器１００は、レジスタ４０から、入力１４から及び／又はデータ・メモリ４４からの１ビット・オペランドを用いる一群の命令を実行し、ビットを（データ語が更なる処理器１２へ供給される元の）データ語メモリ４６へ出力する。プログラム計数器の中身は、実行されなければならない命令を扱い、通常、次の命令をアドレス処理する各々の命令の後にインクリメントされる。命令メモリ１０２は、アドレス処理された命令を論理ユニット４２へ供給する。論理ユニット４２が実行することが可能な命令は、１ビット・データを様々なソースからレジスタ４０へロードする命令、１ビット記憶データへの記憶命令、様々なソースからの１ビット・オペランドを持つＡＮＤ、ＯＲ及び排他的ＯＲ命令等の論理命令、並びにブランチ命令を含み、条件次第ではあり得るが、ブランチ命令は、ブランチ命令において指定された量でプログラム計数器４８の中身を変更する。

動作中にバースト２２において命令メモリ１０２から供給される命令は、入力１４から入力ビットを読み込む命令及びビットをデータ語メモリ４６へ出力する命令を含む。一度データ語に関する全ての入力ビットが届き、データ語メモリ４６へ出力されていると、データ語メモリ４６は、該データ語を更なる処理器１２（図示せず）へ供給する。計算されたパリティ・ビットは、データ語へ加えられ得る。原理的に、データ語の全てのビットは、並行にデータ語メモリ４６から更なる処理器１２へ供給され得るが、当然代わりとしてシリアル転送が用いられ得る。

１ビット幅オペランド処理器は、１ビット幅オペランド処理器が、プログラミングの柔軟性を比較的小型の回路で提供する、という有利な点を持つ。このことは、多ビット・オペランド処理器によって必要とされる命令の数と比べ、比較的多数の、特定の操作を実行する命令を低い処理能力で実行することを必要にさせる。しかし、処理ステップがバースト２２にわたり展開されるので、各々の入力ビットに関して、比較的少数の命令が、各々のバースト２２毎において実行される必要があるだけである。

当然本発明は、図６のプログラマブル１ビット・オペランド処理器の使用に限定されない。他の種類のプログラマブル１ビット・オペランド処理器又はプログラマブル多ビット・オペランド処理器も、後者は回路の複雑性を増加させるが、用いられ得る。

図１は、データ処理装置を示す。 図２は、命令実行のバーストを示す。 図３は、タイマ回路を示す。 図４は、入力信号の同期部分を示す。 図５は、更なるタイマ回路を示す。 図６は、処理回路を示す。

Claims (7)

1. 固有ビット・パターンを有する同期ブレイク間隔を含むメッセージを有する通信信号を受信する、データ処理装置であって、前記メッセージは、前記同期ブレイク間隔によって識別される同期フィールド間隔を含み、前記同期フィールド間隔のタイミング特性は、前記メッセージのビット期間の長さを指定し、当該装置は、
   −前記通信信号を受信する入力ポートと、
   −前記メッセージからのビットをサンプリングすると共に処理する受信回路と、
   −前記サンプリングに関する時間点を定義するための、サンプリング・クロック信号を前記受信回路へ供給するクロック・ソース回路と、
   を有し、前記クロック・ソース回路は、前記サンプリング・クロック信号の周波数を前記同期フィールド間隔の前記タイミング特性に適合させるように構成され、前記クロック・ソース回路は、ビット期間値の範囲に関する前記固有ビット・パターンに一致する潜在的同期ブレイク間隔を検索するように構成され、前記潜在的同期ブレイク間隔により識別される前記同期フィールド間隔によって指定される前記適合された周波数で前記サンプリング・クロック信号を供給する前の条件として、前記クロック・ソース回路は、当該潜在的同期ブレイク間隔によって識別された前記同期フィールド間隔が、前記同期ブレイク間隔が前記指定されたビット期間に関して前記固有のパターンに合致するような持続時間でビット期間を指定するかを各々の潜在的同期ブレイク間隔に関して検査する、データ処理装置。
2. クロック信号のサンプリングの供給が、前メッセージの終了の後に前記条件が合うまで抑えられる、請求項１に記載のデータ処理装置。
3. 前記固有パターンは、同一ビット値の反復を、前記同一ビット値が前記メッセージの残りの間繰り返されることを許可される最大数のビット期間以上わたって含む、請求項１に記載のデータ処理装置。
4. 請求項１に記載のデータ処理装置であって、前記クロック・ソース回路は、前記同期フィールド間隔によって指定された前記適合された周波数で前記サンプリング・クロック信号を供給する前の更なる条件として、前記同期フィールド間隔における通信信号レベル変化の間の一つ以上の内部間隔が、前記同期フィールド間隔によって指定された前記ビット期間に対応する持続時間を有するかを検査するように更に構成される、データ処理装置。
5. 請求項１に記載のデータ処理装置であって、前記クロック・ソース回路は、前記受信回路と並行に動作し、前記受信回路が前記通信信号からビットをサンプリングしている一方で、前記検索を進める、データ処理装置。
6. 請求項１に記載のデータ処理装置であって、前記クロック・ソース回路は、ローカル・クロック信号を生成するローカル・クロック回路と、前記潜在的同期ブレイク間隔において生じる、前記ローカル・クロック信号の期間の各々の第１数及び前記潜在的同期ブレイク間隔によって識別される前記同期フィールド間隔の前記タイミング特性を特徴付ける、前記ローカル・クロック信号の期間の各々の第２数を計数する計数手段と、前記潜在的同期ブレイク間隔及びこれにより識別された前記同期フィールド間隔の各々の１つの前記第１及び第２数の組合せを毎回比較する比較回路とを有し、前記比較回路は、組合せになった前記第１と第２数との間の比率が、既定の範囲内にある場合、前記適合された周波数で前記サンプリング・クロック信号を供給するのを可能にする許可信号を出力する、データ処理装置。
7. 固有ビット・パターンを有する同期ブレイク間隔を含むメッセージを有する通信信号からデータをサンプリングする方法であって、前記メッセージが、前記同期ブレイク間隔によって識別される同期フィールド間隔を有し、前記同期フィールド間隔のタイミング特性が、前記メッセージのビット期間の長さを指定し、前記方法が、前記メッセージからビットをサンプリングする時間点を定義するサンプリング・クロック信号を供給するステップを有し、前記供給ステップが、
   −ビット期間値の範囲に関する前記固有ビット・パターンに一致する潜在的同期ブレイク間隔を検索するステップと、
   −各々の潜在的同期ブレイク間隔に関して、当該潜在的同期ブレイク間隔によって識別された前記同期フィールド間隔は、ビット期間を前記同期ブレイク間隔が前記指定されたビット期間に関する前記固有パターンに合致するような持続時間で指定するかを検査するステップと、
   −前記同期ブレイク間隔が、前記指定されたビット期間に関する前記固有パターンに合致するという条件で、前記同期フィールド間隔の前記タイミング特性に適合された周波数で前記サンプリング・クロック信号を供給するステップと、
   を有する、方法。

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