KR20010015346A - 레벨시프트회로 및 화상표시장치 - Google Patents

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Abstract

레벨시프트회로에서, 바이어스 전압 설정부(p11,n11)는 입력 신호(IN)의 스윙의 전압 레벨을 설정하고, 앰플리파이어 회로부(p12,n12)는 입력신호(IN)의 진폭을 증폭한다. 이 구성에 의해, 하나의 입력 신호만으로 그의 반전 신호를 필요로 하지 않고 레벨시프트회로를 다른 구동회로와 동일 기판에 모노리틱으로 형성할 수 있다. 또한, 상기 레벨시프트회로를 이용하면 각 화상표시장치마다 바이어스 전압을 조정할 필요도 없게 된다.

Description

레벨시프트회로 및 화상표시장치{LEVEL SHIFT CIRCUIT AND IMAGE DISPLAY DEVICE}
본 발명은 레벨시프트회로 및 그 회로를 사용하는 화상표시장치에 관한 것으로, 특히, 드라이버 모노리틱형(구동회로 집적형)의 화상표시장치에 조합되어 작은 진폭(논리 레벨)을 갖는 입력신호를 증폭하는 레벨시프트회로 및 화상표시장치에 관한 것이다.
최근, 액정을 이용한 화상표시장치에 대한 연구 및 개발은 현저히 진척되어 왔으며, 특히, 다결정실리콘을 이용한 TFT(박막 트랜지스터)액정표시장치는 장차 많은 수요가 기대된다. 다결정실리콘을 사용하는 TFT 액정표시장치는 비정질 실리콘을 사용하는 장치보다 2 자리수(order)만큼 큰 전자 및 정공 이동성을 가지며, n채널 TFT 및 p채널 TFT로 구성된 CMOS 구조를 가질 수 있다. 따라서, 구동회로(drive circuit)가, 예컨대, 액정셀용의 화소(TFT)의 기판 외부에 단결정 실리콘으로 형성되어야 하는 비정질 실리콘을 사용하는 TFT 액정표시장치에 비해, 다결정실리콘을 사용하는 액정셀의 경우 화소(TFT)와 동일 기판 위에 구동회로가 형성될 수 있다. 즉, 드라이버 모노리틱형 TFT 액정표시장치가 형성될 수 있으며, 따라서 소형화, 고기능화, 저비용화의 실현이 가능하다.
도11은 드라이버 모노리틱형 TFT 액정표시장치의 구조를 도시한다. 도11에는, 외부로부터 영상신호를 입력하기 위한 영상신호단자(1), 전압을 대향전극에 입력하는 대향전압단자(2), n(n은 n > 1인 정수)단의 게이트 버스선을 구동하기 위한 시프트 레지스터(3), m(m은 m > 1인 정수)단의 소스 버스선을 구동하기 위한 시프트 레지스터(4), 입력제어신호의 진폭을 증폭하기 위한 레벨시프트회로(5~8), 시프트레지스터(3)에 입력될 스타트펄스(SPV), 수평주기와 동일한 주파수를 갖는 클록신호(φ1V, φ2V), TFT소자를 ON 또는 OFF시키기 위하여 시프트레지스터(3)로부터 출력되는 구동펄스(φV1, φV2), 게이트 버스선(G1~Gn), 시프트레지스터(4)에 입력될 스타트펄스(SPH), 수평주기의 m배의 주파수를 갖는 클록신호(φ1H, φ2H), 시프트레지스터(4)로부터 출력되는 샘플링펄스(φH1 ~ φHm), 영상신호를 샘플하기 위한 샘플링스위치(M1 ~ Mm), 소스 버스선(L1~Lm), 소스버스선(L1~Lm) 및 게이트버스선(G1~Gn)의 접점에 제공되는 TFT소자(M11~Mnm) 및 TFT소자(M11~Mnm)에 접속된 화소전극 및 대향전극 사이에 존재하는 액정셀(C11~Cnm) 등이 있다.
도11에는, 레벨시프트회로(5~8)가 스타트펄스(SPV,SPH) 및 클록신호(φ1V,φ2V,φ1H,φ2H)의 진폭을 증폭하기 위한 회로와 함께 제공된다. 드라이버 모노리틱형 TFT액정표시장치에서, 구동회로는 다결정실리콘으로 구성된다. 그러나, 트랜지스터의 임계전압은 구동회로가 단결정 실리콘으로 형성되는 장치보다 높다. 따라서, 논리레벨 전원전압(3V,3.3V,5V)을 갖는 스타트펄스(SPV,SPH) 및 클록신호(φ1V,φ2V,φ1H,φ2H)의 진폭레벨은 충분히 높지 않다고 보여진다. 상기 레벨은, 예컨대, 전압(12~15V)으로 높아져야 하는데, 이를 위해 레벨시프트회로(5~8)가 제공된다.
도12는 종래의 레벨시프트회로이다. 도12는 정전원 전압(positive power voltage)(Vdd), 부전원 전압(negative power voltage)(GND), 입력신호(IN), 전압레벨이 입력신호(IN)에 대해 반전되는 입력신호(/IN), 출력신호(OUT), p채널 TFT(p121,p122,p123) 및 n채널 TFT(n121,n122,n123)를 도시한다.
도12에서, 입력신호(IN)는 n채널 TFT(n121)의 게이트에 입력되는 반면, 입력신호(/IN)는 n채널 TFT(n122)의 게이트에 입력된다. n채널 TFT(n121)의 드레인은 p채널 TFT(p121)의 드레인 및 게이트 및 p채널 TFT(p122)의 게이트에 접속되는 반면, n채널 TFT(n122)의 드레인은 p채널 TFT(p122)의 드레인에 접속되고 p채널 TFT(p123) 및 n채널 TFT(n123)으로 구성된 인버터회로부의 입력단자에 접속된다. p채널 TFT(p121)의 소스 및 p채널 TFT(p122)의 소스는 정전원 전압(Vdd)에 접속되는 반면, n채널 TFT(n121)의 소스 및 n채널 TFT(n122)의 소스는 부전원 전압(GND)에 접속된다.
도12에 도시된 종래의 레벨시프트회로의 동작을 설명한다. 입력신호(IN)가 하이레벨(high level)을 갖고, 입력신호(/IN)가 로우레벨(low level)을 가지면, n채널 TFT(n121)는 ON되고, n채널 TFT(n122)는 OFF된다. 다음, 부전원 전압(GND)은 p채널 TFT(p121)의 게이트 및 p채널 TFT(p122)의 게이트에 입력되며, 이때, p채널 TFT(p121)은 저항으로 간주되어 정전원 전압(Vdd) 및 부전원 전압(GND) 사이에 전류가 흐른다. 반면, p채널 TFT(p122)가 ON되면, p채널 TFT(p123) 및 n채널 TFT(n123)로 구성된 변환회로부의 입력단자 및 p채널 TFT(p122)의 드레인은 정전원 전압(VDD)으로 충전되어, 변환회로부의 출력단자로부터 부전원 전압(GND)을 출력한다. 입력신호(IN)가 로우레벨로 변환되고, 입력신호(/IN)이 하이레벨로 변환되면, n채널 TFT(n121)는 OFF되며, n채널 TFT(n122)는 ON된다. 다음, p채널 TFT(p123) 및 n채널 TFT(n123)으로 구성된 인버터회로부의 입력단자는 부전원 전압(GND)으로 방전되어, 정전원 전압(VDD)은 인버터회로부의 출력단자로부터 출력된다. 즉, 입력신호(IN)의 진폭은 도12에 도시된 종래의 레벨시프트회로에 의해 증폭된다. (정전원 전압(VDD) 및 부전원 전압(GND) 사이의 전위차는 입력신호(IN)의 진폭보다 높게 설정된다).
도12에 도시된 종래의 레벨시프트회로가 다른 구동회로와 비슷하게 다결정실리콘으로 구성되면, 각 트랜지스터의 임계전압은 단결정 실리콘에 의해 형성된 전압보다 높게 된다. 트랜지스터 제조공정에 있어서, 때때로 임계전압의 편차가 증가하는 경우가 있다. 트랜지스터 임계전압의 증가는 ON상태 트랜지스터 저항의 증가를 가져온다. p채널 TFT(p121,p122) 및 n채널 TFT(n121,n122)의 ON 상태 저항이 높으면, p채널 TFT(p123) 및 n채널 TFT(n123)으로 구성된 인버터회로부의 입력단자의 충전 및 방전시 시상수(time constant)는 증가한다. 반면, 3V, 3.3V, 5V의 논리레벨 전원전압을 갖는 스타트펄스(SPV,SPH) 및 클록 신호( φ1V,φ2V,φ1H,φ2H)의 진폭은, 충분히 높지 않다. 이로 인해 레벨시프트회로의 출력파형이 약화되거나 왜곡되는 문제가 발생한다.
상기에 비추어 보건대, 시상수를 줄이기 위해서는 트랜지스터의 채널폭을 늘리는 것을 고려할 수 있다. 그러나, 트랜지스터 채널폭이 증가하면, 레벨시프트회로의 면적이 증가한다. 또한 트랜지스터 채널폭이 증가하면, 트랜지스터 자체의 용량도 동시에 증가한다. 따라서, 트랜지스터의 채널폭이 증가할지라도 시상수를 줄이는 효과는 트랜지스터 채널폭의 크기에 비례하지 않는다.
상기한 문제를 해결하는 기술이, 예컨대, 일본국 특허 공개 공보 제92-242317호 등에 제시된다. 도13은 상기 일본국 특허 공개 공보 제92-242317호에 나타난 종래의 레벨시프트회로를 도시한다. 도13은 정전원 전압(VB'), 저항(R131,R132,), 커패시터(C131,C132'), npn-형 바이폴라 트랜지스터(T131,T132), p채널 TFT(p131,p132,p133), n채널 TFT(n131,n132,n133) 및 도12와 비슷한 다른 구성요소들을 도시한다.
도13은 정전원 전압(VB'), 부전원 전압(GND), 저항(R131,R132) 및 npn-형 바이폴라 트랜지스터(T131,T132')로 구성된 전압클램프회로부(voltage clamp circuit section) 및 정전원 전압(VDD'), 부전원 전압(GND), p채널 TFT (p131,p132, p133) 및 n채널 TFT(n131,n132,n133)로 구성된 레벨시프트회로부를 포함한다. 전압클램프회로부에서, 정전원 전압(VB) 및 부전원 전압(GND)사이에 걸리는 전압을 저항(R131,R132)으로 나누어 얻은 전압(이하 전압(VB')이라 한다)은 npn-형 바이폴라 트랜지스터(T131)의 베이스 및 트랜지스터(T132)의 베이스에 입력된다. npn-형 바이폴라 트랜지스터(T132)의 에미터는 커패시터(C131)의 한 전극 및 n채널 TFT(n131)의 게이트에 접속된다. npn-형 바이폴라 트랜지스터(T131)의 에미터는 커패시터(C132)의 한 전극 및 n채널 TFT(n132)의 게이트에 접속된다. npn-형 바이폴라 트랜지스터(T131)의 콜렉터 및 트랜지스터(T132)의 콜렉터는 정전원 전압(VB)에 접속된다. 레벨시프트회로부는 도12에 도시된 종래의 레벨시프트회로와 같은 구조를 갖는다.
도13에 도시된 종래의 레벨시프트회로의 동작에 대해 설명한다. 입력신호(IN)는 커패시터(C131)와 용량결합되어 n채널 TFT(n131)의 게이트에 입력되는 반면, 입력신호(/IN)는 커패시터(C132)와 용량결합되어 n채널 TFT(n132)의 게이트에 입력된다. 이 경우에, 전압클램프회로부로부터의 전압으로 인해, 입력신호(IN, /IN)는, 진폭은 변하지 않지만, 전압 (VB')으로부터 순방향 전압에 의해 강하된 전압으로 시프트된 로우레벨을 갖는다. 즉, 레벨시프트회로부를 구성하는 트랜지스터의 임계전압이 하이일 때에도, 입력신호(IN, /IN)의 하이레벨은 각각의 임계전압보다 높게 설정될 수 있어, 트랜지스터는 정상적으로 ON 또는 OFF될 수 있다. 다음, 레벨시프트회로부는 도12에 도시된 종래의 레벨시프트회로와 비슷하게 입력신호(IN)의 진폭을 증폭할 수 있다.
그러나, 상기 레벨시프트회로는 반전된 전압레벨 관계를 갖는 입력신호(IN, /IN)인 두 개의 입력신호가 필요하다는 문제가 있다. 즉, 도11에 도시된 드라이버 모노리틱형 TFT 액정표시장치가 내장된 상기 레벨시프트회로를 가지면, 스타트펄스(SPV,SPH)에 대해, 입력제어신호는 시프트레지스터(3,4)를 구동하는데 있어 반전된 전압레벨 관계를 가질 필요가 없지만, 레벨시프트회로는 반전된 전압레벨관계를 갖는 2개의 입력제어신호가 필요하다. 이로 인해 드라이버 모노리틱형 TFT 액정표시장치를 형성할 때, 외부 입력신호의 수가 증가하여, 결국 외부 신호를 위한 접속 단자의 수가 증가하게 된다.
상기 레벨시프트회로는, 전압클램프회로부가 npn-형 바이폴라 트랜지스터(T131,T132')로 형성되어 있는데, 구동회로와 같은 기판위에 다결정실리콘의 레벨시프트회로를 모노리틱하게 형성하기 어렵다는 문제가 있다. 즉, 전압클램프회로가 외부에서 제공되어야 하며, 이로 인해 부품 수가 증가하게 된다.
또한, 상기 레벨시프트회로는, 레벨시프트회로를 구성하는 p채널 TFT(p131,p132,p133) 및 n채널 TFT(n131,n132,n133)의 임계전압이 변동할 때, 전압(VB')는 트랜지스터의 임계전압에 따라 조정될 필요가 있다. 즉, 정전원 전압(VB) 또는 저항(R131,R132)은 트랜지스터의 임계전압에 따라 값이 조정되어야 한다. 일반적으로, 다결정실리콘으로 형성된 트랜지스터의 임계전압의 변동은 단결정 실리콘으로 형성된 실리콘보다 크고, 또한 대량 생산시 액정표시장치마다 전압(VB)을 조정하는 것은 매우 비효율적이다.
본 발명은 상기 문제점을 해결하기 위한 것으로서, 1개의 입력 신호만으로 동작하여, 레벨시프트회로 전체를 구동 회로와 동일 기판상에 다결정실리콘에 의해 모노리틱으로 형성할 수 있음으로써, 각 액정 표시 장치마다 전원 전압 및 저항의 값을 조정할 필요가 없는 레벨시프트회로 및 화상표시장치를 제공한다.
상기 문제점을 해결하기 위해, 입력부에 제공되는 커패시턴스 수단, 상기 커패시턴스 수단과 용량결합된 입력 신호의 직류전압레벨을 설정하기 위한 바이어스 전압 설정수단 및 직류 전압 레벨이 설정된 상기 입력 신호의 진폭을 증폭하기 위한 앰플리파이어 수단을 포함하는 레벨시프트회로로서,
상기 바이어스 전압 설정 수단이 정전원 전압과 부전원 전압 사이에 분압수단을 제공함에 의해 구성되며 상기 앰플리파이어 수단의 입력신호선이 1개인 레벨시프트회로가 제공된다.
또한, 입력부에 제공되는 커패시턴스 수단, 상기 커패시턴스 수단과 용량결합된 입력 신호의 직류 전압 레벨을 설정하기 위한 바이어스 전압 설정 수단 및 입력신호의 진폭을 증폭하기 위한 앰플리파이어 수단을 포함하는 레벨시프트회로를 사용하는 화상표시장치로서,
상기 바이어스 전압 설정 수단이 정전원 전압과 부전원 전압 사이에 분압수단을 제공함에 의해 구성되며, 상기 앰플리파이어 수단이 1개의 입력신호선을 가지는 화상표시장치가 제공된다.
상기 레벨시프트회로 및 화상표시장치에 따르면, 바이어스 전압 설정 수단이 정전원 전압과 부전원 전압 사이에 분압수단을 제공함에 의해 구성되기 때문에, 간단한 회로 구성으로 바이어스 전압 설정 수단을 실현할 수 있으며, 입력 신호의 직류 전압 레벨을 용이하게 앰플리파이어 수단의 동작점의 범위내로 시프트할 수 있다. 또한, 앰플리파이어 수단의 입력 단자가 1개의 단자로 구성되기 때문에, 레벨시프트회로의 입력 신호선 수가 적고, 간단한 회로 구성에 의해 앰플리파이어 수단을 실현할 수 있다.
본 발명의 일 실시예에서는, 상기 앰플리파이어 수단이 CM0S 인버터 회로이다.
이 실시예에 따르면, 앰플리파이어 수단이 CM0S 인버터 회로이다. 따라서, p채널 트랜지스터와 n채널 트랜지스터를 이용한 간단한 구성으로 앰플리파이어 수단을 실현할 수 있다.
본 발명의 일 실시예에서는, 상기 분압수단으로서 p채널 트랜지스터와 n채널 트랜지스터를 사용한다.
이 실시예에 따르면, 분압수단으로서 p채널 트랜지스터와 n채널 트랜지스터를 사용하기 때문에, 입력 신호의 직류 전압 레벨을 트랜지스터의 ON 상태 저항비에 의해 용이하게 설정할 수 있다. 또한, 단결정실리콘과 비교하여 임계치 전압의 격차가 큰 다결정실리콘으로 레벨시프트회로 전체를 동일 기판상에 형성할 수 있다. 즉, 레벨시프트회로를 포함하는 드라이버 모노리틱형의 화상표시장치를 실현할 수 있게 된다.
본 발명의 일 실시예에서는, 상기 분압수단으로서 커패시터를 사용한다.
이 실시예에 따르면, 분압수단으로서 커패시터를 사용하기 때문에, 입력 신호의 직류 전압 레벨을 커패시터의 면적비에 의해 용이하게 설정할 수 있다. 커패시터는 다결정실리콘상에도 용이하게 구성될 수 있기 때문에, 레벨시프트회로 전체를 동일 기판상에 형성할 수 있다. 즉, 레벨시프트회로를 포함하는 드라이버 모노리틱형의 화상표시장치를 실현할 수 있다.
본 발명의 일 실시예에서는, 상기 분압수단으로서 저항체를 사용한다.
이 실시예에 따르면, 분압수단으로서 저항체를 사용하기 때문에, 입력 신호의 직류 전압 레벨을 저항비에 의해 용이하게 설정할 수 있고, 레벨시프트회로 전체를 동일 기판상에 형성할 수 있다. 즉, 레벨시프트회로를 포함하는 드라이버 모노리틱형 화상표시장치를 실현할 수 있다.
본 발명의 일 실시예에서, 상기 바이어스 전압 설정 수단은 p채널 트랜지스터의 소스와 n채널 트랜지스터의 게이트가 정전원 전압에 접속되고, p채널 트랜지스터의 게이트와 n채널 트랜지스터의 소스가 부전원 전압에 접속되며, p채널 트랜지스터의 드레인과 n채널 트랜지스터의 드레인이 앰플리파이어 수단의 입력 단자에 접속되도록 구성된다.
이 실시예에 따르면, 바이어스 전압 설정 수단은 p채널 트랜지스터의 소스와 n채널 트랜지스터의 게이트가 정전원 전압에 접속되고, p채널 트랜지스터의 게이트와 n채널 트랜지스터의 소스가 부전원 전압에 접속되며, p채널 트랜지스터의 드레인과 n채널 트랜지스터의 드레인이 앰플리파이어 수단의 입력 단자에 접속되기 때문에, 레벨시프트회로를 구성하는 트랜지스터의 임계치 전압이 변동하여 앰플리파이어 수단의 동작점이 시프트되더라도, 그 시프트에 응답하여 입력 신호의 직류 전압 레벨을 자동적으로 설정할 수 있다.
본 발명의 일 실시예에서는, 상기 바이어스 전압 설정 수단은 p채널 트랜지스터의 소스가 정전원 전압에 접속되고, n채널 트랜지스터의 소스가 부전원 전압에 접속되며, p채널 트랜지스터의 게이트와 드레인 및 n채널 트랜지스터의 게이트와 드레인이 앰플리파이어 수단의 입력 단자에 접속되도록 구성된다.
이 실시예에 따르면, 바이어스 전압 설정 수단은 p채널 트랜지스터의 소스가 정전원 전압에 접속되고, n채널의 트랜지스터의 소스가 부전원 전압에 접속되며, p채널 트랜지스터의 게이트와 드레인 및 n채널 트랜지스터의 게이트와 드레인이 앰플리파이어 수단의 입력 단자에 접속되기 때문에, 레벨시프트회로를 구성하는 트랜지스터의 임계치 전압이 변동하여 앰플리파이어 수단의 동작점이 시프트되더라도, 입력 신호의 직류 전압 레벨의 설정을 용이하게 할 수 있다.
본 발명의 일실시예에서, 상기 p채널 트랜지스터와 상기 n채널 트랜지스터 각각을 복수개 사용하여 상기 분압수단을 구성한다.
이 실시예에 따르면, p채널 트랜지스터와 n채널 트랜지스터 각각을 복수개 사용하여 상기 분압수단을 구성하기 때문에, 각각의 트랜지스터의 소스·드레인에 걸쳐 인가되는 전계에 의한 스트레스를 감소시킬 수 있다. 따라서, 트랜지스터의 수에 의해 입력 신호의 직류 전압 레벨이 결정되기 때문에, 설정의 자유도를 높게 할 수 있다.
본 발명의 일 실시예에서는, 상기 바이어스 전압 설정 수단에 의해 설정된 직류 전압 레벨을 클램프하기 위한 전압 클램프 수단을 포함한다.
이 실시예에 따르면, 본 발명의 레벨시프트회로와 화상표시장치가 바이어스 전압 설정 수단에 의해 설정된 직류 전압 레벨을 클램프하기 위한 전압 클램프 수단을 포함하기 때문에, 입력 신호의 주파수, 바이어스 전압 설정 수단을 구성하는 트랜지스터 및 입력부에 제공되는 커패시턴스 수단에 관계없이, 입력 신호의 파형의 왜곡을 방지할 수 있다. 이로써, 설정의 자유도를 높게 할 수 있다.
본 발명의 일 실시예에서는, 상기 바이어스 전압 설정 수단에 의해 설정된 직류 전압 레벨이 상기 전압 클램프 수단에 의해 클램프될때의 전압 강하를 보상하는 수단을 포함한다.
이 실시예에 따르면, 본 발명의 레벨시프트회로가 바이어스 전압 설정 수단에 의해 설정된 직류 전압 레벨이 상기 전압 클램프 수단에 의해 클램프될때의 전압 강하를 보상하는 수단을 포함하기 때문에, 입력 신호의 직류 전압 레벨을 바이어스 전압 설정 수단에 의해 용이하게 설정할 수 있다.
도 1은 본 발명의 제 1 실시예의 레벨시프트회로를 나타낸 도면,
도 2는 본 발명의 제 1 실시예의 레벨시프트회로의 입출력 사이의 관계를 나타낸 도면,
도 3은 본 발명의 제 1 실시예의 레벨시프트회로의 다른 예를 나타낸 도면,
도 4는 본 발명의 제 2 실시예의 레벨시프트회로를 나타낸 도면,
도 5는 본 발명의 제 3 실시예의 레벨시프트회로를 나타낸 도면,
도 6은 본 발명의 제 3 실시예의 레벨시프트회로의 다른 예를 나타낸 도면,
도 7은 본 발명의 제 4 실시예의 레벨시프트회로를 나타낸 도면,
도 8은 본 발명의 제 5 실시예의 레벨시프트회로를 나타낸 도면,
도 9는 본 발명의 제 5 실시예의 레벨시프트회로의 다른 예를 나타낸 도면,
도 10은 본 발명의 제 5 실시예의 레벨시프트회로의 또 다른 예를 나타낸 도면,
도 11은 드라이버 모노리틱형 TFT 액정 표시 장치의 구성을 나타낸 도면,
도 12는 종래의 레벨시프트회로를 나타낸 도면, 및
도 13은 일본국 공개 특허 공보 제 92-242317호에 개시된 종래의 레벨시프트회로를 나타낸 도면이다.
본 발명의 실시예에 관해 이하에 설명한다.
(제 1 실시예)
도 1은 본 발명의 제 1 실시예에 따른 화상표시장치에 사용하는 레벨시프트회로를 나타낸다. 도 1은 정전원 전압(VDD), 부전원 전압(GND), 입력신호(IN), 출력신호(OUT), 커패시터(C11), p채널 TFT(p11, p12) 및 n채널 TFT(n11, n12)를 나타낸다.
도 1에 도시한 회로는, 정전원 전압(VDD), 부전원 전압(GND), p채널 TFT(p11) 및 n채널 TFT(n11)로 구성되는 바이어스전압 설정부와 정전원 전압(VDD), 부전원 전압(GND), p채널 TFT(p12) 및 n채널 TFT(n12)로 구성되는 앰플리파이어 회로부로 구성된다. 바이어스전압 설정부에서, p채널 TFT(p11)의 드레인은 n채널 TFT(n11)의 드레인에 접속되는 동시에 커패시터(C11)의 한편의 전극에 접속되고, p채널 TFT(p11)의 소스 및 n채널 TFT(n11)의 게이트는 정전원 전압(VDD)에 접속되며, p채널 TFT(p11)의 게이트 및 n채널 TFT(n11)의 소스는 부전원 전압(GND)에 접속된다. 앰플리파이어 회로부에서, p채널 TFT(p12)의 게이트는 n채널 TFT(n12)의 게이트 및 커패시터(C11)의 한편의 전극과 접속된다(앰플리파이어 회로부의 입력단자로 작용). p채널 TFT(p12)의 드레인과 n채널 TFT(n12)의 드레인은 서로 접속된다(앰플리파이어 회로부의 출력단자로 작용). p채널 TFT(p12)의 소스는 정전원 전압(VDD)에 접속되고, n채널 TFT(n12)의 소스는 부전원 전압(GND)에 접속된다.
도 1에 나타낸 본 발명의 제 1 실시예의 레벨시프트회로의 동작에 관해 설명한다. 입력신호(IN)는 커패시터(C11)와 용량결합되고 앰플리파이어 회로부의 입력단자에 입력된다. 이 경우, p채널 TFT(p11)와 n채널 TFT(n11) 사이의 ON상태 저항비에 의해 결정되는 바이어스전압(이 전압을 Vb라 함)에 따라, 입력신호(IN)의 진폭은 변하지 않지만, 스윙 전압 레벨이 바이어스전압(Vb)으로 시프트된다. 즉, 상기 바이어스전압(Vb)을 정확하게 설정함으로써, 앰플리파이어 회로부가 정상적으로 작동될 수 있다. 그리고, 앰플리파이어 회로부에서, 입력신호(IN)가 하이 레벨일 때, p채널 TFT(p12)는 OFF되고 n채널 TFT(n12)는 ON되며, 앰플리파이어 회로부의 출력단자로부터 부전원 전압(GND)이 출력된다. 입력신호(IN)가 로우레벨일 때, p채널 TFT(p12)은 ON되고 n채널 TFT(n12)는 OFF되며, 앰플리파이어 회로부의 출력단자로부터 정전원 전압(VDD)이 출력된다. 즉, 입력신호(IN)의 진폭은 도 1에 나타낸 본 발명의 제 1 실시예의 레벨시프트회로에 의해 증폭된다(다만, 정전원 전압(VDD)과 부전원 전압(GND) 사이의 전위차는 입력신호(IN)의 진폭보다 높게 설정된다).
도 2는 본 발명의 제 1 실시예의 레벨시프트회로의 입출력 사이의 관계를 나타낸다. 입력신호(IN)의 스윙 전압레벨은 바이어스전압(Vb)으로 시프트되어, 신호(inb)로 되고 앰플리파이어 회로부의 입력단자에 입력된다. 앰플리파이어 회로부의 입출력의 전압특성이 파형(b)의 특성곡선을 갖고, 신호(inb)의 진폭이 앰플리파이어 회로부의 출력전압을 정전원 전압(VDD)으로부터 부전원 전압(GND)으로 반전시키는 입력전압 동작범위가 되면, 앰플리파이어 회로부의 출력단자로부터 신호(outb)가 출력된다.
이 경우, 레벨시프트회로를 구성하는 p채널 TFT의 임계전압의 절대치가 n채널 TFT의 임계전압의 절대치보다 작게 되면, 앰플리파이어 회로부의 입출력의 전압특성은 파형(c)의 특성곡선을 갖게 되고, 동작점이 정전원 전압(VDD)측으로 시프트된다. 이 경우에, 앰플리파이어 회로부의 입력단자에 입력되는 신호가 신호(inb)를 유지하면, 앰플리파이어 회로부의 출력단자로부터 신호(outc)가 출력되어, 충분한 진폭 변환이 행해지지 않게 된다. 그러나, p채널 TFT의 임계전압의 절대치가 n채널 TFT의 임계전압의 절대치보다 낮게 되면, p채널 TFT(p11)의 ON상태 저항치는 n채널 TFT(n11)의 ON상태 저항치보다 낮게 된다. 따라서, 바이어스전압 설정부에 의해 결정되는 바이어스전압은 Vb에서 정전원 전압(VDD)측으로 시프트되어 Vc가 되고, 앰플리파이어 회로부의 입력단자에 입력되는 신호가 신호(inc)로 된다. 그 결과, 앰플리파이어 회로의 출력단자로부터 신호(outb)가 출력된다.
상기와 반대로, 레벨시프트회로를 구성하는 p채널 TFT의 임계전압의 절대치가 n채널 TFT의 임계전압의 절대치보다 커지면, 앰플리파이어 회로부의 입출력의 전압특성은 파형(a)의 특성곡선을 갖게 되고, 동작점이 부전원 전압(GND)측으로 시프트된다. 이 경우, p채널 TFT(p11)의 ON상태 저항치는 n채널 TFT(n11)의 ON상태 저항치보다 높게 된다. 따라서, 바이어스전압 설정부에 의해 결정되는 바이어스전압은 Vb에서 부전원 전압(GND)측으로 시프트되어 Va로 되고, 앰플리파이어 회로부의 입력단자에 입력되는 신호가 신호(ina)로 된다. 그 결과, 신호(outa) 대신 앰플리파이어 회로부의 출력단자로부터 신호(outb)가 출력된다.
즉, 본 발명의 제 1 실시예의 레벨시프트회로에서, 레벨시프트회로를 구성하는 트랜지스터의 임계전압이 변동하여 앰플리파이어 회로부의 동작점이 시프트하더라도, 바이어스전압은 상기 시프트에 응답하여 바이어스전압 설정부에 의해 자동적으로 설정된다.
도 1에 나타낸 본 발명의 제 1 실시예의 레벨시프트회로에서 바이어스전압 설정부는 하나의 p채널 TFT 및 하나의 n채널 TFT로 구성되어 있지만, p채널 TFT 및 n채널 TFT 모두 또는 어느 하나가 2개 이상의 소자로 구성될 수 있다.
도 3은 본 발명의 제 1 실시예의 레벨시프트회로의 다른 예를 나타낸다. 도 3은 커패시터(C31), P채널 TFT(P31, P32, P33), n채널 TFT(n31, n32, n33) 및 도 1의 것과 유사한 다른 구성요소를 나타낸다.
도 3의 회로는, 도 1에 나타낸 본 발명의 제 1 실시예의 레벨시프트회로와 비교하여, 바이어스전압 설정부가 각각 2개의 p채널 TFT 및 n채널 TFT로 구성되는 점이 다르다. 상기 구성에서는, 각 트랜지스터의 단자들에 인가되는 전압을 감소시킬 수 있기 때문에, 각 트랜지스터의 소스 및 드레인 단자에 인가되는 전계에 의한 스트레스를 감소시키는 효과를 기대할 수 있다. p채널 TFT와 n채널 TFT 사이의 갯수의 비에 의해 바이어스전압이 결정될 수 있어서, 바이어스전압의 설정의 자유도가 증가한다.
(제 2 실시예)
도 4는 본 발명의 제 2 실시예의 화상표시장치에 사용되는 레벨시프트회로를 나타낸다. 도 4는 커패시터(C41), P채널 TFT(p41, p42, p43), n채널 TFT(n41, n42, n 43) 및 도 1의 것과 유사한 다른 구성요소를 나타낸다.
도 4의 회로는, 도 3에 나타낸 본 발명의 제 1 실시예의 레벨시프트회로와 비교하여, 바이어스전압 설정부를 구성하는 p채널 TFT(p42)의 게이트와 n채널 TFT(n41)의 게이트가 서로 접속되고, p채널 TFT(p42)의 드레인과 n채널 TFT(n41)의 드레인이 서로 접속되는 점이 다르다.
도 2 및 도 3에 나타낸 제 1 실시예의 레벨시프트회로에서, 트랜지스터의 임계전압의 변동에 의한 앰플리파이어 회로부의 동작점의 시프트량 및 바이어스전압 설정부에서의 바이어스전압의 시프트방향은 일치한다. 그러나, 일반적으로, 바이어스전압의 시프트량은 앰플리파이어 회로부의 동작점보다 커진다. 따라서, 바이어스전압의 시프트량이 지나치게 커지면, 입력신호(IN)의 진폭이 앰플리파이어 회로부의 동작점의 범위에서 벗어날 수 있다. 한편, 도 4에 나타낸 본 발명의 제 2 실시예의 레벨시프트회로에서, 바이어스전압 설정부로부터의 바이어스전압이 p채널 TFT(p42)의 게이트 및 n채널 TFT(n41)의 게이트로 피드백되어, 트랜지스터의 임계전압의 변동에 의한 바이어스전압의 시프트량을 보상할 수 있다.
상기 보상효과에 대해 자세히 설명한다. 레벨시프트회로를 구성하는 p채널 TFT의 임계전압의 절대치가 n채널 TFT의 임계전압의 절대치보다 작게 되면, p채널 TFT(p41, p42)의 ON상태 저항치가 n채널 TFT(n41, n42)의 ON상태 저항치보다 작게 된다, 따라서, 바이어스전압은 정전원 전압(VDD)측으로 시프트된다. 그러나, 바이어스전압 설정부로부터의 바이어스전압은 p채널 TFT(p42)의 게이트 및 n채널 TFT(n41)의 게이트로 피드백되기 때문에, 정전원 전압(VDD)측으로 시프트된 바이어스전압은 n채널 TFT(n41)의 ON상태 저항치가 감소하도록 동작한다, 그 결과, 바이어스전압의 시프트량은 도 2 및 도 3에 나타낸 제 1 실시예의 레벨시프트회로와 비교하여 작게 된다. 상기와 반대로, 레벨시프트회로를 구성하는 p채널 TFT의 임계전압의 절대치가 n채널 TFT의 임계전압의 절대치보다 커지면, 바이어스전압은 부전원 전압(GND)측으로 시프트되고, p채널 TFT(p42)의 ON상태 저항치가 감소하도록 동작한다. 그 결과, 상기의 경우와 유사하게, 바이어스전압의 시프트량은 도 2 및 도 3에 나타낸 제 1 실시예의 레벨시프트회로와 비교하여 작게 된다.
즉, 본 발명의 제 2 실시예의 레벨시프트회로에서, 레벨시프트회로를 구성하는 트랜지스터의 임계전압이 변동하여 앰플리파이어 회로부의 동작점이 시프트하는 경우, 바이어스전압 설정부로부터의 바이어스전압을 앰플리파이어 회로부의 시프트량에 따라 쉽게 설정할 수 있다.
도 4에 나타낸 본 발명의 제 2 실시예의 레벨시프트회로에서, 두 개의 p채널 TFT 및 두 개의 n채널 TFT로 바이어스전압 설정부를 구성하고 있지만, p채널 TFT 및 n채널 TFT 모두 또는 어느 하나가 3개 이상의 소자로 구성될 수 있다. 또한, p채널 TFT 및 n채널 TFT 모두 또는 어느 하나가 1개의 소자로 구성될 수도 있다. 즉, 도 4에 나타낸 본 발명의 제 2 실시예의 레벨시프트회로로부터 p채널 TFT(p41) 또는 n채널 TFT(n42)를 제거한 구성으로 될 수 있다.
(제 3 실시예)
도 5는 본 발명의 제 3 실시예에 따른 화상표시장치에 사용되는 레벨시프트회로를 나타낸다. 도 5는 커패시터(C51), p채널 TFT(p51, p52), n채널 TFT(n51, n52, n53) 및 도 1의 것과 유사한 다른 구성요소를 나타낸다.
도 5의 회로는, 도 1에 나타낸 본 발명의 제 1 실시예의 레벨시프트회로와 비교하여, 바이어스전압 설정부의 출력단자와 앰플리파이어 회로부의 입력단자 사이에 전압클램프용의 n채널 TFT(n52)가 제공되어 있는 점이 다르다. n채널 TFT(n52)의 드레인은 앰플리파이어 회로부의 입력단자로 작용하는 P채널 TFT(p52)의 게이트 및 n채널 TFT(n53)의 게이트에 접속되는 동시에 커패시터(C51)의 한편의 전극에 접속된다. n채널 TFT(n52)의 게이트는 바이어스전압 설정부의 출력단자로 작용하는 p채널 TFT(p51)의 드레인 및 n채널 TFT(n51)의 드레인에 접속되고, n채널 TFT(n52)의 소스는 정전원 전압(VDD)에 접속된다.
도 1 및 도 3에 나타낸 본 발명의 제 1 실시예의 레벨시프트회로 및 도 4에 나타낸 본 발명의 제 2 실시예의 레벨시프트회로에서, 커패시터의 임피던스가 바이어스전압 설정부를 구성하는 각각의 p채널 TFT와 n채널 TFT의 ON상태 저항치보다 충분히 낮게 해야 한다. 도 1에 나타낸 본 발명의 제 1 실시예의 레벨시프트회로를 고려하면, 입력신호(IN)의 주파수를 fHz, p채널 TFT(p11)의 ON상태 저항을 Rp11, n채널 TFT(n11)의 ON상태 저항을 Rn11, 커패시터(C11)의 용량을 C11로 한 경우, 커패시터(C11)의 임피던스(Zc11)는 ZC11= 1/(2π·f ·C11)로 된다. 다음 식:
1/ (2π· f · C11) << Rp11, Rn11
이 성립하도록 해야 한다. 그렇지 않으면, 앰플리파이어 회로부의 입력단자에서 신호파형이 왜곡되어, 레벨시프트회로가 정상으로 동작하지 않게 된다.
입력신호(IN)의 주파수(fHz)가 f/10Hz가 되면, 상기 식을 만족시키기 위해, 커패시터(C11)의 값을 10배로 하고, p채널 TFT(p11)의 ON상태 저항(Rp11) 및 n채널 TFT(n11)의 ON저항(Rn11)의 값을 10배로 할 필요가 있다. 즉, 입력신호(IN)의 주파수에서 커패시터(C11)의 임피던스(Zc11)와 바이어스전압 설정부의 트랜지스터의 ON상태 저항 사이의 비를 충분히 증가시키기 위해, 커패시터의 사이즈를 증가시켜 커패시턴스를 증가시키거나, 바이어스전압 설정부를 구성하는 트랜지스터의 수를 증가시켜 트랜지스터의 ON상태 저항을 증가시켜야 한다. 그러나, 커패시터의 사이즈를 증가시키고 트랜지스터의 수를 증가시키는 것은, 레벨시프트회로의 규모를 증대시키기 때문에 항상 바람직한 것은 아니다. p채널 TFT(p11)의 ON상태 저항(Rp11) 및 n채널 TFT(n11)의 ON상태 저항(Rn11)을 증가시키기 위해, 트랜지스터의 사이즈를 조정하는 방법도 고려될 수 있다. 그러나, 트랜지스터의 설계룰을 고려하면, 트랜지스터의 ON상태 저항치를 일정치 이상으로 하는 것은 곤란하다.
한편, 도 5에 나타낸 본 발명의 제 3 실시예의 레벨시프트회로에서, 입력신호(IN)의 로우레벨이 p채널 TFT(p51)의 ON상태 저항과 n채널 TFT(n51)의 ON상태 저항사이의 비에 의해 설정된 전압으로부터, n채널 TFT(n52)의 임계전압만큼 강하된 전압(V')으로 시프트된다. 입력신호(IN)의 로우레벨을 전압(V')보다 낮은 전압으로 감소시키도록 회로를 동작시키면, n채널 TFT(n52)를 통해, p채널 TFT(p52)의 게이트, n채널 TFT(n53)의 게이트 및 커패시터(C51)가 충전되어, 전압은 항상 전압(V')보다 낮게 되지 않고, 전압(V')에서 클램프된다. 그리고, 입력신호(IN)의 진폭이 앰플리파이어 회로부의 동작점의 범위내에 있도록, 입력신호의 로우레벨, 즉 전압(V')을 설정하는 것이 적당하다.
즉, 본 발명의 제 3 실시예의 레벨시프트회로에 따르면, 입력신호의 로우레벨 전압을 클램프함으로써, 입력신호가 파형의 왜곡없이 앰플리파이어 회로부에 입력된다. 이에 의해, 바이어스전압 설정부를 구성하는 p채널 TFT 및 n채널 TFT의 ON상태 저항치의 조정 및 커패시터의 용량의 조정이 불필요하여, 설계시의 자유도가 증가된다.
도 6은 본 발명의 제 3 실시예의 레벨시프트회로의 다른 예를 나타낸다. 도 6은 커패시터(C61), p채널 TFT(p61, p62), n채널 TFT(n61, n62, n63) 및 도 1의 것과 유사한 다른 구성요소를 나타낸다.
도 6의 회로는, 도 5에 나타낸 본 발명의 제 3 실시예의 레벨시프트회로와 비교하여, 바이어스전압 설정부의 출력단자와 앰플리파이어 회로부의 입력단자의 사이에 제공되는 전압클램프용의 n채널 TFT(n62)의 게이트와 소스가 서로 접속되어 있는 점이 다르다. 상기 구성에서는, n채널 TFT(n62)가 다이오드로서 작용하고, 입력신호(IN)의 로우레벨이 p채널 TFT(p61)의 ON상태 저항과 n채널 TFT(n61)의 ON상태 저항 사이의 비에 의해 설정된 전압으로부터, n채널 TFT(n62)의 임계전압만큼 강하된 전압으로 시프트된다.
본 발명의 제 3 실시예의 레벨시프트회로에서, 하나의 p채널 TFT 및 하나의 n채널 TFT로 바이어스전압 설정부를 구성하고 있지만, p채널 TFT 및 n채널 TFT 모두 또는 어느 하나가 2개 이상의 소자로 구성될 수 있다.
또한, 본 발명의 제 3 실시예의 레벨시프트회로는 전압클램프용으로서 n채널 TFT를 채용하고 있지만, 대신 p채널 TFT를 채용할 수 있다.
(제 4 실시예)
도 7은 본 발명의 제 4 실시예의 화상표시장치에 사용되는 레벨시프트회로를 나타낸다. 도 6은, 커패시터(C71), p채널 TFT(p71, p72, p73), n채널 TFT(n71, n72, n73, n74, n75) 및 도 1의 것과 유사한 다른 구성요소를 나타낸다.
도 7의 회로는, 도 4에 나타낸 본 발명의 제 2 실시예의 레벨시프트회로와 비교하여, 바이어스전압 설정부의 출력단자와 앰플리파이어 회로부의 입력단자 사이에 전압클램프용의 n채널 TFT(n73) 및 n채널 TFT(n74)이 제공되어 있는 점이 다르다. n채널 TFT(n73)의 드레인과 n채널 TFT(n74)의 소스가 접속된다. n채널 TFT(n73)의 게이트는, p채널 TFT(p72)의 게이트 및 n채널 TFT(n71)의 게이트에 접속되는 동시에 p채널 TFT(p72)의 드레인 및 n채널 TFT(n71)의 드레인에 접속된다. n채널 TFT(n73)의 소스는 정전원 전압(VDD)에 접속된다. n채널 TFT(n74)의 게이트와 드레인이 서로 접속되는 동시에, 앰플리파이어 회로부의 입력단자로 작용하는 p채널 TFT(p73)의 게이트, n채널 TFT(n75)의 게이트 및 커패시터(C71)의 한편의 전극에도 접속된다.
여기서, 도 7에 나타낸 본 발명의 제 4 실시예의 레벨시프트회로의 전압클램프 레벨에 관해 생각한다. 바이어스전압 설정부로부터의 바이어스전압으로서, n채널 TFT(n73)의 임계전압만큼 강하된 전압이 n채널 TFT(n73)의 드레인으로부터 출력된다. n채널 TFT(n74)의 게이트와 드레인이 서로 접속되기 때문에, n채널 TFT(n73)의 드레인으로부터 출력되는 전압은 n채널 TFT(n74)의 임계전압만큼 증가된다.
즉, 본 발명의 제 4 실시예의 레벨시프트회로에서는, 2개의 전압클램프용의 트랜지스터를 제공하여, 제 1 트랜지스터의 임계전압만큼 강하된 전압을 제 2 트랜지스터로 보상함으로써, 바이어스전압 설정부에 의해 설정된 전압으로 입력신호의 로우레벨을 클램프할 수 있기 때문에, 바이어스전압의 설정이 용이하게 된다.
본 발명의 제 4 실시예의 레벨시프트회로에서는, 바이어스전압 설정부를 본 발명의 제 2 실시예의 레벨시프트회로의 바이어스전압 설정부와 동일한 구성으로 하고 있지만, 본 발명의 제 1 실시예의 레벨시프트회로의 바이어스전압 설정부와 동일한 구성으로 할 수도 있다.
본 발명의 제 4 실시예의 레벨시프트회로에서는, 두 개의 p채널 TFT 및 두 개의 n채널 TFT로 바이어스전압 설정부를 구성하고 있지만, p채널 TFT 및 n채널 TFT 모두 또는 어느 하나가 3개 이상의 소자로 구성될 수 있다.
본 발명의 제 4 실시예의 레벨시프트회로에서는, 전압클램프용으로서 n채널 TFT을 채용하고 있지만, 대신 p채널 TFT을 채용할 수 있다.
(제 5 실시예)
도 8∼도 10은 본 발명의 제 5 실시예에 따른 화상표시장치에 사용되는 레벨시프트회로를 나타낸다. 레벨시프트회로를 구성하는 p채널 TFT 및 n채널 TFT의 임계전압의 변동이 작고 앰플리파이어 회로부의 동작점의 범위의 변동이 작으면, 바이어스전압 설정부로부터의 바이어스전압을 트랜지스터의 임계전압으로 조정할 필요없이 고정시켜 놓을 수 있다. 따라서, 도 8∼도 10에 나타낸 본 발명의 제 5 실시예의 레벨시프트회로가 고려될 수 있다.
도 8은 커패시터(C81, C82, C83), p채널 TFT(p81), n채널 TFT(n81) 및 도 1의 것과 유사한 다른 구성요소를 나타낸다. 도 8의 회로는, 도 1에 나타낸 본 발명의 제 1 실시예의 레벨시프트회로와 비교하여, 트랜지스터들이 커패시터로 대체된 점이 다르다. 바이어스전압은 커패시터(C83)의 용량(C83)에 대한 커패시터(C82)의 용량(C82)의 비에 따라 설정된다.
도 9는 커패시터(C91, C92, C93), p채널 TFT(p91), n채널 TFT(n91, n92) 및 도 1의 것과 유사한 다른 구성요소를 나타낸다. 도 9의 회로는, 도 5에 나타낸 본 발명의 제 3 실시예의 레벨시프트회로와 비교하여, 트랜지스터들이 커패시터로 대체된 점이 다르다. 값 C93에 대한 C92의 용량비에 따라 설정되는 바이어스전압은, n채널 TFT(n91)의 임계전압만큼 강하된 전압에 의해 클램프된다.
도 1O은 커패시터(C101), 저항(R101, R102), p채널 TFT(p101), n채널 TFT(n101) 및 도 1의 것과 유사한 다른 구성요소를 나타낸다. 도 10의 회로는, 도 1에 나타낸 본 발명의 제 1 실시예의 레벨시프트회로와 비교하여, 트랜지스터들이 저항으로 대체된 점이 다르다. 바이어스전압은 R102에 대한 R101의 저항비에 따라 설정된다.
도 8∼도 10에 나타낸 본 발명의 제 5 실시예의 레벨시프트회로에서는, 커패시터 또는 저항으로 바이어스전압 설정부를 구성하고 있기 때문에, 트랜지스터의 특성에 의한 영향을 받지 않고 바이어스전압을 안정적이고도 용이하게 설정할 수 있다.
본 발명의 제 5 실시예의 레벨시프트회로에서는, 커패시터를 채용한 바이어스전압 설정부와 앰플리파이어 회로부 사이에 전압클램프용의 트랜지스터를 제공한다. 그러나, 저항을 채용한 바이어스전압 설정부와 앰플리파이어 회로부 사이에 전압클램프용의 트랜지스터를 제공하거나, 본 발명의 제 4 실시예의 레벨시프트회로에서와 같이 두 개의 전압클램프용의 트랜지스터를 제공하는 것도 가능하다.
본 발명의 제 5 실시예의 레벨시프트회로에서는, 바이어스전압 설정부는, 각각의 정전원 전압측과 부전원 전압측에 제공되는 하나의 커패시터 또는 저항으로 구성된다. 그러나, 정전원 전압측과 부전원 전압측 모두 또는 어느 하나에 위치한 소자나 소자들은 2개 이상의 소자로 구성될 수 있다.
본 발명의 실시예들의 레벨시프트회로에 의하면, 다결정실리콘으로서, 연속립계 결정성실리콘을 사용할 수 있다.
본 발명의 실시예들 레벨시프트회로는, 입력신호의 진폭증폭수단으로 작용하는 앰플리파이어 회로부로서, 입력신호에 대해 반전된 신호를 출력하기 위한 CM0S 인버터회로를 채용한다. 그러나, 입력신호에 대해 반전되지 않은 신호를 출력하는 회로수단을 대신 채용할 수 있다.
본 발명은 상기한 바와 같이 기재되어 있지만, 다양하게 변경될 수 있다. 이러한 변경은 본 발명의 정신과 범위에서 벗어나는 것으로 간주되지 않고, 당업자들에게 명백한 바와 같이 그러한 모든 변경은 이하의 특허청구범위내에 포괄되는 것이다.

Claims (16)

  1. 입력부에 제공되는 커패시턴스 수단(C11), 상기 커패시턴스 수단(C11)과 용량결합된 입력 신호의 직류전압레벨을 설정하기 위한 바이어스 전압 설정수단(p11,n11) 및 직류 전압 레벨이 설정된 상기 입력 신호의 진폭을 증폭하기 위한 앰플리파이어 수단(p12,n12)을 포함하는 레벨시프트회로로서,
    상기 바이어스 전압 설정 수단(p11,n11)이 정전원 전압(VDD)과 부전원 전압(GND) 사이에 분압수단을 제공함에 의해 구성되며 상기 앰플리파이어 수단(p12,n12)의 입력신호선이 1개인 레벨시프트회로.
  2. 제 1 항에 있어서, 상기 앰플리파이어 수단이 CMOS 인버터회로(p12,n12)인 레벨시프트회로.
  3. 제 1 항에 있어서. 상기 분압수단으로서 p채널 트랜지스터(p12)와 n채널 트랜지스터(n12)가 사용되는 레벨시프트회로.
  4. 제 1 항에 있어서, 상기 분압수단으로서 커패시터(C82,C83;C92,C93)가 사용되는 레벨시프트회로.
  5. 제 1 항에 있어서, 상기 분압수단으로서 저항체(R101,R102)가 사용되는 레벨시프트회로.
  6. 제 3 항에 있어서, 상기 바이어스 전압 설정 수단은 p채널 트랜지스터(p11)의 소스와 n채널 트랜지스터(n11)의 게이트가 정전원 전압(VDD)에 접속되고, p채널 트랜지스터(p11)의 게이트와 n채널 트랜지스터(n11)의 소스가 부전원 전압(GND)에 접속되며, p채널 트랜지스터(p11)의 드레인과 n채널 트랜지스터(n11)의 드레인이 앰플리파이어 수단(p12,n12)의 입력 단자에 접속되도록 구성되는 레벨시프트회로.
  7. 제 3 항에 있어서, 상기 바이어스 전압 설정 수단은 p채널 트랜지스터(p41)의 소스가 정전원 전압(VDD)에 접속되고, n채널 트랜지스터(n42)의 소스가 부전원 전압(GND)에 접속되며, p채널 트랜지스터(p42)의 게이트와 드레인 및 n채널 트랜지스터(n41)의 게이트와 드레인이 앰플리파이어 수단의 입력 단자에 접속되도록 구성되는 레벨시프트회로.
  8. 제 3 항에 있어서, 상기 복수의 p채널 트랜지스터와 상기 복수의 n채널 트랜지스터에 의해 상기 분압수단을 구성하는 레벨시프트회로.
  9. 제 1 항에 있어서, 상기 바이어스 전압 설정 수단(p51,n51)에 의해 설정된 직류 전압 레벨을 클램프하기 위한 전압 클램프 수단(n52)을 포함하는 레벨시프트회로.
  10. 제 9 항에 있어서, 상기 바이어스 전압 설정 수단(p71,p72,n71,n72)에 의해 설정된 직류 전압 레벨이 상기 전압 클램프 수단(n73)에 의해 클램프될때의 전압 강하를 보상하는 수단(n74)을 포함하는 레벨시프트회로.
  11. 입력부에 제공되는 커패시턴스 수단, 상기 커패시턴스 수단과 용량결합된 입력 신호의 직류 전압 레벨을 설정하기 위한 바이어스 전압 설정 수단 및 입력신호의 진폭을 증폭하기 위한 앰플리파이어 수단을 포함하는 레벨시프트회로를 사용하는 화상표시장치로서,
    상기 바이어스 전압 설정 수단이 정전원 전압과 부전원 전압 사이에 분압수단을 제공함에 의해 구성되며, 상기 앰플리파이어 수단이 1개의 입력신호선을 가지는 화상표시장치.
  12. 제 11 항에 있어서, 상기 앰플리파이어 수단이 CMOS 인버터 회로인 화상표시장치.
  13. 제 11 항에 있어서, 상기 분압수단으로서 p채널 트랜지스터와 n채널 트랜지스터가 사용되는 화상표시장치.
  14. 제 11 항에 있어서, 상기 분압수단으로서 커패시터가 사용되는 화상표시장치.
  15. 제 11 항에 있어서, 상기 분압수단으로서 저항체가 사용되는 화상표시장치.
  16. 제 11 항에 있어서, 상기 바이어스 전압 설정 수단에 의해 설정된 직류 전압 레벨을 클램프하기 위한 전압 클램프 수단을 포함하는 화상표시장치.
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