KR100653035B1 - 반도체 소자의 절연막 스페이서 형성 방법 - Google Patents

반도체 소자의 절연막 스페이서 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 절연막 스페이서 형성 방법에 관한 것으로, 게이트 전극의 간격이 좁은 영역에는 절연물질층을 얇게 형성하고 간격이 넓은 경우에만 추가적으로 절연물질층을 형성하여 일차적인 스페이서를 형성한 후 전면 식각공정을 실시함으로써, 게이트 전극 간격이 좁은 영역에서 절연막 스페이서가 서로 연결되는 것을 방지하면서 전극 간격이 넓은 경우 소자 구현에 요구되는 절연막 스페이서 길이를 확보하여 소자 특성과 공정 신뢰성을 향상시킬 수 있는 반도체 소자의 절연막 스페이서 형성 방법이 개시된다.
절연막 스페이서, 게이트 전극 간격, 마이크로 로딩 이펙트, LPD, SiOF

Description

반도체 소자의 절연막 스페이서 형성 방법{Method of forming a dielectric spacer in a semiconductor device}
도 1은 게이트 전극의 측벽에 절연막 스페이서가 형성된 상태에서의 소자의 단면도.
도 2는 게이트 전극의 측벽에 절연막 스페이서가 형성된 상태에서의 평면 사진 및 단면 사진.
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 절연막 스페이서 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 31 : 반도체 기판 12, 32 : 게이트 산화막
13, 33 : 게이트 전극 14, 300 : 절연막 스페이서
14a : 절연막 스페이서가 연결된 부분 34 : 산화막
35 : 질화막 36 : 포토레지스트 패턴
37 : SiOF막
본 발명은 반도체 소자의 절연막 스페이서 형성 방법에 관한 것으로, 특히 게이트의 측벽에 절연막 스페이서를 얇은 두께로 형성하여 게이트 간격이 좁은 영역에서 절연막 스페이서가 접촉되는 것을 방지할 수 있는 반도체 소자의 절연막 스페이서 형성 방법에 관한 것이다.
일반적으로, 트랜지스터에서 쇼트 채널 이펙트(Short channel effect)가 발생되는 것을 방지하기 위하여 소오스 및 드레인을 LDD(Lightly Doped Drain) 구조로 형성한다.
소오스 및 드레인을 게이트 전극으로부터 멀어질수록 불순물의 농도가 증가하는 LDD 구조로 형성할 경우 핫 캐리어(Hot Career)에 의한 게이트 산화막의 펀치(Punch), 브레이크다운(Breakdown), 누설 전류(Leakage Current)가 발생되는 것을 방지할 수 있다.
LDD 구조의 소오스 및 드레인은 저농도 불순물 영역과 고농도 불순물 영역으로 이루어진다. 저농도 불순물 영역은 게이트의 양측에 얕은 깊이로 형성되며, 고농도 불순물 영역은 게이트 전극의 측벽에 절연막 스페이서가 형성된 후 절연막 스페이서의 양측에 형성된다.
절연막 스페이서는 절연물질(예를 들어, 산화막 또는 질화막)을 전체 상부에 형성한 후 전면 식각 공정을 통해 게이트 전극의 측벽에만 절연물질을 잔류시켜 형성한다. 이때, 절연막 스페이서의 폭과 형성 과정에서의 열이력에 따라 쇼트 채널 이펙트 및 리버스 쇼트 채널 이펙트(Reverse Short Channel Effect) 특성이 크게 달라진다.
최근에는, 반도체 소자가 고집적화되어 감에 따라, 금속 배선뿐만 아니라 게이트 전극의 폭과 간격이 줄어들고 있으나, 게이트 전극의 측벽에 형성되는 절연막 스페이서의 두께는 줄어들지 않고 있다.
도 1은 게이트 전극의 측벽에 절연막 스페이서가 형성된 상태에서의 소자의 단면도이고, 도 2는 게이트 전극의 측벽에 절연막 스페이서가 형성된 상태에서의 평면 사진 및 단면 사진이다.
도 1을 참조하면, 반도체 기판(11) 상에 형성된 게이트 산화막(12) 및 게이트 전극(13)의 패턴에 따라 게이트 전극(13)의 간격이 넓은 영역이 있고, 간격이 좁은 영역도 있다.
소자의 디자인 룰(Design Rule)이 0.13㎛인 경우 게이트 전극(13)의 간격(A)은 0.18㎛이다. 일반적으로, 절연막 스페이서(14)가 약 0.08㎛의 두께로 형성되므로, 게이트 전극(13) 사이에서 절연막 스페이서(14)가 연결될 가능성이 높다.
특히, 게이트 전극(13)의 간격이 감소함에 따라, 절연막 스페이서(14)를 형성하기 위한 전면 식각 공정 시 마이크로 로딩 이펙트(Micro-Loading Effect)에 의해 게이트 전극(13)의 간격이 좁은 영역에서 식각률이 감소되어, 절연막 스페이서(14)이 두께가 증가하므로, 절연막 스페이서(14)가 서로 연결된 가능성은 더욱 높아진다.
도 2를 참조하면, 전면 식각 공정 시 마이크로 로딩 이펙트가 발생되어 게이트 전극(13)의 간격이 좁은 영역에서 절연막 스페이서(14)가 서로 연결(14a)되는 것을 알 수 있다.
상기와 같이, 절연막 스페이서(14)가 서로 연결될 경우 소오스/드레인이 형성될 영역의 반도체 기판(11) 상에 절연물질이 잔류되거나, 반도체 기판(11)이 개방되지 않아, 소오스/드레인을 형성하기 위한 고농도 이온 주입 공정이 원활하게 이루어지지 못한다.
이로 인하여, 소오스/드레인의 불순물 농도가 감소하여 저항이 증가하거나, 심한 경우 불순물의 주입이 이루어지지 않아 불량이 발생될 수 있다. 또한, 절연막 스페이서(14)가 형성된 소오스/드레인(도시되지 않음)의 상부에는 샐리사이드층이 형성되지 않으므로, 후속 공정에서 형성될 콘택 플러그와의 접촉 저항이 증가되어 전기적 특성이 저하된다.
절연막 스페이서(14)가 서로 연결되면서 발생되는 문제점 중 가장 큰 문제점은 게이트 전극(13)의 간격에 따라 소오스/드레인의 저항이나 콘택 플러그와의 접촉저항이 불균일해지는 것이다. 이로 인하여, 전체적인 소자의 전기적 특성이 저하되어 공정의 신뢰성이 저하되는 문제점이 발생된다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 게이트 전극의 간격이 좁은 영역에는 절연물질층을 얇게 형성하고 간격이 넓은 경우에만 추가적으로 절연물질층을 형성하여 일차적인 스페이서를 형성한 후 전면 식각공정을 실시함으로써, 게이트 전극 간격이 좁은 영역에서 절연막 스페이서가 서로 연결되는 것을 방지하면서 전극 간격이 넓은 경우 소자 구현에 요구되는 절연막 스페이서 길이를 확보하여 소자 특성과 공정 신뢰성을 향상시킬 수 있는 반도체 소자의 절연막 스페이서 형성 방법을 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 소자의 절연막 스페이서 형성 방법은 게이트 전극의 간격이 좁은 영역보다 간격이 넓은 영역에 절연물질층을 두껍게 형성한 후 두껍게 형성된 절연물질층을 기준으로 전면 식각 공정을 실시하여 게이트 전극의 간격이 넓은 영역에 형성된 절연막 스페이서보다 좁은 영역에 형성된 절연막 스페이서를 더 얇게 형성함으로써, 게이트 전극의 간격이 좁은 영역에서 절연막 스페이서가 서로 연결되는 것을 방지할 수 있는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 소자의 절연막 스페이서 형성 방법은 소정의 패턴을 게이트 전극이 형성되며, 게이트 전극의 간격에 따라 간격이 넓은 제 1 영역과 간격이 좁은 제 2 영역으로 나뉘어진 반도체 기판이 제공되는 단계와, 반도체 기판 상에 산화막 및 질화막을 순차적으로 형성하는 단계와, 제 1 영역만 개방되는 포토레지스트 패턴을 형성하는 단계와, 제 1 영역의 질화막 상부에 실리 콘 산화물로 이루어진 절연막을 형성하는 단계와, 포토레지스트 패턴을 제거하는 단계와, 전면 식각 공정을 실시하여 게이트 전극의 측벽에 질화막 및 산화막으로 이루어진 절연막 스페이서를 형성하는 단계로 이루어지는 것을 특징으로 한다.
상기에서, 실리콘 산화물은 SiOF이며, 실리콘 산화물은 LPD법으로 형성된다. LPD법은 상온에서 과포화된 H2SiF6 수용액에 H3BO3을 첨가한 혼합 수용액에 반도체 기판을 담궈 실리콘과 옥사이드를 포함한 절연막의 상부에만 SiOF을 형성시키는 것을 특징으로 한다.
절연막을 형성한 후에는 절연막 전면 식각 공정을 실시하여 절연막을 제 1 영역의 질화막의 측벽에만 잔류시킬 수도 있다. 절연막 전면 식각 공정은 챔버에 200 내지 400W의 바이어스를 인가한 상태에서 CHF3, CF4 및 Ar가 공급되면서 진행되며, 챔버의 압력은 800 내지 1000mTorr으로 유지한다. 이때, CHF3의 공급량은 20 내지 40sccm이고, CF4의 공급량은 40 내지 60sccm이며, Ar의 공급량은 900 내지 1100sccm이다. 또한, 절연막 전면 식각 공정은 절연막과 질화막의 선택비를 충분히 확보한 상태에서 실시한다.
전면 식각 공정은 제 1 영역에 형성된 절연막, 질화막 및 산화막의 전체 두께를 기준으로 목표 식각 두께를 설정하여, 제 2 영역의 절연막 스페이서를 제 1 영역의 절연막 스페이서보다 얇게 형성한다. 이러한, 전면 식각 공정은 챔버에 200 내지 400W의 바이어스를 인가한 상태에서 CHF3, CF4 및 Ar가 공급되면서 진행되며, 챔버의 압력은 800 내지 1000mTorr로 유지한다. 이때, CHF3의 공급량은 0 내지 40sccm이고, CF4의 공급량은 80 내지 100sccm이며, Ar의 공급량은 900 내지 1100sccm이다.
한편, 전면 식각 공정을 실시하면서 EPD을 통하여 반도체 기판 상부의 질화막이 완전히 식각되었는지를 판단하며, 질화막의 식각이 완료되면 전면 식각 공정을 중단하고, 희석된 HF 계열의 용액을 이용하여 반도체 기판에 잔류하는 산화막을 제거한다. 이로써, 반도체 기판에 식각 손상이 발생되는 것을 방지한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 더 상세히 설명하기로 한다.
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 절연막 스페이서 형성 방법을 설명하기 위한 소자의 단면도이다.
도 3a를 참조하면, 반도체 기판(31) 상에 소정의 패턴으로 게이트 산화막(32) 및 게이트 전극(33)을 형성한다. 영역에 따라 게이트 전극(33)의 양측에는 소오스/드레인을 LDD 구조로 형성하기 위한 저농도 이온주입층(도시되지 않음)을 형성한다.
도 3b를 참조하면, 전체 상부에 절연막 스페이서를 형성하기 위한 산화막(34) 및 질화막(35)을 순차적으로 형성한다.
제 1 산화막(34)은 열 화학기상 증착법(Thermal CVD)이나 플라즈마 화학기상 증착법(Plasma CVD)에 의해 100 내지 150Å의 두께로 형성되며, 질화막(35)은 산화막(34)의 형성 방법과 동일한 방법에 의해 600 내지 800Å의 두께로 형성된다.
이때, 격리된 게이트 라인(Isolated Gate Line) 상에 증착되는 산화막(34) 및 질화막(35)의 두께는 후속의 LPD(Liquid Phase Deposition) 공정에서 증착되는 막을 고려하여 기존의 방식보다 약 100 내지 200Å 정도 얇게 형성한다.
도 3c를 참조하면, 게이트 전극(33)의 간격이 조밀한 영역 상부에 포토레지스트 패턴(36)을 형성하여, 간격이 넓은 게이트 전극(33)만이 노출된다.
도 3d를 참조하면, 포토레지스트 패턴(36)이 형성되지 않고 노출된 질화막(35)의 표면에만 LPD법으로 SiOF막(37)을 형성한다. 이때, SiOF막(37)은 200 내지 500Å의 두께로 형성된다.
LPD(Liquid Phase Deposition)법으로 질화막(35)의 노출된 표면에만 SiOF막(37)을 선택적으로 형성하는 방법을 설명하면 다음과 같다.
상온에서 과포화된 Hydrofluosilicic Acid(H2SiF6) 수용액에 Boric Acid(H3BO3)가 첨가된 혼합 수용액에 반도체 기판을 담그면 실리콘과 옥사이드를 포함한 절연막의 상부에만 SiOF(Fluorinate Silica Glass; FSG)가 성장된다.
이때, 포토레지스트 패턴의 표면에는 SiOF막이 형성되지 않으므로, 게이트 전극(33)의 간격이 조밀한 영역에는 포토레지스트 패턴(36)에 의해 SiOF막(37)이 형성되지 않는다.
LPD(Liquid Phase Deposition)법은, 게이트 전극(33)의 간격이 조밀한 영역 에 포토레지스트 패턴(36)을 형성한 상태에서, 상기의 원리를 이용하여 게이트 전극(33)의 간격이 조밀하지 않은 영역의 질화막(35) 표면에만 SiOF막(37)을 선택적으로 형성한다. 또한, LPD법은 상온에서 진행되므로 열이력이 전혀 없어 소자 특성이 열화되는 것을 방지할 수 있다.
도 3e를 참조하면, 1차 전면 건식 식각 공정으로 SiOF막(37)을 식각하여 질화막(35)의 측벽에만 스페이서의 형태로 잔류시킨다. 이로써, 간격이 넓은 게이트 전극(33)의 측벽에 형성된 막(34, 35 및 37)의 전체 두께가 간격이 좁은 게이트 전극(33)의 측벽에 형성된 막(34 및 35)의 전체 두께보다 두꺼워진다.
간격이 넓은 게이트 전극(33)의 상부에 LPD법으로 형성된 SiOF막(37)을 1차 전면 식각 공정으로 미리 제거하는 것은, 게이트 전극(33) 상부에 형성된 막 두께가 게이트 전극(33)의 간격이 넓은 영역과 좁은 영역에서 달라지면 절연막 스페이서를 형성하기 위한 후속의 2차 전면 식각 공정에서 목표 식각 두께를 설정하기 어려우며, 이로 인하여 반도체 기판(31)의 표면에 손상이 발생될 수 있기 때문이다.
상기에서, 1차 전면 식각 공정은 챔버에 200 내지 400W의 바이어스를 인가한 상태에서 CHF3, CF4 및 Ar가 공급되면서 진행된다. 이때, 챔버의 압력은 800 내지 1000mTorr이고, 공급되는 CHF3의 유량은 20 내지 40sccm이며, CF4의 유량은 40 내지 60sccm이고, Ar의 유량은 900 내지 1100sccm이다.
한편, 과도 식각(Over Etch)으로 인하여, 간격이 넓은 게이트 전극(33)의 상부에 형성된 질화막(35)의 두께가 얇아지는 것을 방지하기 위하여 산화막과 질화막 의 선택비를 충분히 확보한 상태에서 1차 전면 식각 공정을 실시한다.
도 3f를 참조하면, 포토레지스트 패턴을 제거한 후 2차 전면 식각 공정을 실시하여 절연막 스페이서(300)를 형성한다. 2차 전면 식각 공정을 실시하는 과정에서, SiOF막은 완전히 제거되고, 게이트 전극의 측벽에는 산화막(34) 및 질화막(35)으로 이루어진 절연막 스페이서(300)가 형성된다.
이때, 2차 전면 식각 공정은 간격이 넓은 게이트 전극(33)의 측벽에 형성된 막(34, 35 및 37)의 전체 두께를 기준으로 하여 목표 두께의 절연막 스페이서(300)가 형성되도록 실시한다. 이로 인하여, 2차 전면 식각 공정 시 게이트 전극(33)의 간격이 넓은 영역보다 간격이 좁은 영역에서 보다 더 많은 양이 식각되므로, 간격이 좁은 게이트 전극(33)의 측벽에 형성된 절연막 스페이서(300)가 간격이 넓은 게이트 전극(33)의 측벽에 형성된 절연막 스페이서(300)보다 얇은 두께로 형성된다. 따라서, 마이크로 로딩 현상에 의해 절연막 스페이서(300)가 서로 연결되는 것을 방지할 수 있다.
상기에서, 2차 전면 식각 공정은 챔버에 200 내지 400W의 바이어스를 인가한 상태에서 CHF3, CF4 및 Ar가 공급되면서 진행된다. 이때, 챔버의 압력은 800 내지 1000mTorr이고, 공급되는 CHF3의 유량은 0 내지 20sccm이며, CF4의 유량은 80 내지 100sccm이고, Ar의 유량은 900 내지 1100sccm이다.
또한, 2차 전면 식각 공정을 실시하면서 EPD(End Point Detection)을 통하여 반도체 기판(31) 상부의 질화막(35)이 완전히 식각되었는지를 판단하며, 질화막(35)의 식각이 완료되면 2차 전면 식각 공정을 중단한다.
이후, 반도체 기판(31) 상부에 남아있는 산화막(34)은 희석된 HF 계열의 용액을 이용하여 제거한다. 이로써, 반도체 기판(31)의 표면에 식각 손상이 발생되는 것을 방지하면서 절연막 스페이서(300)를 형성한다.
상술한 바와 같이, 본 발명은 절연막 스페이서가 서로 연결되는 것을 방지함으로써, 소오스/드레인을 형성하기 위한 이온 주입 공정이 원활하게 이루어져 소오스/드레인의 자체 저항이 증가되는 것을 방지할 수 있으며, 소오스/드레인 상부에 샐리사이드층을 원활하게 형성하여 접촉 저항도 줄일 수 있다.

Claims (13)

  1. 게이트를 포함한 전체 상부에 절연물질층을 형성한 후 전면 식각 공정으로 상기 절연물질층을 상기 게이트의 측벽에만 잔류시켜 절연막 스페이서를 형성하는 반도체 소자의 절연막 스페이서 형성 방법에 있어서,
    게이트 전극의 간격이 좁은 영역보다 간격이 넓은 영역에 상기 절연물질층을 두껍게 형성한 후 두껍게 형성된 상기 절연물질층을 기준으로 전면 식각 공정을 실시하여 게이트 전극의 간격이 넓은 영역에 형성된 절연막 스페이서보다 좁은 영역에 형성된 절연막 스페이서를 더 얇게 형성함으로써, 상기 게이트 전극의 간격이 좁은 영역에서 상기 절연막 스페이서가 서로 연결되는 것을 방지할 수 있는 것을 특징으로 하는 반도체 소자의 절연막 스페이서 형성 방법.
  2. 소정의 패턴을 게이트 전극이 형성되며, 상기 게이트 전극의 간격에 따라 간격이 넓은 제 1 영역과 간격이 좁은 제 2 영역으로 나뉘어진 반도체 기판이 제공되는 단계와,
    상기 반도체 기판 상에 산화막 및 질화막을 순차적으로 형성하는 단계와,
    상기 제 1 영역만 개방되는 포토레지스트 패턴을 형성하는 단계와,
    상기 제 1 영역의 상기 질화막 상부에 실리콘 산화물로 이루어진 절연막을 형성하는 단계와,
    상기 포토레지스트 패턴을 제거하는 단계와,
    전면 식각 공정을 실시하여 상기 게이트 전극의 측벽에 상기 질화막 및 상기 산화막으로 이루어진 절연막 스페이서를 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 절연막 스페이서 형성 방법.
  3. 제 2 항에 있어서,
    상기 실리콘 산화물은 SiOF인 것을 특징으로 하는 반도체 소자의 절연막 스페이서 형성 방법.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 실리콘 산화물은 LPD법으로 형성되는 것을 특징으로 하는 반도체 소자의 절연막 스페이서 형성 방법.
  5. 제 4 항에 있어서,
    상기 LPD법은 상온에서 과포화된 H2SiF6 수용액에 H3BO3을 첨가한 혼합 수용액에 상기 반도체 기판을 담궈 실리콘과 옥사이드를 포함한 절연막의 상부에만 SiOF을 형성시키는 것을 특징으로 하는 반도체 소자의 절연막 스페이서 형성 방법.
  6. 제 2 항에 있어서,
    상기 절연막을 형성한 후에 절연막 전면 식각 공정을 실시하여 상기 절연막을 상기 제 1 영역의 상기 질화막의 측벽에만 잔류시키는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 절연막 스페이서 형성 방법.
  7. 제 6 항에 있어서,
    상기 절연막 전면 식각 공정은 챔버에 200 내지 400W의 바이어스를 인가한 상태에서 CHF3, CF4 및 Ar가 공급되면서 진행되며, 상기 챔버의 압력은 800 내지 1000mTorr인 것을 특징으로 하는 반도체 소자의 절연막 스페이서 형성 방법.
  8. 제 7 항에 있어서,
    상기 CHF3의 공급량은 20 내지 40sccm이고, 상기 CF4의 공급량은 40 내지 60sccm이며, 상기 Ar의 공급량은 900 내지 1100sccm인 것을 특징으로 하는 반도체 소자의 절연막 스페이서 형성 방법.
  9. 제 6 항 또는 제 7 항에 있어서,
    상기 절연막 전면 식각 공정은 상기 절연막과 상기 질화막의 선택비를 충분히 확보한 상태에서 실시하는 것을 특징으로 하는 반도체 소자의 절연막 스페이서 형성 방법.
  10. 제 2 항에 있어서,
    상기 전면 식각 공정은 상기 제 1 영역에 형성된 상기 절연막, 상기 질화막 및 상기 산화막의 전체 두께를 기준으로 목표 식각 두께를 설정하여, 상기 제 2 영역의 절연막 스페이서를 상기 제 1 영역의 절연막 스페이서보다 얇게 형성하는 것을 특징으로 하는 반도체 소자의 절연막 스페이서 형성 방법.
  11. 제 2 항 또는 제 10 항에 있어서,
    상기 전면 식각 공정은 챔버에 200 내지 400W의 바이어스를 인가한 상태에서 CHF3, CF4 및 Ar가 공급되면서 진행되며, 상기 챔버의 압력은 800 내지 1000mTorr인 것을 특징으로 하는 반도체 소자의 절연막 스페이서 형성 방법.
  12. 제 11 항에 있어서,
    상기 CHF3의 공급량은 0 내지 40sccm이고, 상기 CF4의 공급량은 80 내지 100sccm이며, 상기 Ar의 공급량은 900 내지 1100sccm인 것을 특징으로 하는 반도체 소자의 절연막 스페이서 형성 방법.
  13. 제 2 항에 있어서,
    상기 전면 식각 공정을 실시하면서 EPD을 통하여 상기 반도체 기판 상부의 상기 질화막이 완전히 식각되었는지를 판단하며, 상기 질화막의 식각이 완료되면 전면 식각 공정을 중단하고, 희석된 HF 계열의 용액을 이용하여 상기 반도체 기판에 잔류하는 상기 산화막을 제거하는 것을 특징으로 하는 반도체 소자의 절연막 스페이서 형성 방법.
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