KR20010003628A - 반도체 메모리셀 구조 및 제조방법 - Google Patents

Abstract

반도체기판과, 상기 반도체기판에 동일한 간격으로 배치된 모양의 사선형 활성영역, 상기 활성영역을 둘러싸고 있는 소자분리영역, 상기 활성영역 및 소자분리영역위를 번갈아 지나는 트랜지스터의 워드라인, 상기 워드라인을 포함하여 상기 반도체기판 전면에 형성된 1차 층간절연막, 상기 워드라인들 사이에 위치하며 상기 활성영역 중앙 지역을 노출시킬 목적으로 상기 1차 층간절연막에 형성된 비트라인 콘택, 상기 비트라인 콘택을 통하여 상기 활성영역과 전기적으로 연결되며 상기 워드라인과 수직한 방향으로 배치된 비트라인, 상기 비트라인을 포함하여 상기 반도체기판의 전면에 형성된 2차 층간절연막, 상기 워드라인과 비트라인 사이에 위치하며 상기 활성영역을 노출시킬 목적으로 상기 1,2차 층간절연막에 형성되는 스토리지노드 콘택, 및 상기 스토리지노드 콘택을 통하여 상기 활성영역과 전기적으로 연결되며 상기 2차 층간절연막위에 동일 간격으로 배치된 커패시터를 포함하여 구성되며, 상기 1개의 비트라인선상에서 보았을때 2개의 워드라인씩 쌍으로 활성영역과 교차, 미교차를 반복하고, 1개의 워드라인선상에서 보았을때 2개의 비트라인이 쌍으로 활성영역과 교차, 미교차를 반복하는 반도체 메모리셀 구조를 제공한다.

Description

반도체 메모리셀 구조 및 제조방법{Semiconductor memory cell structure and method of fabricating the same}

본 발명은 반도체 메모리셀 구조 및 그 제조방법에 관한 것으로, 특히 메모리셀의 활성영역을 사선형(slash type)으로 기울여 비트라인 콘택과 커패시터 콘택을 모두 활성영역상에 배치되도록 하는 반도체 메모리셀 구조 및 이의 제조방법에 관한 것이다.

DRAM 메모리셀 구조 설계는 DRAM의 집적도, 동작방식, 공정방법 및 순서를 결정짓는 기본이 되는 것으로, DRAM 제작에 있어 가장 중요한 요소중의 하나이다.

DRAM의 메모리셀 구조는 동작 방법에 따라 크게 오픈 비트라인형과 폴디드(folded) 비트라인형 2가지로 나눌 수 있다. 오픈 비트라인형의 경우 셀집적도는 높지만 다른 셀 블럭에서 비트라인 바(bit line bar) 신호를 끌어와야 하므로 워드라인간의 커플링 노이즈 차이에 의한 오동작의 가능성이 높다. 폴디드 비트라인형의 경우 집적도는 다소 떨어지지만 동일 셀 블럭에서 비트라인 바 신호를 사용할 수 있으므로 워드라인과의 커플링 노이즈를 같은 정도로 받아 오동작의 가능성이 작다. 따라서 셀이 안정적으로 작동하는 폴디드 비트라인형이 주로 DRAM의 메모리셀구조로 사용된다.

종래에 주로 사용되었던 폴디드 비트라인형 메모리셀 구조의 일반적인 형태를 도 1에 나타내었다. 도 1을 참조하여 개략적인 제조방법을 살펴 보면 다음과 같다. 우선 리소그래피 및 식각공정을 이용하여 직사각형 형태(bar type)의 활성영역(1)을 도 1과 같이 밑면과 옆면에 평행하게 규칙적으로 패터닝하여 실리콘기판 표면이 드러나게 한다. 이때 활성영역 주변은 전부 산화막등으로 절연시킨다.

다음은 워드라인 제조로서 직사각형 활성영역(1)의 장축에 수직 방향으로 직선 형태의 워드라인(2)을 형성한다. 이때 1개의 활성영역과 2개의 워드라인이 교차하고 2개의 워드라인씩 교대로 활성영역과 교차, 미교차를 반복하게 도 1과 같이 배열한다. 따라서 모든 활성영역은 2개의 워드라인으로 인해 3등분되는데 좌우 양쪽은 소오스 영역으로 커패시터와 연결하기 위한 스토리지노드가 위치하고, 중앙부분은 양쪽 소오스에 신호를 쓰기 또는 읽기 위한 공용 드레인 영역으로 비트라인과 연결하기 위한 비트라인 콘택(3)이 위치하게 된다.

다음은 형성된 워드라인간의 공간을 산화막등으로 메우고 평탄화한 후, 직선 형태의 비트라인(4)을 형성한다. 이때 비트라인은 워드라인(2)과 수직방향으로 되어 있으며 활성영역의 드레인 부분과 콘택을 형성해야 한다. 그러나 활성영역의 장축 방향과 비트라인의 방향이 서로 평행하므로 활성영역 바로 위에 비트라인 콘택을 만들고 그위에 비트라인을 형성할 경우 소오스영역에 스토리지 노드를 형성할 수 있는 공간을 확보할 수 없다. 따라서 비트라인을 만들면서 동시에 스토리지노드를 위한 공간을 확보하기 위해서는 도 1에서와 같이 비트라인 콘택을 활성영역 밖에까지 확장하여 형성하고 비트라인을 활성영역과 어긋나게 배치하여야만 한다. 이때 비트라인 콘택을 활성영역 아래까지 확대하기 위하여 별도의 마스크 단계를 포함한 일련의 공정이 필요하게 되는데 이를 플러깅(pluging)공정이라고 한다. 따라서 비트라인을 형성하기 위해서는 활성영역밖에까지 플러그를 형성한 후, 플러그위에 비트라인 콘택을 뚫고 이 콘택 위치에 맞추어 비트라인을 형성한다.

마지막으로 형성된 비트라인간의 공간을 산화막등으로 메우고 평탄화한 후, 소오스 영역에 스토리지노드 콘택(5)을 만들고 콘택 위치에 스토리지노드를 형성하여 커패시터를 제조한다.

현재 주로 사용되고 있는 이 폴디드 비트라인형의 셀은 구조가 대칭이어서 트랜지스터의 특성이 좋은 장점을 가지고 있다. 그러나 상술한 제조방법에서도 알 수 있듯이 활성영역이 비트라인과 평행하게 위치하여 비트라인 콘택과 스토리지노드 콘택을 모두 활성영역상에 직접 연결할 수 없으므로 플러깅 공정을 거쳐 비트라인 콘택 영역을 활성영역 이외의 지역에 따로 확보해야만 하는 단점이 있다.

본 발명은 상술한 문제점을 해결하기 위한 것으로, 메모리셀의 활성영역을 사선형(slash type)으로 기울여 비트라인 콘택과 커패시터 콘택을 모두 활성영역상에 배치되도록 할 수 있는 반도체 메모리셀 구조 및 이의 제조방법을 제공하는 것을 그 목적으로 한다.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리셀 구조는 반도체기판과, 상기 반도체기판에 동일한 간격으로 배치된 모양의 사선형 활성영역, 상기 활성영역을 둘러싸고 있는 소자분리영역, 상기 활성영역 및 소자분리영역위를 번갈아 지나는 트랜지스터의 워드라인, 상기 워드라인을 포함하여 상기 반도체기판 전면에 형성된 1차 층간절연막, 상기 워드라인들 사이에 위치하며 상기 활성영역 중앙 지역을 노출시킬 목적으로 상기 1차 층간절연막에 형성된 비트라인 콘택, 상기 비트라인 콘택을 통하여 상기 활성영역과 전기적으로 연결되며 상기 워드라인과 수직한 방향으로 배치된 비트라인, 상기 비트라인을 포함하여 상기 반도체기판의 전면에 형성된 2차 층간절연막, 상기 워드라인과 비트라인 사이에 위치하며 상기 활성영역을 노출시킬 목적으로 상기 1,2차 층간절연막에 형성되는 스토리지노드 콘택, 및 상기 스토리지노드 콘택을 통하여 상기 활성영역과 전기적으로 연결되며 상기 2차 층간절연막위에 동일 간격으로 배치된 커패시터를 포함하여 구성된다. 상기 워드라인과 비트라인의 배치에 있어 상기 1개의 비트라인선상에서 보았을때 2개의 워드라인씩 쌍으로 활성영역과 교차, 미교차를 반복하고, 1개의 워드라인선상에서 보았을때 2개의 비트라인이 쌍으로 활성영역과 교차, 미교차를 반복한다.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리셀 제조방법은 반도체기판에 동일한 간격으로 배치된 경사진 모양의 사선형 활성영역과 이를 둘러싸고 있는 소자분리영역을 규정하는 단계와, 상기 활성영역 및 소자분리영역상의 소정영역에 워드라인을 형성하는 단계, 상기 활성영역의 소정부분에 불순물영역을 형성하는 단계, 상기 워드라인을 포함한 반도체기판 전면에 1차 층간절연막을 형성하는 단계, 사진식각공정을 통하여 상기 1차 층간절연막의 소정부분에 비트라인 콘택을 형성하는 단계, 상기 비트라인 콘택을 통하여 상기 불순물 영역에 전기적으로 연결되는 비트라인을 형성하는 단계, 상기 비트라인을 포함한 반도체기판 전면에 2차 층간절연막을 형성하는 단계, 사진식각공정을 통하여 상기 1,2차 층간절연막의 소정부분에 스토리지노드 콘택을 형성하는 단계, 및 상기 스토리지노드 콘택을 통하여 상기 불순물영역에 전기적으로 연결되는 커패시터를 형성하는 단계를 포함한다.

도 1은 종래의 직사각형 메모리셀에 대한 개략도,

도 2는 본 발명에 의한 사선형 메모리셀에 대한 개략도,

도 3은 사선형 메모리셀에 대한 폴디드 비트라인 작동 원리를 설명하기 위한 도면,

도 4a 및 도4b는 종래의 직사각형 메모리셀과 본 발명에 의한 사선형 메모리셀의 단위셀 크기를 비교한 도면.

*도면의 주요부분에 대한 부호의 설명*

1.활성영역 2.워드라인

3.비트라인 콘택 4.비트라인

5.스토리지노드 콘택 6.센스증폭기

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

본 발명에 의한 사선형 메모리셀 구조를 간략화하여 도 2에 나타내었다. 이 셀 구조의 제조방법은 상기한 종래의 셀 제조방법에서 플러깅 공정을 제외하면 동일하므로 그 설명은 생략하기로 한다. 이는 플러깅 공정을 생략할 수 있다는 것을 의미하는 것으로, 구체적으로 도 2를 참조하여 살펴 보면 다음과 같다.

우선 각 셀 구성요소의 배치를 보면, 1개의 사선형 활성영역(1)위에 워드라인(2)이 2개 지나가고 있어 활성영역을 3등분하고 있으며, 좌우 양쪽은 소오스 영역으로 커패시터와 연결하기 위한 스토리지노드 콘택(5)이 위치한다. 중앙부분은 공용 드레인영역으로 비트라인과 연결하기 위한 비트라인 콘택(3)이 위치한다. 이를 도 1에 나타낸 기존의 직사각형 셀과 비교해 보면 기존 셀의 경우 비트라인 콘택과 스토리지노드 콘택을 함께 활성영역에 배치할 수 없으므로 비트라인 콘택을 활성영역 아래영역으로 플러그 공정을 통해 따로 뽑아 사용할 수 밖에 없었으나, 본 발명의 사선형 셀의 경우는 플러깅 공정없이 직접 콘택할 수 있음을 알 수 있다.

상기 사선형 셀이 폴디드 비트라인형으로 동작하는 방식을 도 3을 참조하여 살펴 보면 다음과 같다. 우선, 활성영역(1), 워드라인(2), 비트라인(4)등의 콘택 형태를 보면 동일선상에서 워드라인, 비트라인이 모두 2개씩 번갈아가며 활성영역과 교차, 미교차를 반복함을 알 수 있다. 따라서 도 3에서처럼 1개의 워드라인에 신호가 입력되었을때 트랜지스터들이 턴온되면 활성영역상의 화살표 방향으로 신호가 전달되고 비트라인상의 화살표 표시처럼 2개의 비트라인씩 교대로 신호가 출력, 미출력됨으로써 교차로 비트라인, 비트라인 바를 구성하여 센스증폭기(6)를 제작할 수 있다. 따라서 본 셀구조는 폴디드 비트라인형식을 만족시킨다.

상기 사선형 메모리셀구조에 있어서, 활성영역의 각도는 상기 워드라인과 비트라인의 간격을 변경함으로써 변화시킬 수 있는데, 그 각도는 약 20°- 30°경사지게 하는 것이 바람직하다. 또한 활성영역의 양끝을 둥근 모양으로 하거나 중앙 부분의 면적을 더 넓게 할 수도 있다.

상기 워드라인 및 비트라인도 요철형태나 웨이브 형태로 형성하는 것도 가능하다.

도 4에서는 집적도 측면에서 기존 셀과 본 발명의 사선형 셀을 비교하였다. 여기서 도 4a는 기존 셀을, 도 4b는 본 발명의 사선형 셀을 나타내며, A는 활성영역, B는 소자분리영역을 각각 나타낸다. 계산은 최소 피쳐 사이즈(feature size)를 a로 하여 반복 활성영역 패턴중 한 단위셀 면적을 구하였다. 이 경우 기존 셀이나 사선형 셀 모두 16a²으로 동일한 면적을 가지고 있어 사선형 셀로 변경해도 집적도 측면에서 손실이 없다는 것을 알 수 있다. 한편, 단위셀 크기에 대한 활성영역이 차지하는 면적 비율 측면에서 살펴 보면 사선형 셀의 경우(44%)가 기존 셀의 경우(36%)보다 8%가 높아 활성영역 활용면에서 우수함을 알 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명의 사선형 셀을 실제 공정에 적용할 경우, 기존 셀 설계구조와 비교하여 동일한 셀 크기와 폴디드 비트라인 형식을 만족하므로 집적도나 신뢰도 측면에서 성능 저하는 없으며 비트라인을 활성영역상에 직접 콘택할 수 있으므로 따로 활성영역 이외의 지역에 콘택을 만드는 공정을 생략할 수 있다. 따라서 기존 셀에 비해 한번의 마스크 공정 및 이와 관련된 일련의 공정을 줄일 수 있어 제조 비용 절감에 큰 효과를 얻을 수 있다.

Claims (14)

1. 반도체기판과,

   상기 반도체기판에 동일한 간격으로 배치된 모양의 사선형 활성영역,

   상기 활성영역을 둘러싸고 있는 소자분리영역,

   상기 활성영역 및 소자분리영역위를 번갈아 지나는 트랜지스터의 워드라인,

   상기 워드라인을 포함하여 상기 반도체기판 전면에 형성된 1차 층간절연막,

   상기 워드라인들 사이에 위치하며 상기 활성영역 중앙 지역을 노출시킬 목적으로 상기 1차 층간절연막에 형성된 비트라인 콘택,

   상기 비트라인 콘택을 통하여 상기 활성영역과 전기적으로 연결되며 상기 워드라인과 수직한 방향으로 배치된 비트라인,

   상기 비트라인을 포함하여 상기 반도체기판의 전면에 형성된 2차 층간절연막,

   상기 워드라인과 비트라인 사이에 위치하며 상기 활성영역을 노출시킬 목적으로 상기 1,2차 층간절연막에 형성되는 스토리지노드 콘택, 및

   상기 스토리지노드 콘택을 통하여 상기 활성영역과 전기적으로 연결되며 상기 2차 층간절연막위에 동일 간격으로 배치된 커패시터를 포함하여 구성되며,

   상기 1개의 비트라인선상에서 보았을때 2개의 워드라인씩 쌍으로 활성영역과 교차, 미교차를 반복하고, 1개의 워드라인선상에서 보았을때 2개의 비트라인이 쌍으로 활성영역과 교차, 미교차를 반복하는 반도체 메모리셀 구조.
2. 제1항에 있어서,

   상기 활성영역의 각도가 상기 워드라인과 비트라인의 간격의 변경에 의해 변화되는 반도체 메모리셀 구조.
3. 제1항에 있어서,

   상기 활성영역이 약 20°- 30°경사진 모양으로 된 반도체 메모리셀 구조.
4. 제1항에 있어서,

   상기 활성영역이 양끝이 둥근 모양을 갖는 반도체 메모리셀 구조.
5. 제1항에 있어서,

   상기 활성영역의 중앙 부분의 면적이 상대적으로 넓은 반도체 메모리셀 구조.
6. 제1항에 있어서,

   상기 워드라인 및 비트라인이 요철형태의 모양을 가지는 반도체 메모리셀 구조.
7. 제1항에 있어서,

   상기 워드라인 및 비트라인이 웨이브 형태의 모양을 가지는 반도체 메모리셀 구조.
8. 반도체기판에 동일한 간격으로 배치된 경사진 모양의 사선형 활성영역과 이를 둘러싸고 있는 소자분리영역을 규정하는 단계와,

   상기 활성영역 및 소자분리영역상의 소정영역에 워드라인을 형성하는 단계,

   상기 활성영역의 소정부분에 불순물영역을 형성하는 단계,

   상기 워드라인을 포함한 반도체기판 전면에 1차 층간절연막을 형성하는 단계,

   사진식각공정을 통하여 상기 1차 층간절연막의 소정부분에 비트라인 콘택을 형성하는 단계,

   상기 비트라인 콘택을 통하여 상기 불순물 영역에 전기적으로 연결되는 비트라인을 형성하는 단계,

   상기 비트라인을 포함한 반도체기판 전면에 2차 층간절연막을 형성하는 단계,

   사진식각공정을 통하여 상기 1,2차 층간절연막의 소정부분에 스토리지노드 콘택을 형성하는 단계, 및

   상기 스토리지노드 콘택을 통하여 상기 불순물영역에 전기적으로 연결되는 커패시터를 형성하는 단계를 포함하는 반도체 메모리셀 제조방법.
9. 제8항에 있어서,

   상기 활성영역을 약 20°- 30°경사진 모양으로 형성하는 반도체 메모리셀 제조방법.
10. 제8항에 있어서,

    상기 워드라인을 상기 활성영역 및 소자분리영역위를 번갈아 지나도록 형성하는 반도체 메모리셀 제조방법.
11. 제8항에 있어서,

    상기 비트라인 콘택을 상기 워드라인 사이에 위치하는 활성영역 중앙지역에 형성하는 반도체 메모리셀 제조방법.
12. 제8항에 있어서,

    상기 비트라인을 상기 워드라인에 수직한 방향으로 형성하는 반도체 메모리셀 제조방법.
13. 제8항에 있어서,

    상기 스토리지노드 콘택을 상기 워드라인과 비트라인 사이에 위치한 활성영역 부분에 형성하는 반도체 메모리셀 제조방법.
14. 제8항에 있어서,

    상기 1개의 비트라인선상에서 보았을때 2개의 워드라인씩 쌍으로 활성영역과 교차, 미교차를 반복하고, 1개의 워드라인선상에서 보았을때 2개의 비트라인씩 쌍으로 활성영역과 교차, 미교차를 반복하도록 비트라인과 워드라인을 형성하는 반도체 메모리셀 제조방법.