JP3203776B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係わり、さらに詳しくは、小さなセル面積で大きな蓄
積容量をもつキャパシタを有する半導体装置の製造方法
に関する。
に係わり、さらに詳しくは、小さなセル面積で大きな蓄
積容量をもつキャパシタを有する半導体装置の製造方法
に関する。
【０００２】
【従来の技術】近年、半導体装置の微細化、大容量化に
伴い、たとえば代表的な半導体ＬＳＩメモリであるＤＲ
ＡＭでは、セル面積の縮小化に伴ってキャパシタ用蓄積
ノードの面積確保が困難となり、所望の容量を有するキ
ャパシタを半導体基板上に形成することが困難となって
いる。最近では、キャパシタ用蓄積ノードをリング形状
に成形したＤＲＡＭ用メモリセルが開発されている（１
９８９ ＶＬＳＩ シンポジウム Ｐ．６９〜７０）。
このように、キャパシタ用蓄積ノードをリング形状に形
成することで、蓄積ノードのキャパシタを構成する面積
を増大させ、小さなセル面積で大きな蓄積容量を持つキ
ャパシタを半導体基板上に形成することができる。
伴い、たとえば代表的な半導体ＬＳＩメモリであるＤＲ
ＡＭでは、セル面積の縮小化に伴ってキャパシタ用蓄積
ノードの面積確保が困難となり、所望の容量を有するキ
ャパシタを半導体基板上に形成することが困難となって
いる。最近では、キャパシタ用蓄積ノードをリング形状
に成形したＤＲＡＭ用メモリセルが開発されている（１
９８９ ＶＬＳＩ シンポジウム Ｐ．６９〜７０）。
このように、キャパシタ用蓄積ノードをリング形状に形
成することで、蓄積ノードのキャパシタを構成する面積
を増大させ、小さなセル面積で大きな蓄積容量を持つキ
ャパシタを半導体基板上に形成することができる。
【０００３】
【発明が解決しようとする課題】しかし、このような半
導体装置を従来の製造方法で製造する場合には、キャパ
シタ用蓄積ノードをリング形状に形成しない場合に比較
して、付加的なＣＶＤ、ＲＩＥ等の工程を行わなければ
ならず、半導体装置の製造工程が増加するという課題が
あった。そのため、製造コストが増加し、高集積で安価
な半導体装置の製造が困難であった。本発明は、このよ
うな従来技術の問題点に鑑みてなされたものであり、そ
の目的は、従来工程に比較して大幅な工程増を生じさせ
ることなく、微細なリング形状蓄積ノードを成形し、大
容量のキャパシタを有する半導体装置を安価に製造する
ことができる半導体装置の製造方法を提供することにあ
る。
導体装置を従来の製造方法で製造する場合には、キャパ
シタ用蓄積ノードをリング形状に形成しない場合に比較
して、付加的なＣＶＤ、ＲＩＥ等の工程を行わなければ
ならず、半導体装置の製造工程が増加するという課題が
あった。そのため、製造コストが増加し、高集積で安価
な半導体装置の製造が困難であった。本発明は、このよ
うな従来技術の問題点に鑑みてなされたものであり、そ
の目的は、従来工程に比較して大幅な工程増を生じさせ
ることなく、微細なリング形状蓄積ノードを成形し、大
容量のキャパシタを有する半導体装置を安価に製造する
ことができる半導体装置の製造方法を提供することにあ
る。
【０００４】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、半導体基板に、
層間絶縁層を積層し、前記層間絶縁層の表面にキャパシ
タ用蓄積ノードとなる導電層を積層し、前記導電層の表
面にダミー層を積層し、前記ダミー層を、所定のパター
ンの透過光位相反転部分を有するシフタ付き露光用レチ
クルを用いた露光により、前記透過光位相反転部分とそ
の他の部分との境界部に相当するパターンを有するリン
グ形状のパターンに加工し、前記リング形状のダミー層
の内周と外周とに導電性のサイドウォールを形成し、前
記ダミー層をエッチングにより除去し、二重リング形状
のキャパシタ用蓄積ノードを成形することを特徴とす
る。
に、本発明の半導体装置の製造方法は、半導体基板に、
層間絶縁層を積層し、前記層間絶縁層の表面にキャパシ
タ用蓄積ノードとなる導電層を積層し、前記導電層の表
面にダミー層を積層し、前記ダミー層を、所定のパター
ンの透過光位相反転部分を有するシフタ付き露光用レチ
クルを用いた露光により、前記透過光位相反転部分とそ
の他の部分との境界部に相当するパターンを有するリン
グ形状のパターンに加工し、前記リング形状のダミー層
の内周と外周とに導電性のサイドウォールを形成し、前
記ダミー層をエッチングにより除去し、二重リング形状
のキャパシタ用蓄積ノードを成形することを特徴とす
る。
【０００５】
【作用】本発明の半導体装置の製造方法では、上記シフ
タ付き露光用レチクルを用いて露光を行うため、透過光
位相反転部分を通過した露光用光の位相は、その他の部
分を通過した露光用光の位相に対して反転するため、こ
れらの境界部では、光の干渉が生じて打ち消し合い、境
界部分のみが遮光される。その結果、境界部分に相当す
る微細パターンをレジスト等に転写することができ、こ
の微細パターンを用いて、微細パターン蓄積ノードを成
形することができる。微細パターンの線幅は、ステッパ
ーの露光量を変化させることにより調節することができ
る。たとえば、線のステッパーでも、通常の解像度限界
を超える０．１５μｍ程度の線幅が加工可能である。
タ付き露光用レチクルを用いて露光を行うため、透過光
位相反転部分を通過した露光用光の位相は、その他の部
分を通過した露光用光の位相に対して反転するため、こ
れらの境界部では、光の干渉が生じて打ち消し合い、境
界部分のみが遮光される。その結果、境界部分に相当す
る微細パターンをレジスト等に転写することができ、こ
の微細パターンを用いて、微細パターン蓄積ノードを成
形することができる。微細パターンの線幅は、ステッパ
ーの露光量を変化させることにより調節することができ
る。たとえば、線のステッパーでも、通常の解像度限界
を超える０．１５μｍ程度の線幅が加工可能である。
【０００６】このような方法を用いれば、従来工程に比
較して大幅な工程増大を招くことなく、リング状の蓄積
ノードを容易にえることができ、蓄積ノードのキャパシ
タを構成する面積を増大させることができる。そのた
め、製造コストの増加を防止することができ、高集積
で、安価な半導体装置を製造することがきる。
較して大幅な工程増大を招くことなく、リング状の蓄積
ノードを容易にえることができ、蓄積ノードのキャパシ
タを構成する面積を増大させることができる。そのた
め、製造コストの増加を防止することができ、高集積
で、安価な半導体装置を製造することがきる。
【０００７】
【実施例】以下、本発明の第１の実施例に係わる半導体
装置について、図面に基づいて説明する。図１に示すよ
うに、本実施例では、まず単結晶シリコンなどで構成さ
れた半導体基板４の表面に、ＬＯＣＯＳ法等で、所定の
パターンで素子間分離領域５を形成し、素子間分離領域
５間の半導体基板４の表面に、ゲート酸化膜１８を熱酸
化法等で形成する。その後、ゲート酸化膜９の上に、ゲ
ート電極を兼ねたワード線７ａ，７ｂを所定のパターン
で形成する。ワード線７ａ，７ｂは、たとえばＣＶＤ法
で成膜されたポリシリコン膜で構成され、導電性を高め
るためにリンなどの不純物がドープしてある。
装置について、図面に基づいて説明する。図１に示すよ
うに、本実施例では、まず単結晶シリコンなどで構成さ
れた半導体基板４の表面に、ＬＯＣＯＳ法等で、所定の
パターンで素子間分離領域５を形成し、素子間分離領域
５間の半導体基板４の表面に、ゲート酸化膜１８を熱酸
化法等で形成する。その後、ゲート酸化膜９の上に、ゲ
ート電極を兼ねたワード線７ａ，７ｂを所定のパターン
で形成する。ワード線７ａ，７ｂは、たとえばＣＶＤ法
で成膜されたポリシリコン膜で構成され、導電性を高め
るためにリンなどの不純物がドープしてある。
【０００８】ワード線７ａ，７ｂの上には、層間絶縁層
８を積層する。層間絶縁層８は、たとえばＣＶＤ法によ
り成膜される酸化シリコン膜で構成される。層間絶縁層
８には、ビット線用コンタクトホールが開けられ、この
コンタクトホールに入り込むように、ビット線６を層間
絶縁層８上に、所定のパターンで形成する。
８を積層する。層間絶縁層８は、たとえばＣＶＤ法によ
り成膜される酸化シリコン膜で構成される。層間絶縁層
８には、ビット線用コンタクトホールが開けられ、この
コンタクトホールに入り込むように、ビット線６を層間
絶縁層８上に、所定のパターンで形成する。
【０００９】図２に示すように、ビット線６の表面に
は、層間絶縁層１１を成膜する。層間絶縁層１１は、た
とえばＣＶＤ法で成膜される酸化シリコン膜で構成され
る。層間絶縁層１１の表面は、平坦化処理される。層間
絶縁層１１および８には、半導体基板４の表面に臨むコ
ンタクトホール１０が形成される。
は、層間絶縁層１１を成膜する。層間絶縁層１１は、た
とえばＣＶＤ法で成膜される酸化シリコン膜で構成され
る。層間絶縁層１１の表面は、平坦化処理される。層間
絶縁層１１および８には、半導体基板４の表面に臨むコ
ンタクトホール１０が形成される。
【００１０】次に、図３に示すように、コンタクトホー
ル１０内に入り込むように、蓄積ノードを形成するため
の導電層１２を積層する。導電層１２は、たとえばＣＶ
Ｄ法により成膜されるポリシリコン膜で構成される。こ
のポリシリコン膜の膜厚は、特に限定されないが、たと
えば６００ｎｍ程度である。コンタクトホール１０内に
入り込んだポリシリコン膜は、導電性プラグ１２ｂとな
る。導電層１２の表面には、レジスト膜１４を成膜し、
これを蓄積ノードの加工パターンにパターン加工する。
ル１０内に入り込むように、蓄積ノードを形成するため
の導電層１２を積層する。導電層１２は、たとえばＣＶ
Ｄ法により成膜されるポリシリコン膜で構成される。こ
のポリシリコン膜の膜厚は、特に限定されないが、たと
えば６００ｎｍ程度である。コンタクトホール１０内に
入り込んだポリシリコン膜は、導電性プラグ１２ｂとな
る。導電層１２の表面には、レジスト膜１４を成膜し、
これを蓄積ノードの加工パターンにパターン加工する。
【００１１】本実施例では、レジスト膜１４のパターン
加工に際し、図６（Ａ）に示すようなシフタ付き露光用
レチクル４０を用いる。この露光用レチクル４０には、
透過光位相反転部分４２が所定のパターンで形成してあ
る。透過光位相反転部分４２は、露光用レチクル４０を
構成する透明板における他の部分に比較して板厚を変化
させることにより形成することができる。たとえば透過
光位相反転部分４２に対応するパターンで、他の部分に
より板厚が厚い部分を形成すれば良い。
加工に際し、図６（Ａ）に示すようなシフタ付き露光用
レチクル４０を用いる。この露光用レチクル４０には、
透過光位相反転部分４２が所定のパターンで形成してあ
る。透過光位相反転部分４２は、露光用レチクル４０を
構成する透明板における他の部分に比較して板厚を変化
させることにより形成することができる。たとえば透過
光位相反転部分４２に対応するパターンで、他の部分に
より板厚が厚い部分を形成すれば良い。
【００１２】このようなレチクル４０を用いることで、
図６（Ｂ）に示すように、透過光位相反転部分４２と他
の部分との境界部に相当する微細パターンで、レジスト
膜１４をリング状にパターン加工することができる。こ
の微細パターンのパターン幅は、露光量を変化させるこ
とで調節できる。たとえばｉ線のステッパーでも、通常
の解像度限界を超える０．１５μｍ程度の線幅が加工可
能である。
図６（Ｂ）に示すように、透過光位相反転部分４２と他
の部分との境界部に相当する微細パターンで、レジスト
膜１４をリング状にパターン加工することができる。こ
の微細パターンのパターン幅は、露光量を変化させるこ
とで調節できる。たとえばｉ線のステッパーでも、通常
の解像度限界を超える０．１５μｍ程度の線幅が加工可
能である。
【００１３】このような微細パターンの形成が可能とな
るのは、次のように説明できる。すなわち、シフタ付き
露光用レチクル４０を用いれば、透過光位相反転部分を
通過する露光用光は、他の部分を通過する光の位相に対
して反転していることから、これらの境界部分では、光
の干渉により、光の影になる部分が生じるからである。
この影の部分が微細パターンに相当する。
るのは、次のように説明できる。すなわち、シフタ付き
露光用レチクル４０を用いれば、透過光位相反転部分を
通過する露光用光は、他の部分を通過する光の位相に対
して反転していることから、これらの境界部分では、光
の干渉により、光の影になる部分が生じるからである。
この影の部分が微細パターンに相当する。
【００１４】次に、図４に示すように、所定パターンの
１４を用いて、ＲＩＥなどのエッチング手段により、導
電層１２をパターン加工し、微細リング形状の蓄積ノー
ド１２ａを得る。なお、図４では、蓄積ノード１２ａと
導電性プラグ１２ｂとが接続されていないように見える
が、実際には図７に示すように、四角リング形状の蓄積
ノード１２ａの一辺が導電性プラグ１２ｂに対してそれ
ぞれ接続するようになっている。すなわち、四角リング
状の蓄積ノード１２ａは、各一辺が導電性プラグ１２ｂ
上で接続するようなパターンでマトリックス状に配列さ
れる。
１４を用いて、ＲＩＥなどのエッチング手段により、導
電層１２をパターン加工し、微細リング形状の蓄積ノー
ド１２ａを得る。なお、図４では、蓄積ノード１２ａと
導電性プラグ１２ｂとが接続されていないように見える
が、実際には図７に示すように、四角リング形状の蓄積
ノード１２ａの一辺が導電性プラグ１２ｂに対してそれ
ぞれ接続するようになっている。すなわち、四角リング
状の蓄積ノード１２ａは、各一辺が導電性プラグ１２ｂ
上で接続するようなパターンでマトリックス状に配列さ
れる。
【００１５】次に、図５に示すように、キャパシタ用絶
縁薄膜層１５を積層し、その後、キャパシタ用セルプレ
ート層１６をＣＶＤ法等で積層すれば、ＤＲＡＭ用メモ
リセル２が得られる。キャパシタ用絶縁薄膜層１５は、
絶縁性のものであれば特に限定されないが、たとえば酸
化シリコン薄膜と窒化シリコン薄膜との積層膜等で構成
される。キャパシタ用セルプレート層１６は、導電性の
あるものであれば特に限定されないが、たとえば、ポリ
シリコンで構成される。
縁薄膜層１５を積層し、その後、キャパシタ用セルプレ
ート層１６をＣＶＤ法等で積層すれば、ＤＲＡＭ用メモ
リセル２が得られる。キャパシタ用絶縁薄膜層１５は、
絶縁性のものであれば特に限定されないが、たとえば酸
化シリコン薄膜と窒化シリコン薄膜との積層膜等で構成
される。キャパシタ用セルプレート層１６は、導電性の
あるものであれば特に限定されないが、たとえば、ポリ
シリコンで構成される。
【００１６】以上のような工程で製造されたＤＲＡＭ用
メモリセル２は、リング状の蓄積ノード１２ａを持ち、
その内外壁がキャパシタ面として利用されるので、大き
な蓄積容量を得ることができる。しかも、従来プロセス
に比較し、レチクルを変更するだけで良いため、製造工
程および製造コストはほとんど増加しない。
メモリセル２は、リング状の蓄積ノード１２ａを持ち、
その内外壁がキャパシタ面として利用されるので、大き
な蓄積容量を得ることができる。しかも、従来プロセス
に比較し、レチクルを変更するだけで良いため、製造工
程および製造コストはほとんど増加しない。
【００１７】以下、本発明の第２の実施例に係わる半導
体装置の製造方法について図面に基づいて説明する。図
８に示すように、上述の第１の実施例と同様な工程で、
半導体基板４上に、ワード線７ａ、７ｂとビット線６を
形成した後、ビット線６の表面に、ＳｉＯ2などで構成
される層間絶縁層１１’をＣＶＤ法などで成膜し、その
表面を平坦化する。そして、その表面に、第二の層間絶
縁層としても作用するエッチングストッパ層２２を成膜
する。エッチングストッパ層２２は、たとえばＣＶＤ法
で成膜される窒化シリコン膜で構成され、後述するダミ
ー層２６をエッチングする際の下層保護用のエッチング
ストッパとして機能する。 エッチングストッパ層２２
および層間絶縁層８，１１’には、半導体基板４の表面
に臨むコンタクトホール１０を形成する。次に、コンタ
クトホール１０内に入り込むように、エッチングストッ
パ層２２の表面には、蓄積ノードの一部および導電性プ
ラグを形成するための導電層２４を積層させる。この導
電層２４は、たとえばＣＶＤ法で成膜されるポリシリコ
ン膜で構成される。その膜厚は、特に限定されないが、
たとえば１００ｎｍ程度である。
体装置の製造方法について図面に基づいて説明する。図
８に示すように、上述の第１の実施例と同様な工程で、
半導体基板４上に、ワード線７ａ、７ｂとビット線６を
形成した後、ビット線６の表面に、ＳｉＯ2などで構成
される層間絶縁層１１’をＣＶＤ法などで成膜し、その
表面を平坦化する。そして、その表面に、第二の層間絶
縁層としても作用するエッチングストッパ層２２を成膜
する。エッチングストッパ層２２は、たとえばＣＶＤ法
で成膜される窒化シリコン膜で構成され、後述するダミ
ー層２６をエッチングする際の下層保護用のエッチング
ストッパとして機能する。 エッチングストッパ層２２
および層間絶縁層８，１１’には、半導体基板４の表面
に臨むコンタクトホール１０を形成する。次に、コンタ
クトホール１０内に入り込むように、エッチングストッ
パ層２２の表面には、蓄積ノードの一部および導電性プ
ラグを形成するための導電層２４を積層させる。この導
電層２４は、たとえばＣＶＤ法で成膜されるポリシリコ
ン膜で構成される。その膜厚は、特に限定されないが、
たとえば１００ｎｍ程度である。
【００１８】次に図９に示すように、導電層２４の表面
に、ダミー層２６を積層する。ダミー層２６は、エッチ
ングストッパ層２４に対してエッチングレートが相違す
る材質で構成され、たとえばＣＶＤ法で成膜される酸化
シリコン膜で構成される。その膜厚は特に限定されない
が、たとえば６００ｎｍである。
に、ダミー層２６を積層する。ダミー層２６は、エッチ
ングストッパ層２４に対してエッチングレートが相違す
る材質で構成され、たとえばＣＶＤ法で成膜される酸化
シリコン膜で構成される。その膜厚は特に限定されない
が、たとえば６００ｎｍである。
【００１９】本実施例では、このダミー層２６が、前述
した実施例で用いた図６（Ａ）に示すような露光用レチ
クル４０により、リング状微細パターンに微細加工され
る。この微細パターンは、蓄積ノードのダミーパターン
となる。
した実施例で用いた図６（Ａ）に示すような露光用レチ
クル４０により、リング状微細パターンに微細加工され
る。この微細パターンは、蓄積ノードのダミーパターン
となる。
【００２０】次に、本実施例では、図１０に示すよう
に、所定パターンのダミー層２６上に、二重リング状蓄
積ノードを形成するための導電層を積層する。この導電
層は、たとえばＣＶＤ法により成膜されるポリシリコン
膜で構成され、その膜厚は特に限定されないが、たとえ
ば１００ｎｍ程度である。このポリシリコン膜は、ＲＩ
Ｅなどの異方性エッチングによりエッチバックされる。
その結果、ダミー層２６の側部には、サイドウォール２
８が形成される。また、同時に下層側の導電層２４もエ
ッチングされ、サイドウォール２８およびダミー層２６
の直下層にのみ所定パターンで蓄積ノード底壁部分２４
ｂが形成される。なお、図１０では、蓄積ノード底壁部
分２４ｂと導電性プラグ２４ａとが切れているように見
えるが、実際には、前述した実施例と同様に、平面側か
ら見て、これらは接続されている。
に、所定パターンのダミー層２６上に、二重リング状蓄
積ノードを形成するための導電層を積層する。この導電
層は、たとえばＣＶＤ法により成膜されるポリシリコン
膜で構成され、その膜厚は特に限定されないが、たとえ
ば１００ｎｍ程度である。このポリシリコン膜は、ＲＩ
Ｅなどの異方性エッチングによりエッチバックされる。
その結果、ダミー層２６の側部には、サイドウォール２
８が形成される。また、同時に下層側の導電層２４もエ
ッチングされ、サイドウォール２８およびダミー層２６
の直下層にのみ所定パターンで蓄積ノード底壁部分２４
ｂが形成される。なお、図１０では、蓄積ノード底壁部
分２４ｂと導電性プラグ２４ａとが切れているように見
えるが、実際には、前述した実施例と同様に、平面側か
ら見て、これらは接続されている。
【００２１】次に、フッ酸処理などにより、ダミー層２
６を除去すれば、図１１に示すように、サイドウォール
２８，２８および蓄積ノード底壁部分２４ｂで構成され
る二重リング形状の蓄積ノード３０を形成することがで
きる。その後、前記実施例と同様に、キャパシタ用絶縁
薄膜層とキャパシタ用セルプレート層を積層すれば、Ｄ
ＲＡＭ用メモリセル２０が得られる。
６を除去すれば、図１１に示すように、サイドウォール
２８，２８および蓄積ノード底壁部分２４ｂで構成され
る二重リング形状の蓄積ノード３０を形成することがで
きる。その後、前記実施例と同様に、キャパシタ用絶縁
薄膜層とキャパシタ用セルプレート層を積層すれば、Ｄ
ＲＡＭ用メモリセル２０が得られる。
【００２２】本実施例では、蓄積ノードは二重リング形
状に形成され、それぞれの内周と外周とがキャパシタを
構成するため、第１の実施例に対してさらに大幅な蓄積
容量の増加が可能となる。そのため、将来の２５６ＭＤ
ＲＡＭ等を形成する際の微細化や、１．５Ｖ等の低電圧
化に対応することができる。
状に形成され、それぞれの内周と外周とがキャパシタを
構成するため、第１の実施例に対してさらに大幅な蓄積
容量の増加が可能となる。そのため、将来の２５６ＭＤ
ＲＡＭ等を形成する際の微細化や、１．５Ｖ等の低電圧
化に対応することができる。
【００２３】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。たとえば、本発明の半導体装置の製造方法
は、ＤＲＡＭのみに用いられることなく、たとえばＤＲ
ＡＭを有するＡＳＩＣデバイス等、蓄積ノードを有する
その他の半導体装置の製造方法に用いることができる。
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。たとえば、本発明の半導体装置の製造方法
は、ＤＲＡＭのみに用いられることなく、たとえばＤＲ
ＡＭを有するＡＳＩＣデバイス等、蓄積ノードを有する
その他の半導体装置の製造方法に用いることができる。
【００２４】
【発明の効果】以上述べたように、本発明の半導体装置
の製造方法によれば、従来工程に比較して大幅な工程増
大を招くことなく、リング状の蓄積ノードを容易に得る
ことができ、蓄積ノードのキャパシタを構成する面積を
増大させることができる。そのため、製造コストの増加
を防止することができ、高集積で、安価な半導体装置を
製造することがきる。
の製造方法によれば、従来工程に比較して大幅な工程増
大を招くことなく、リング状の蓄積ノードを容易に得る
ことができ、蓄積ノードのキャパシタを構成する面積を
増大させることができる。そのため、製造コストの増加
を防止することができ、高集積で、安価な半導体装置を
製造することがきる。
【図１】本発明の第１の実施例に係わるＤＲＡＭの製造
方法を示す概略断面図である。
方法を示す概略断面図である。
【図２】同実施例に係わるＤＲＡＭの製造過程を示す概
略断面図である。
略断面図である。
【図３】同実施例に係わるＤＲＡＭの製造過程を示す概
略断面図である。
略断面図である。
【図４】同実施例に係わるＤＲＡＭの製造過程を示す概
略断面図である。
略断面図である。
【図５】同実施例に係わるＤＲＡＭの製造過程を示す概
略断面図である。
略断面図である。
【図６】同実施例で用いる露光用レチクルの平面図およ
びそれを用いて得られる微細パターン図である。
びそれを用いて得られる微細パターン図である。
【図７】同実施例の製造方法で得られる蓄積ノードのパ
ターンを示す平面図である。
ターンを示す平面図である。
【図８】本実施例の第２の実施例に係わるＤＲＡＭの製
造方法を示す概略断面図である。
造方法を示す概略断面図である。
【図９】同実施例に係わるＤＲＡＭの製造過程を示す概
略断面図である。
略断面図である。
【図１０】同実施例に係わるＤＲＡＭの製造過程を示す
概略断面図である。
概略断面図である。
【図１１】同実施例に係わるＤＲＡＭの製造過程を示す
概略断面図である。
概略断面図である。
２、２０ ＤＲＡＭ用メモリセル ４ 半導体基板 ６ ビット線 ７ａ、７ｂ ワード線 ８，１１，１１’ 層間絶縁層 ９ ゲート酸化膜 １０ コンタクトホール １２ 導電層 １２ａ 蓄積ノード １２ｂ 導電性プラグ １４ レジスト膜 １５ キャパシタ用絶縁薄膜層 １６ キャパシタ用セルプレート層 ２２ エッチングストッパ層 ２４ 導電層 ２４ａ 導電性プラグ ２４ｂ 蓄積ノード底壁部分 ２６ ダミー層 ２８ サイドウォール ３０ 蓄積ノード ４０ 露光用レチクル ４２ 透過光位相反転部分
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/04 (56)参考文献 特開 平４−99373（ＪＰ，Ａ) 特開 平５−190791（ＪＰ，Ａ) 1992 Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｖ ＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ，Ｄｉｇ ｅｓｔ ｏｆ Ｔｈｅｃｎｉｃａｌ Ｐ ａｐｅｒｓ，（Ｊｕｎｅ ２−４, 1992）ｐｐ．10−11 Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏｆ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅ ｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅ ｅｔｉｎｇ，（1991）ｐｐ．63−66
Claims (2)
- 【請求項１】半導体基板に、層間絶縁層を積層し、 前記層間絶縁層の表面にキャパシタ用蓄積ノードとなる
導電層を積層し、 前記導電層の表面にダミー層を積層し、 前記ダミー層を、所定のパターンの透過光位相反転部分
を有するシフタ付き露光用レチクルを用いた露光によ
り、前記透過光位相反転部分とその他の部分との境界部
に相当するパターンを有するリング形状のパターンに加
工し、 前記リング形状のダミー層の内周と外周とに導電性のサ
イドウォールを形成し、 前記ダミー層をエッチングにより除去し、二重リング形
状のキャパシタ用蓄積ノードを成形することを特徴とす
る半導体装置の製造方法。 - 【請求項２】半導体基板の上方に、複数のキャパシタ用
蓄積ノードが、下層に位置する導電性プラグ層とそれぞ
れ接続されるように、マトリクス状に配列して形成して
あることを特徴とする請求項１に記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18047692A JP3203776B2 (ja) | 1992-06-15 | 1992-06-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18047692A JP3203776B2 (ja) | 1992-06-15 | 1992-06-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05347392A JPH05347392A (ja) | 1993-12-27 |
| JP3203776B2 true JP3203776B2 (ja) | 2001-08-27 |
Family
ID=16083892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18047692A Expired - Fee Related JP3203776B2 (ja) | 1992-06-15 | 1992-06-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3203776B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2682509B2 (ja) * | 1995-04-28 | 1997-11-26 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2972554B2 (ja) * | 1995-05-31 | 1999-11-08 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP6917700B2 (ja) * | 2015-12-02 | 2021-08-11 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1992
- 1992-06-15 JP JP18047692A patent/JP3203776B2/ja not_active Expired - Fee Related
Non-Patent Citations (2)
| Title |
|---|
| １９９２ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ，Ｄｉｇｅｓｔ ｏｆ Ｔｈｅｃｎｉｃａｌ Ｐａｐｅｒｓ，（Ｊｕｎｅ ２−４，１９９２）ｐｐ．１０−１１ |
| Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏｆ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ，（１９９１）ｐｐ．６３−６６ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05347392A (ja) | 1993-12-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |