KR20000076967A - 적층화 칩 반도체 장치 - Google Patents

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이나바타케히토
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카네코 히사시
닛뽄덴끼 가부시끼가이샤
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Abstract

본 발명은 칩을 적층화 시킬때의 기하학적 제약을 완화하는 것을 목적으로 하는 것으로서, 본 발명에 의한 적층화 칩 반도체 장치는 점착층을 통하여 이면측(back sides)에서 상호 결합된 제 1의 칩 및 제2의 칩을 포함한다. 상기 제1 및 제2의 칩은 결합면의 크기가 동일하다. 상기 제1의 칩의 표면측(front side)은 인터포우서(interposer)에 결합되어 있다. 이때, 상기 인토포우서는 점착층, 베이스막 및 배선층을 포함한다. 상기 배선층은 상기 제1의 칩의 대향측상의 베이스막에 결합되어 있으면서 금속 배선 패턴을 구비하고 있다. 상기 금속 배선 패턴의 적어도 하나의 패턴은 본딩 와이어(bonding wire)에 의해 제 2의 칩의 표면측상에 형성된 전극 중 하나의 전극에 결합되어 있다. 또한, 상기 제1의 칩의 표면측의 전극 중 하나의 전극은 점착층 및 베이스막을 통과하도록 형성된 솔더 범프(solder bump)를 통해 다른 금속 배선 패턴에 접속되어 있다. 솔더 볼(solder balls)들은 상기 금속 배선 패턴에 대해 선택적으로 제공되어 있다.

Description

적층화 칩 반도체 장치{LAMINATE CHIP SEMICONDUCTOR DEVICE SUITABLE FOR INTEGRATION}
본 발명은 적층화 칩 반도체 장치에 관한 것으로서, 특히 다수의 칩이 적층되는 칩 스택형 패키지(chip stack type package)의 적층화 칩 반도체 장치에 관한 것이다.
칩이 적층화 된 적층 구조의 패키지는 칩 장착 면적이 확대되는 것을 피하기 위해서 사용되고, 칩 스택형 패키지라는 패키징이 공지되어 있다. 칩 스택형 패키지에서, 제 1 칩은 프린트 기판을 포함하는 인터포우서상에 페이스 업(face up)상태로 장착된다. 제2의 칩은 동일한 방식으로 제1의 칩의 표면상에 페이스 업 상태로 겹쳐 쌓여진다.
상기와 같은 종래의 패키지에서, 도 1에 도시된 바와 같이, 금속배선층(102)은 인터포우서로서의 테이프 기재(tape base material)(101)의 상면에 접합된다. 제1의 칩(104)은 금속 배선층(102)의 상면측에 제1 마운트재(mount material)(103)를 사이에 두고 장착된다. 제2의 칩(105)은 제2 마운트재(106)를 사이에 두고 제1의 칩(104)의 상면측상에 장착되어 있다. 상기 2개의 칩(104 및 105)이 적층되는 경우, 상기 제1의 칩(104)의 전극 패드(107)는 상기 제2의 칩(105)에 의해서 차폐되어 금속 와이어(108)를 전극 패드(107)에 접착하는 것이 불가능해 진다. 상기와 같은 경우를 피하기 위해 제2의 칩(105)은 제1의 칩(104)보다 크기가 작아야만 된다.
상기와 같은 종래의 패키지에서, 양 칩의 전극 패드와 금속 배선층 간의 전기적 접속은 금속 와이어를 사용하여 달성된다. 상기 종래의 패키지는 구조적으로 많은 제약을 갖고 있다. 특히, 제1의 칩(104)의 전극 패드(107)가 제2의 칩(105)에 의해 차폐되지 않도록 제2의 칩(105)은 제1의 칩(104)보다 작아야만 한다.
JP-A-평성8년-46136호 공보에는 전술한 것과 관련된 반도체 장치가 개시되어 있다. 상기 문헌에서, 반도체 소자(23)는 중간보드(21)의 상면 및 하면상에 장착되어 있다. 마운트 보드(22)는 하면(22b)상에 다수의 솔더 볼(solder ball)(25)을 구비하며, 상기 중간보드(21)는 상기 중간보드(21)의 하면상에 장착된 반도체 소자(23)를 수용하기 위해 상기 마운트 보드의 상면에 형성된 수용부(29)를 구비하고 있다. 중간보드(21)의 상면상에 형성된 전극 단자(27)와 마운트 보드(22)상에 형성된 신호 전극 단자(31)가 와이어(35)에 의해 접합되어 있다. 중간보드(21)의 하면상에 형성된 전극 단자(28)는 마운트 보드(22)의 상면상에 형성된 전원전극단자(32)에 전도성수지(33)로 접속된다.
또한, JP-A-평성9년-8220호 공보에는 다중 칩 반도체 장치가 개시되어 있다. 상기 공보에서, 신호의 전송은 LSI 칩(1A 및 1B)사이에서만 이루어 진다. 솔더 볼에 접속되지 않는 LSI 칩의 단자는 중공부(7)의 스루 홀(4A)을 통해 표면상에 형성된 전극 배드(8)에 접속된다.
따라서 본 발명의 목적은 반도체 칩의 적층 구조에서 반도체 장치의 구조적인 제약이 완화될 수 있는 적층화 칩 반도체 장치를 제공 하는데 있다.
본 발명의 다른 과제는 다수의 칩 조합에 의해 구조적인 제약이 적은 적층 칩 반도체를 제공하는 있다.
또한, 본 발명의 목적은 장착 밀도가 증가될 수 있는 적층화 칩 반도체 장치를 제공하는데 있다.
본 발명의 일 특징을 달성하기 위하여, 적층화 칩 반도체 장치는 표면측(front side) 및 이면측(back side)을 구비한 제1의 칩과 표면측(front side) 및 이면측(back side)을 구비한 제2의 칩으로 구성되고, 상기 제1의 칩(1)과 상기 제2의 칩(2)은 이면측에서 상호 접합되고, 제1 전극 및 제2 전극은 제1의 칩(1)과 제2의 칩(2)의 표면측상에 형성되어 있다.
여기서, 제 1 및 제2의 칩이 접합면에서 크기가 동일하면 바람직하다. 또한, 상기 적층화 칩 반도체 장치는 제1의 칩(1)의 이면측과 제2의 칩(2)의 이면측 사이에 배치된 결합재료층을 포함하면 또한 양호하다. 또한, 상기 결합재료층은 절연성 층인 것이 바람직하다.
또한, 상기 적층화 칩 반도체 장치가 제1의 칩의 표면에 접합된 인터포우서를 포함하면 바람직하다. 이때, 상기 인터포우서가 점착층, 베이스막 및 배선층을 포함하면 바람직하다. 상기 베이스막은 제1의 칩의 표면에 상기 점착층에 의해 결합되어 있다. 상기 배선층은 상기 제1의 칩의 반대측상의 베이스막에 결합되어 있고, 금속 배선 패턴을 포함하고 있다. 상기 금속 배선 패턴의 적어도 하나는 상기 제2의 칩의 상기 표면측상에 형성된 전극 중 하나의 전극에 결합되어 있다. 이 경우에, 적층화 칩 반도체 장치는 금속 배선 패턴에 대해 선택적으로 제공된 솔더 볼을 또한 포함하고 있다. 또한, 상기 적층화 칩 반도체 장치는 제1 층의 표면과 인터포우서 사이에 제공된 열경화성 수지를 포함한다.
상기 경우에, 인터포우서는 점착성 층과 베이스막을 통과하며 제1의 칩의 표면측상에 형성된 제1 전극의 일 전극 및 금속 배선 패턴의 일 패턴에 접속하도록 제공된 제1 솔더 범프를 포함한다. 또한, 인터포우서는 다른 금속 배선 패턴으로부터 점착성 층과 베이스막을 통과하도록 제공된 제2의 솔더 범프를 포함한다. 본딩 와이어는 제2의 칩의 표면측상에 형성된 제 2의 전극 중 하나의 전극과 제2의 솔러범프를 접속한다. 또한, 인터포우서가 개구를 구비하는 경우에, 반도체 장치는 제2의 칩의 표면측상에 형성된 제2의 전극 중 하나의 전극과 상기 개구를 통해 노출되는 다른 금속배선 패턴을 접속하는 본딩 와이어를 또한 포함한다.
또한, 상기 인터포우서는 제1의 칩과 동일한 측상의 베이스막상에 제공되고 상기 베이스막을 통과하는 스루 홀에 의해 상기 금속 배선 패턴 중 상응하는 하나의 패턴에 접속되는 제2의 금속 배선 패턴을 포함한다. 상기의 경우에, 인터포우서가 개구를 구비하는 경우에, 본딩 와이어는 제2의 칩의 표면측상에 형성된 제2의 전극 중 하나의 전극과 상기 개구를 통하여 노출된 제2의 금속 배선 패턴 중 하나의 패턴을 접속한다. 또한, 인터포우서가 다른 개구를 구비하는 경우에, 상기 인터포우서는 상기 다른 개구를 통하여 노출되는 제2의 금속 배선 패턴 중 하나의 패턴으로부터 열경화성 수지층을 통과하며 상기 제1의 칩의 표면측상에 형성된 제1의 전극 중 하나의 전극에 접속되도록 제공된 솔더 범프를 포함한다.
도 1은 종래의 기술에 의한 패키지를 도시하는 단면도.
도 2는 본 발명에 의한 제 1의 실시예에 따른 적층화 칩 반도체 장치를 도시하는 단면도.
도 3은 본 발명에 의한 제 2의 실시예에 따른 적층화 칩 반도체 장치를 도시하는 단면도.
도 4는 본 발명에 의한 제 3의 실시예에 따른 적층화 칩 반도체 장치를 도시하는 단면도.
〈도면의 주요부호에 대한 간단한 설명〉
1 : 제1의 칩 2 : 제2의 칩
3 : 마운트층(mount layer) 4 : 인터포우서
11 : 접속 전극 12 : 전극 패드
17 : 솔더 볼 21 : 접속 전극
이하, 본 발명에 따른 적층화 칩 반도체 장치가 첨부된 도면을 참조하여 상세히 기술될 것이다.
도 2는 본 발명의 제 1의 실시예에 따른 적층화 칩 반도체 장치을 도시하고 있다. 도 1에 있어서, 제1의 실시예에서의 적층화 칩 반도체 장치는 제1의 칩과 제2의 칩으로 구성되어 있다. 상기 제1의 칩(1)과 제2의 칩(2)은 마운트층(mount layer)(3)을 사이에 두고 접합되어 있다. 제1의 칩(1)은 페이스 다운(face down) 상태로 이면측상의 마운트층(3)에 접합되어 상기 제1의 칩(1)의 이면측은 마운트층(3)에 밀착되어 있다. 제2의 칩(2)은 마운트층(3)에 대하여 페이스 다운 상태로 접합되어, 제2의 칩(2)의 이면측은 마운트층(3)에 밀착되어 있다. 여기서, 전극 및 회로의 어느 것도 제1 및 제2의 칩의 표면측상에는 형성되지 않고 전극 및 회로의 어느 것이라도 제1 및 제2의 이면측상에 형성된다. 표면측은 회로 형성면 또는 전극 형성면으로 정의된다.
인터포우서(4)는 제1의 칩(1)의 표면측(도 2의 하면측)에 접합되어 있다. 인터포우서(4)는 점착층(5), 베이스 필름(6), 금속 배선층(7), 내부 솔더 범프(8), 솔더 레지스트(9)로서 형성되어 있다. 베이스 필름(6)은 점착층(5)을 사이에 두고 제1의 칩에 열압착에 의해 접합되어 있다. 점착층(5)으로는 열가소성 및 열경화성 재료가 사용된다. 제1 전극 패드(11)는 제1의 칩(1)에 속하여 제1의 칩(1)의 표면측상에 위치한다. 내부 솔더 범프(8-1)는 점착층(5)과 베이스 필름(6)을 관통한다. 전극 패드(11)와 금속 배선층(7)은 내부 솔더 범프(8-1)에 의해 전기적으로 접속되어 있다.
제2의 칩(2)은 페이스 업 상태로 제1의 칩(1)의 이면(도 2의 상면)에 페이스트상 또는 필름상의 마운트재(3)를 통하여 접합되어 있다. 제1의 칩(1)과 제2의 칩(2)의 기판의 전위가 다른 경우에, 마운트층(3)은 그 재료가 절연성인 것이 필요하다. 제2의 칩(2)의 제2 전극 패드(12)는 금과 같은 도전성 재료로 된 본딩 와이어(13)에 의해 내부 솔더 범프(8-2)와 전기적으로 접속된다. 본딩 와이어(13)는 내부 솔더 범프(8-2)를 사이에 두고 인터포우서(4)의 금속배선층(7)에 접속되어 있다.
제2의 칩(2), 본딩 와이어(13), 인터포우서(4)의 노출면은 밀봉 수지(14)에 의해 밀봉된다. 제1의 칩(1)의 양 측면(15)과 제2의 칩(2)의 양 측면(16)은 동일면 특히 동일 평면을 각각 형성한다. 또한, 제1의 칩(1)과 제2의 칩(2)은 평면상에서 동일 크기를 갖고 있는 것이 바람직하다. 다수의 솔더 볼(17)은 솔더 레지스트(9)에 의해 피복되지 않은 다수의 부위에서 금속 배선층(7)에 접합되어 있다.
제1의 칩(1)과 제2의 칩(2)과 인터포우서(4)로 구성된 적층화 구조는 도시되지 않은 프린트 회로기판상에 솔더 볼(17)을 사이에 두고 장착된다. 그 후, 제1의 칩(1)과 제2의 칩(2)은 이면측상에 서로 결합되어 동일한 크기로 형성될 수 있다.
도 3은 본 발명에 의한 제2의 실시예에 따른 칩 적층형 패키지의 적층화 칩 반도체 장치를 도시하고 있다. 도3에 있어서, 제2의 실시예의 적층화 칩 반도체 장치에서, 전극 패드(12)와 금속 배선층(7)의 접속을 위해서 내부 범프가 사용되지 않는다. 인터포우서(4)의 적절한 부위에 개구부(18)가 만들어 진다. 금속 와이어(13)의 한 끝은 전기패드(12)와 금속 배선층(7) 사이의 내부 범프를 개재하지 않고서 금속 배선층(7)에 직접 전기적으로 접합되어 있다.
도 4는 본 발명에 의한 제3의 실시예에 따른 칩 스택형 패키지의 적층 칩 반도체 장치를 도시하고 있다. 도 4에 있어서, 제3의 실시예의 상기 적층 칩 반도체 장치는 인터포우서가 프린트 기판의 일부를 형성하는 경우에 용이하게 실현된다. 인터포우서(4)의 베이스 필름(6)은 프린트 기판으로 형성되어 있다. 제1의 칩(1)과 프린트 기판(6)은 플립 상태로 장착되고, 제1의 칩(1)과 프린트 기판(6) 사이의 빈틈에는 액상의 열경화성수지로 된 언더 필 재료층(19)이 충전되어 있다. 상기 언더 필 재료층(19)은 생략될 수 있다. 제2의 칩(2)은 페이스 업 상태로 제1의 칩(1)의 이면에 페으스트상 또는 필름상의 마운트층(3)을 통하여 접합된다.
상면측 전극(21)은 베이스 필름(6)의 상면측상에 형성된다. 솔더 범프(8)는제1 전극 패드(11)와 위치를 맞추어 형성된다. 상기 제1의 칩이 플립-장착된 후, 언더 필 재료층(19)이 제1의 칩(1)과 인터포우서(4)의 사이에 충진된다. 제1 전극 패드(11)는 솔더 범프(22)를 사이에 두고 상면측 전극(21)에 접속되어 있다. 상기와 같이, 제1의 칩(1)은 페이스 다운 상태로 인터포우서(4)상에 장착된다. 상면측 전극(21)과 금속 배선층(7)은 베이스 필름(6)에 형성되는 최소한 스루 홀을 통하여 접속된다. 또한, 본딩 와이어(13)는 인터포우서(4)에 형성된 개구부에서 제2의 칩(2)의 표면상에 형성된 패드(12) 및 상면측 전극(21) 중 하나의 전극에 접속된다.
상기와 같이, 2개의 칩은 이면측에서 상호 결합된다. 따라서, 모든 전극 패드는 적층화 칩의 양표면상에 위치하게 된다. 이 경우에, 인터포우서의 측상의 제1의 칩(1)의 전극 패드는 인터포우서(4) 내에 형성된 내부 범프를 사용하여 금속 배선층과 전기적으로 접속이 가능하다. 또한, 인터포우서의 반대측상의 제2의 칩(2)의 전극패드는 금속 와이어를 사용하여 금속 배선층과 전기적으로 접속할 수가 있다. 따라서, 칩의 크기에 기인하여 칩의 조합에 대한 제약이 생기지 않는다. 또한, 동일한 크기의 칩이 용이하게 패키징된다. 또한, 금속 와이어를 사용하는 배선은 제2의 칩과 금속 배선층의 접속에만 사용된다. 따라서, 패키지 구조는 매우 단순해 지고 전극 패드로의 액세스가 개선될 수 있다. 상기와 같은 제2의 칩과의 간단한 전기적 접속 방법으로 인해 패키징 공정에서 작업성 및 집적성의 개선을 가능하게 해준다.
전술한 바와 같이, 본 발명의 적층화 칩 반도체 장치에 따른면 칩의 집적도가 향상되고 평면적인 크기의 확대가 억제될 수가 있다.

Claims (14)

  1. 표면측(front side)과 이면측(back side)을 구비한 제1의 칩 및 표면측과 이면측을 구비한 제2의 칩을 포함하는 적층화 칩 반도체 장치에 있어서,
    상기 제1의 칩과 상기 제2의 칩은 이면측에서 서로 결합되고, 제1의 전극은 상기 제1의 칩의 표면측상에 형성되고, 제2의 전극은 상기 제2의 칩의 표면측상에 형성되는 것을 특징으로 하는 적층화 칩 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 및 제2의 칩은 결합면의 크기가 같은 것을 특징으로 하는 적층화 칩 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1의 칩의 이면측과 상기 제2의 칩의 이면측 사이에 삽입된 결합재층(coupling material layer)을 또한 포함하는 것을 특징으로 하는 적층화 칩 반도체 장치.
  4. 제 2항에 있어서,
    상기 제1의 칩의 이면측과 상기 제2의 칩의 이면측 사이에 삽입된 결합재층을 또한 포함하는 것을 특징으로 하는 적층화 칩 반도체 장치.
  5. 제 3항에 있어서,
    상기 결합재층은 절연층을 포함하는 것을 특징으로 하는 적층화 칩 반도체 장치.
  6. 제 1항 내지 제 5항 중 어느 한 항에 있어서,
    상기 제1의 칩의 표면측에 결합된 인터포우서(interposer)를 또한 포함하는 것으로서,
    상기 인터포우서는 점착층과, 상기 점착층에 의해 상기 제1의 칩의 표면측에 결합된 베이스막과, 상기 상기 제1의 칩의 대향측상의 상기 베이스막에 결합되며 금속 배선 패턴을 구비하고 있는 배선층을 포함하며,
    상기 금속 배선 패턴 중 적어도 하나의 패턴은 상기 제2의 칩의 표면측상에 형성된 상기 전극 중 하나의 전극에 결합된 것을 특징으로 하는 적층화 칩 반도체 장치.
  7. 제 6항에 있어서,
    상기 금속 배선 패턴에 대해 선택적으로 제공된 솔더 볼(solder ball)을 또한 포함하는 것을 특징으로 하는 적층화 칩 반도체 장치.
  8. 제 6항에 있어서,
    상기 인터포우서와 상기 제1의 칩의 표면측 사이에 제공된 열경화성 수지층을 또한 포함하는 것을 특징으로 하는 적층화 칩 반도체 장치.
  9. 제 6항에 있어서,
    상기 인터포우서는 상기 점착층과 상기 베이스막을 통과하며 상기 제1의 칩의 표면측상에 형성된 상기 제1의 전극 중 하나의 전극 및 상기 금속 배선 패턴 중 하나의 패턴을 접속하기 위해 제공된 제1의 솔더 범프(solder bump)를 또한 포함하는 것을 특징으로 하는 적층화 칩 반도체 장치.
  10. 제 6항에 있어서,
    상기 인터포우서는 상기 다른 금속 배선 패턴으로부터 상기 점착층과 상기 베이스막을 통과하도록 제공되는 제2의 솔더 범프를 또한 포함하며,
    상기 반도체 장치는 상기 제2의 칩의 표면측상에 형성된 상기 제2의 전극 중 하나의 전극과 상기 제2의 솔더 범퍼를 접합하는 본딩 와이어를 또한 포함하는 것을 특징으로 하는 적층화 칩 반도체 장치.
  11. 제 6항에 있어서,
    상기 인터포우서는 개구부를 구비하며,
    상기 반도체 장치는 상기 제2의 칩의 표면측상에 형성된 상기 제2의 전극 중 하나의 전극과 상기 개구부를 통하여 노출된 상기 금속 배선 패턴의 다른 패턴을 접합하는 본딩 와이어를 또한 포함하는 것을 특징으로 하는 적층화 칩 반도체 장치.
  12. 제 8항에 있어서,
    상기 인터포우서는 상기 제1의 칩과 동일한 측상의 상기 베이스막상에 제공되며 상기 베이스막을 통하는 스루 홀에 의해 상기 금속 배선 패턴 중 대응하는 패턴에 접속되는 제2의 금속 배선 패턴을 또한 포함하는 것을 특징으로 하는 적층화 칩 반도체 장치.
  13. 제 12항에 있어서,
    상기 인터포우서는 개구부를 포함하며,
    상기 반도체 장치는 상기 제2의 칩의 표면측상에 형성된 상기 제2의 전극 중 하나의 전극과 상기 개구부를 통하여 노출된 상기 제2의 금속 배선 패턴 중 하나의 패턴을 접합하는 본딩 와이어를 또한 포함하는 것을 특징으로 하는 적층화 칩 반도체 장치.
  14. 제 12항에 있어서,
    상기 인터포우서는 다른 개구부를 포함하며, 다른 개구부를 통하여 노출된 상기 제2의 금속 배선 패턴 중 하나의 패턴으로부터 상기 열경화성 수지층을 통과하도록 제공되며, 상기 제1의 칩의 표면측상에 형성된 상기 제1의 전극 중 하나의 전극에 접속된 솔더 범프를 또한 포함하는 것을 특징으로 하는 적층화 칩 반도체 장치.
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JP5207896B2 (ja) * 2008-09-18 2013-06-12 新光電気工業株式会社 半導体装置及びその製造方法
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