JP2001077294A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 半導体チップの実装密度の向上を図るととも
に、半導体チップの搭載作業の簡易化を図り、しかもは
んだバンプによる実装を可能にした半導体装置を提供す
る。 【解決手段】 一方の面に電極パッド１３が形成され、
他方の面に外部接続端子１８，１９が形成された可撓性
のある絶縁性の基板１０と、基板１０の一方の面の前記
電極パッド１３に搭載された２つの半導体チップ１１，
１２とを備えており、基板１０を一方の面を内側に向け
て厚さ方向にＵ字型に曲げて２つの半導体チップ１１，
１２を背中合わせの状態に構成するとともに、曲げられ
た基板１０間に樹脂１６を充填して半導体チップ１１，
１２を封止して半導体装置１を構成する。半導体装置１
をマザーボード２１に実装したときには、２つの半導体
チップ１１，１２は積層した状態で実装されることにな
り、マザーボード２１に対する半導体チップの実装密度
が向上される。
に、半導体チップの搭載作業の簡易化を図り、しかもは
んだバンプによる実装を可能にした半導体装置を提供す
る。 【解決手段】 一方の面に電極パッド１３が形成され、
他方の面に外部接続端子１８，１９が形成された可撓性
のある絶縁性の基板１０と、基板１０の一方の面の前記
電極パッド１３に搭載された２つの半導体チップ１１，
１２とを備えており、基板１０を一方の面を内側に向け
て厚さ方向にＵ字型に曲げて２つの半導体チップ１１，
１２を背中合わせの状態に構成するとともに、曲げられ
た基板１０間に樹脂１６を充填して半導体チップ１１，
１２を封止して半導体装置１を構成する。半導体装置１
をマザーボード２１に実装したときには、２つの半導体
チップ１１，１２は積層した状態で実装されることにな
り、マザーボード２１に対する半導体チップの実装密度
が向上される。
Description
【０００１】
【発明の属する技術分野】本発明は複数のチップを搭載
した半導体装置に関し、特に実装密度の向上を図った半
導体装置に関するものである。
した半導体装置に関し、特に実装密度の向上を図った半
導体装置に関するものである。
【０００２】
【従来の技術】近年、半導体装置の実装密度の向上が要
求されており、これを実現するために複数のチップを１
つのパッケージとして搭載した半導体装置が提案されて
いる。図５はこの種の半導体装置の従来例を示す断面図
である。図５（ａ）の例は、リードフレーム１０１の両
面にそれぞれ半導体チップ１０２，１０３を搭載し、各
半導体チップ１０２，１０３とリードフレーム１０１と
をボンディングワイヤ１０４で接続し、モールド樹脂１
０５によりパッケージ封止したものである。また、図５
（ｂ）は２つの半導体チップ２０２，２０３の背面を直
接的に接着した上で各半導体チップ２０２，２０３をリ
ードフレーム２０１に接続し、モールド樹脂２０５によ
りパッケージ封止したものである。図５（ｃ）はリード
フレーム３０１の一部、あるいは全体を２段構成となる
ように形成した上で、２つの半導体チップ３０２，３０
３をリードフレームの異なる高さ位置に搭載し、かつそ
れぞれの半導体チップ３０２，３０３を図示のように直
接的にリードフレーム３０１に接続し、あるいは図外の
ボンディングワイヤにより接続を行ってマザーボード３
０４への実装を行ったものである。さらに、図５（ｄ）
は、基板４０１に２つの半導体チップ４０２，４０３を
積層状態に搭載し、各半導体チップ４０２，４０３と基
板４０１とをボンディングワイヤ４０４で接続した上で
モールド樹脂４０５によりパッケージ封止したものであ
る。また、外部接続端子としてはんだバンプ（ＢＧＡ）
４０６を基板４０１の裏面に配設している。
求されており、これを実現するために複数のチップを１
つのパッケージとして搭載した半導体装置が提案されて
いる。図５はこの種の半導体装置の従来例を示す断面図
である。図５（ａ）の例は、リードフレーム１０１の両
面にそれぞれ半導体チップ１０２，１０３を搭載し、各
半導体チップ１０２，１０３とリードフレーム１０１と
をボンディングワイヤ１０４で接続し、モールド樹脂１
０５によりパッケージ封止したものである。また、図５
（ｂ）は２つの半導体チップ２０２，２０３の背面を直
接的に接着した上で各半導体チップ２０２，２０３をリ
ードフレーム２０１に接続し、モールド樹脂２０５によ
りパッケージ封止したものである。図５（ｃ）はリード
フレーム３０１の一部、あるいは全体を２段構成となる
ように形成した上で、２つの半導体チップ３０２，３０
３をリードフレームの異なる高さ位置に搭載し、かつそ
れぞれの半導体チップ３０２，３０３を図示のように直
接的にリードフレーム３０１に接続し、あるいは図外の
ボンディングワイヤにより接続を行ってマザーボード３
０４への実装を行ったものである。さらに、図５（ｄ）
は、基板４０１に２つの半導体チップ４０２，４０３を
積層状態に搭載し、各半導体チップ４０２，４０３と基
板４０１とをボンディングワイヤ４０４で接続した上で
モールド樹脂４０５によりパッケージ封止したものであ
る。また、外部接続端子としてはんだバンプ（ＢＧＡ）
４０６を基板４０１の裏面に配設している。
【０００３】このような従来の半導体装置において、図
５（ａ），（ｃ）の半導体装置は、リードフレームを用
いているために、リードフレームが半導体チップの外方
に突出され、半導体装置の実装面積が半導体チップの面
積に比較して大きくなり、高密度実装が困難になる。ま
た、図５（ａ），（ｃ），（ｄ）の半導体装置では、半
導体チップを積層状態に搭載した上で、各半導体チップ
に対してワイヤボンディングやリードフレームに対する
接続を行う必要があり、接続作業が困難なものとなる。
さらに、近年ではＢＧＡ等のようにはんだバンプによる
実装が可能な半導体装置が要求される場合には、図５
（ａ）〜（ｃ）のような構造は採用が困難となる。この
点、図５（ｄ）の構造では可能であるが、この構造では
上側の半導体チップは下側のものよりも小さいことが条
件であり、同一サイズの２つの半導体チップで実現する
ことは困難である。
５（ａ），（ｃ）の半導体装置は、リードフレームを用
いているために、リードフレームが半導体チップの外方
に突出され、半導体装置の実装面積が半導体チップの面
積に比較して大きくなり、高密度実装が困難になる。ま
た、図５（ａ），（ｃ），（ｄ）の半導体装置では、半
導体チップを積層状態に搭載した上で、各半導体チップ
に対してワイヤボンディングやリードフレームに対する
接続を行う必要があり、接続作業が困難なものとなる。
さらに、近年ではＢＧＡ等のようにはんだバンプによる
実装が可能な半導体装置が要求される場合には、図５
（ａ）〜（ｃ）のような構造は採用が困難となる。この
点、図５（ｄ）の構造では可能であるが、この構造では
上側の半導体チップは下側のものよりも小さいことが条
件であり、同一サイズの２つの半導体チップで実現する
ことは困難である。
【０００４】本発明の目的は、実装密度の向上を図ると
ともに、半導体チップの搭載作業の簡易化を図り、しか
もはんだバンプによる実装を可能にした半導体装置を提
供するものである。
ともに、半導体チップの搭載作業の簡易化を図り、しか
もはんだバンプによる実装を可能にした半導体装置を提
供するものである。
【０００５】
【課題を解決するための手段】本発明の半導体装置は、
一方の面に電極パッドが形成され、他方の面に前記電極
パッドに接続される外部接続端子が形成された可撓性の
ある絶縁性の基板と、前記基板の前記一方の面において
前記電極パッドに搭載された２つの半導体チップとを備
え、前記基板を前記一方の面を内側に向けて厚さ方向に
Ｕ字型に曲げて前記２つの半導体チップを背中合わせの
状態に構成するとともに、前記曲げられた基板間に樹脂
を充填して前記半導体チップを封止したことを特徴とす
る。ここで、前記半導体チップは、前記電極パッドに対
してフリップチップ構造により搭載される。また、前記
外部接続端子は、前記Ｕ字型に曲げられた前記基板の外
側の面の、少なくとも一方の側の外側面に配設される。
この場合、前記外部接続端子は前記基板の前記両方の側
の外側面にそれぞれ配設されており、前記各外部接続端
子はそれぞれ前記半導体チップに電気接続されるととも
に、一方の外面側の外部接続端子にはボールグリッドア
レイ構造を構成するためのはんだボールが接続されるこ
とが好ましい。
一方の面に電極パッドが形成され、他方の面に前記電極
パッドに接続される外部接続端子が形成された可撓性の
ある絶縁性の基板と、前記基板の前記一方の面において
前記電極パッドに搭載された２つの半導体チップとを備
え、前記基板を前記一方の面を内側に向けて厚さ方向に
Ｕ字型に曲げて前記２つの半導体チップを背中合わせの
状態に構成するとともに、前記曲げられた基板間に樹脂
を充填して前記半導体チップを封止したことを特徴とす
る。ここで、前記半導体チップは、前記電極パッドに対
してフリップチップ構造により搭載される。また、前記
外部接続端子は、前記Ｕ字型に曲げられた前記基板の外
側の面の、少なくとも一方の側の外側面に配設される。
この場合、前記外部接続端子は前記基板の前記両方の側
の外側面にそれぞれ配設されており、前記各外部接続端
子はそれぞれ前記半導体チップに電気接続されるととも
に、一方の外面側の外部接続端子にはボールグリッドア
レイ構造を構成するためのはんだボールが接続されるこ
とが好ましい。
【０００６】本発明によれば、絶縁性の基板に搭載され
た２つの半導体チップは、基板をＵ字型に曲げ形成する
ことで互いに積層された状態で半導体装置が構成され
る。そのため、半導体装置を実装したときには、２つの
半導体チップは積層した状態で実装されることになり、
実装基板に対する半導体チップの実装密度が向上され
る。また、半導体装置の外部接続端子は、Ｕ字型に曲げ
た基板の外側面の少なくとも一方の外側面に配設されて
いるため、外部接続端子をはんだバンプ構造で実装する
ことが可能になるとともに、半導体装置を実装基板に実
装したときに外部接続端子は半導体チップの外方に突出
配置されることがなく、実装面積を低減することができ
る。
た２つの半導体チップは、基板をＵ字型に曲げ形成する
ことで互いに積層された状態で半導体装置が構成され
る。そのため、半導体装置を実装したときには、２つの
半導体チップは積層した状態で実装されることになり、
実装基板に対する半導体チップの実装密度が向上され
る。また、半導体装置の外部接続端子は、Ｕ字型に曲げ
た基板の外側面の少なくとも一方の外側面に配設されて
いるため、外部接続端子をはんだバンプ構造で実装する
ことが可能になるとともに、半導体装置を実装基板に実
装したときに外部接続端子は半導体チップの外方に突出
配置されることがなく、実装面積を低減することができ
る。
【０００７】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の半導体装置１の一実
施形態の断面図である。前記半導体装置１では、２個の
半導体チップ１１，１２はポリイミド樹脂等のような可
撓性のある材料からなるＦＰＣ基板（フレキシブルプリ
ント板）１０の一面にフリップチツプ接続方式で接続さ
れている。すなわち、ＦＰＣ基板１０の一方の面に導電
薄で構成された電極パッド１３が形成されており、各半
導体チップ１１，１２の電極にそれぞれ設けられている
金バンプ１４，１５がそれぞれ前記電極パッドに接続さ
れている。また、前記２つの半導体チップ１１，１２が
背中合わせになるように、前記ＦＰＣ基板１０はほぼ中
間位置において厚さ方向にＵ字型に曲げられている。そ
して、前記ＦＰＣ基板１０の曲げられた内側の空間、す
なわち、前記半導体チップ１１，１２とＦＰＣ基板１０
の間には封止樹脂１６が充填され、前記半導体チップ１
１，１２がＦＰＣ基板１０間に封止されている。また、
前記ＦＰＣ基板１０の外面には前記電極パッド１４，１
５と同様に導電薄で構成された外部接続端子１８，１９
が配列されており、ここではＦＰＣ基板１０の図示下側
の外面の外部接続端子１８には球形のはんだバンブ１７
が接続されてＢＧＡ（ボール・グリッド・アレイ）構造
の外部端子として構成されている。また、図示上側の外
面の外部接続端子１９は電極パッド構造に形成される。
このような構成により、前記半導体装置は、ＣＳＰ（チ
ップサイズパッケージ）として構成されている。
参照して説明する。図１は本発明の半導体装置１の一実
施形態の断面図である。前記半導体装置１では、２個の
半導体チップ１１，１２はポリイミド樹脂等のような可
撓性のある材料からなるＦＰＣ基板（フレキシブルプリ
ント板）１０の一面にフリップチツプ接続方式で接続さ
れている。すなわち、ＦＰＣ基板１０の一方の面に導電
薄で構成された電極パッド１３が形成されており、各半
導体チップ１１，１２の電極にそれぞれ設けられている
金バンプ１４，１５がそれぞれ前記電極パッドに接続さ
れている。また、前記２つの半導体チップ１１，１２が
背中合わせになるように、前記ＦＰＣ基板１０はほぼ中
間位置において厚さ方向にＵ字型に曲げられている。そ
して、前記ＦＰＣ基板１０の曲げられた内側の空間、す
なわち、前記半導体チップ１１，１２とＦＰＣ基板１０
の間には封止樹脂１６が充填され、前記半導体チップ１
１，１２がＦＰＣ基板１０間に封止されている。また、
前記ＦＰＣ基板１０の外面には前記電極パッド１４，１
５と同様に導電薄で構成された外部接続端子１８，１９
が配列されており、ここではＦＰＣ基板１０の図示下側
の外面の外部接続端子１８には球形のはんだバンブ１７
が接続されてＢＧＡ（ボール・グリッド・アレイ）構造
の外部端子として構成されている。また、図示上側の外
面の外部接続端子１９は電極パッド構造に形成される。
このような構成により、前記半導体装置は、ＣＳＰ（チ
ップサイズパッケージ）として構成されている。
【０００８】図２及び図３は図１の半導体装置１の製造
方法を説明するための概略斜視図である。図２（ａ）の
ように、ＦＰＣ基板１０は半導体チップを２個配列する
ことが可能な寸法の矩形の薄板状に形成されており、ポ
リイミド樹脂等の絶縁材料からなるＦＰＣ基板１０の上
面には、銅箔等の導電箔によって半導体チップを搭載す
るための電極パッド１３が配設されている。なお、前記
各電極パッド１３は図示を省略した配線やスルーホール
によって相互にあるいはＦＰＣ基板１０の裏面の外部接
続端子１８，１９に接続されている。また、前記ＦＰＣ
基板１０の下面には、図１に示したように、前記した図
外の配線とスルーホールにより前記電極パッド１３にあ
るいは相互に電気接続された電極パッド構造の前記外部
接続端子１８，１９が配列されている。
方法を説明するための概略斜視図である。図２（ａ）の
ように、ＦＰＣ基板１０は半導体チップを２個配列する
ことが可能な寸法の矩形の薄板状に形成されており、ポ
リイミド樹脂等の絶縁材料からなるＦＰＣ基板１０の上
面には、銅箔等の導電箔によって半導体チップを搭載す
るための電極パッド１３が配設されている。なお、前記
各電極パッド１３は図示を省略した配線やスルーホール
によって相互にあるいはＦＰＣ基板１０の裏面の外部接
続端子１８，１９に接続されている。また、前記ＦＰＣ
基板１０の下面には、図１に示したように、前記した図
外の配線とスルーホールにより前記電極パッド１３にあ
るいは相互に電気接続された電極パッド構造の前記外部
接続端子１８，１９が配列されている。
【０００９】次いで、図２（ｂ）のように、前記ＦＰＣ
基板１０の上面に、２個の半導体チップ１１，１２を搭
載する。各半導体チップ１１，１２は図示の下面に設け
られた電極にそれぞれ金バンプ１４，１５（図１参照）
が形成されており、この金バンプ１４，１５を前記ＦＰ
Ｃ基板１０の上面の電極パッド１３に接続することで、
フリップチップ構造により半導体チップ１１，１２をＦ
ＰＣ基板１０に搭載する。このフリップチップ構造とし
ては、金−金圧着方式や異方導電性樹脂による接続構造
としてもよい。
基板１０の上面に、２個の半導体チップ１１，１２を搭
載する。各半導体チップ１１，１２は図示の下面に設け
られた電極にそれぞれ金バンプ１４，１５（図１参照）
が形成されており、この金バンプ１４，１５を前記ＦＰ
Ｃ基板１０の上面の電極パッド１３に接続することで、
フリップチップ構造により半導体チップ１１，１２をＦ
ＰＣ基板１０に搭載する。このフリップチップ構造とし
ては、金−金圧着方式や異方導電性樹脂による接続構造
としてもよい。
【００１０】その上で、図３（ａ）のように、前記ＦＰ
Ｃ基板１０を、そのほぼ中間位置において、厚さ方向に
Ｕ字型に曲げ形成する。これにより、前記各半導体チッ
プ１１，１２は背中合わせに配置された状態となる。さ
らに、図３（ｂ）のように、前記ＦＰＣ基板１０のＵ字
型を保持したまま、ＦＰＣ基板１０のＵ字型内部に樹脂
１６を注入し、ＦＰＣ基板１０間に充填する。そして、
樹脂１６が硬化することにより、前記半導体チップ１
１，１２は前記樹脂１６によって封止されることにな
る。その後、前記ＦＰＣ基板１０の一端側の外部接続端
子１８にはんだボール１７を接続することで、ＢＧＡ構
造の外部接続端子が構成でき、図１に示したＣＳＰ構造
の半導体装置１が作製される。
Ｃ基板１０を、そのほぼ中間位置において、厚さ方向に
Ｕ字型に曲げ形成する。これにより、前記各半導体チッ
プ１１，１２は背中合わせに配置された状態となる。さ
らに、図３（ｂ）のように、前記ＦＰＣ基板１０のＵ字
型を保持したまま、ＦＰＣ基板１０のＵ字型内部に樹脂
１６を注入し、ＦＰＣ基板１０間に充填する。そして、
樹脂１６が硬化することにより、前記半導体チップ１
１，１２は前記樹脂１６によって封止されることにな
る。その後、前記ＦＰＣ基板１０の一端側の外部接続端
子１８にはんだボール１７を接続することで、ＢＧＡ構
造の外部接続端子が構成でき、図１に示したＣＳＰ構造
の半導体装置１が作製される。
【００１１】以上の構成の半導体装置１を実装基板（マ
ザーボード）に実装する際には、図１に示したように、
マザーボード２１の表面に形成されている実装用電極パ
ッド２２上に前記ＣＳＰ構造の半導体装置１を載置する
とともに、ＢＧＡ構造の外部接続端子となるはんだバン
プ１７を対向位置させる。そして、マザーボード２１を
加熱することではんだボール１７を溶融し、実装用電極
パッド２２に接合させる。このようにして実装が行われ
ることにより、ＣＳＰ構造の半導体装置１に搭載されて
いる２個の半導体チップ１１，１２は、ＦＰＣ基板１０
の電極パッド１３及び配線パターン、さらにはんだバン
プ１７を介してマザーボード２１の実装用電極パッド２
２に電気接続されることになり、マザーボード２１に対
する半導体装置の実装が実現できる。
ザーボード）に実装する際には、図１に示したように、
マザーボード２１の表面に形成されている実装用電極パ
ッド２２上に前記ＣＳＰ構造の半導体装置１を載置する
とともに、ＢＧＡ構造の外部接続端子となるはんだバン
プ１７を対向位置させる。そして、マザーボード２１を
加熱することではんだボール１７を溶融し、実装用電極
パッド２２に接合させる。このようにして実装が行われ
ることにより、ＣＳＰ構造の半導体装置１に搭載されて
いる２個の半導体チップ１１，１２は、ＦＰＣ基板１０
の電極パッド１３及び配線パターン、さらにはんだバン
プ１７を介してマザーボード２１の実装用電極パッド２
２に電気接続されることになり、マザーボード２１に対
する半導体装置の実装が実現できる。
【００１２】このように、本実施形態の半導体装置１で
は、２個の半導体チップ１１，１２はＦＰＣ基板１０に
フリップチップ法によって搭載した上で、ＦＰＣ基板１
０をＵ字型に曲げ形成することで、各半導体チップ１
１，１２は互いに積層された状態となり、結果として、
２個の半導体チップ１１，１２は積層した状態でマザー
ボード２１に実装されることになり、実装密度が向上さ
れる。また、各半導体チップ１１，１２に接続される外
部接続端子１８，１９のうち、実装用の外部接続端子１
８ははんだバンプ１７によってＦＰＣ基板の一端側にＢ
ＧＡ構造として構成されているため、半導体装置をマザ
ーボード２１に実装したときの外部接続端子が半導体チ
ップ１１，１２よりも外方に突出配置されることがな
く、実装面積を低減することができる。さらに、２個の
半導体チップ１１，１２は互いに背中合わせの状態で積
層され、各半導体チップ１１，１２はそれぞれがＦＰＣ
基板１０に対してフリップチップ法により搭載されてい
るため、各半導体チップ１１，１２のサイズに制約を受
けることはなく、同一サイズの半導体チップの積層が実
現できることになる。また、この実装状態では、半導体
装置の上面に露呈されている外部接続端子１９に対して
試験装置を接続することで、実装した半導体装置の電気
特性の試験を容易に行うことが可能である。
は、２個の半導体チップ１１，１２はＦＰＣ基板１０に
フリップチップ法によって搭載した上で、ＦＰＣ基板１
０をＵ字型に曲げ形成することで、各半導体チップ１
１，１２は互いに積層された状態となり、結果として、
２個の半導体チップ１１，１２は積層した状態でマザー
ボード２１に実装されることになり、実装密度が向上さ
れる。また、各半導体チップ１１，１２に接続される外
部接続端子１８，１９のうち、実装用の外部接続端子１
８ははんだバンプ１７によってＦＰＣ基板の一端側にＢ
ＧＡ構造として構成されているため、半導体装置をマザ
ーボード２１に実装したときの外部接続端子が半導体チ
ップ１１，１２よりも外方に突出配置されることがな
く、実装面積を低減することができる。さらに、２個の
半導体チップ１１，１２は互いに背中合わせの状態で積
層され、各半導体チップ１１，１２はそれぞれがＦＰＣ
基板１０に対してフリップチップ法により搭載されてい
るため、各半導体チップ１１，１２のサイズに制約を受
けることはなく、同一サイズの半導体チップの積層が実
現できることになる。また、この実装状態では、半導体
装置の上面に露呈されている外部接続端子１９に対して
試験装置を接続することで、実装した半導体装置の電気
特性の試験を容易に行うことが可能である。
【００１３】ここで、本実施形態の半導体装置では、図
４に示すように、マザーボード２１に実装した１つの半
導体装置の上に、同様な構造の他の半導体装置を積層し
た状態に実装することも可能である。すなわち、マザー
ボード２１に実装した半導体装置１の上面に位置される
電極パッド構造の外部接続端子１９に対し、他の半導体
装置１ＡのＢＧＡ構造の外部接続端子、すなわちはんだ
バンプ１７を接続する。これにより、上下の半導体装置
１，１Ａは、それぞれ外部接続端子１８（２０），１９
を通して相互に電気接続されることになり、結果として
上下の半導体装置１，１Ａにそれぞれ搭載されている各
２個の半導体チップ１１，１２が相互に電気接続され、
かつマザーボード２１に対して実装が行われることにな
る。
４に示すように、マザーボード２１に実装した１つの半
導体装置の上に、同様な構造の他の半導体装置を積層し
た状態に実装することも可能である。すなわち、マザー
ボード２１に実装した半導体装置１の上面に位置される
電極パッド構造の外部接続端子１９に対し、他の半導体
装置１ＡのＢＧＡ構造の外部接続端子、すなわちはんだ
バンプ１７を接続する。これにより、上下の半導体装置
１，１Ａは、それぞれ外部接続端子１８（２０），１９
を通して相互に電気接続されることになり、結果として
上下の半導体装置１，１Ａにそれぞれ搭載されている各
２個の半導体チップ１１，１２が相互に電気接続され、
かつマザーボード２１に対して実装が行われることにな
る。
【００１４】このように、２つの半導体装置１，１Ａを
積層した実装構造では、合計４個の半導体チップ１１，
１２が、ほぼ１つの半導体チップの実装面積で実装され
ることになるため、実装密度を格段に向上することが可
能となる。なお、実装上の高さ寸法に制限を受けない場
合には、図４の上側の半導体装置１Ａの上に、更に同様
な構成の他の半導体装置を実装することも可能であり、
極めて実装密度の高い実装が実現できることになる。
積層した実装構造では、合計４個の半導体チップ１１，
１２が、ほぼ１つの半導体チップの実装面積で実装され
ることになるため、実装密度を格段に向上することが可
能となる。なお、実装上の高さ寸法に制限を受けない場
合には、図４の上側の半導体装置１Ａの上に、更に同様
な構成の他の半導体装置を実装することも可能であり、
極めて実装密度の高い実装が実現できることになる。
【００１５】
【発明の効果】以上説明したように本発明は、絶縁性の
基板に搭載された２つの半導体チップは、基板をＵ字型
に曲げ形成することで互いに積層された状態で半導体装
置が構成されるので、半導体装置を実装したときには、
２つの半導体チップは積層した状態で実装されることに
なり、実装基板に対する半導体チップの実装密度が向上
される。また、半導体装置の外部端子は、Ｕ字型に曲げ
た基板の外側面の少なくとも一方の外側面に配設されて
いるため、外部端子をはんだバンプ構造で実装すること
が可能になるとともに、半導体装置を実装基板に実装し
たときに外部端子は半導体チップの外方に突出配置され
ることがなく、実装面積を低減することができる。さら
に、半導体装置の他方の外側面に配設された外部端子に
対して電気接続を行うことにより、実装状態の半導体装
置の電気特性の試験を行うことも可能となる。
基板に搭載された２つの半導体チップは、基板をＵ字型
に曲げ形成することで互いに積層された状態で半導体装
置が構成されるので、半導体装置を実装したときには、
２つの半導体チップは積層した状態で実装されることに
なり、実装基板に対する半導体チップの実装密度が向上
される。また、半導体装置の外部端子は、Ｕ字型に曲げ
た基板の外側面の少なくとも一方の外側面に配設されて
いるため、外部端子をはんだバンプ構造で実装すること
が可能になるとともに、半導体装置を実装基板に実装し
たときに外部端子は半導体チップの外方に突出配置され
ることがなく、実装面積を低減することができる。さら
に、半導体装置の他方の外側面に配設された外部端子に
対して電気接続を行うことにより、実装状態の半導体装
置の電気特性の試験を行うことも可能となる。
【図１】本発明の半導体装置の一実施形態の断面図であ
る。
る。
【図２】図１の半導体装置の製造方法を工程順に説明す
るための概略斜視図のその１である。
るための概略斜視図のその１である。
【図３】図１の半導体装置の製造方法を工程順に説明す
るための概略斜視図のその２である。
るための概略斜視図のその２である。
【図４】本発明の半導体装置を積層した実装構造を示す
断面図である。
断面図である。
【図５】従来の半導体装置の各異なる構成例を示す断面
図である。
図である。
１，１Ａ 半導体装置 １０ ＦＰＣ基板 １１，１２ 半導体チップ １３ 電極パッド １４，１５ 金バンプ １６ 樹脂 １７ はんだバンプ １８，１９ 外部接続端子 ２１ マザーボード ２２ 実装用電極パッド
Claims (5)
- 【請求項１】 一方の面に電極パッドが形成され、他方
の面に前記電極パッドに接続される外部接続端子が形成
された可撓性のある絶縁性の基板と、前記基板の前記一
方の面において前記電極パッドに搭載された２つの半導
体チップとを備え、前記基板を前記一方の面を内側に向
けて厚さ方向にＵ字型に曲げて前記２つの半導体チップ
を背中合わせの状態に構成するとともに、前記曲げられ
た基板間に樹脂を充填して前記半導体チップを前記基板
間に封止したことを特徴とする半導体装置。 - 【請求項２】 前記半導体チップは、前記電極パッドに
対してフリップチップ構造により搭載されていることを
特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記外部接続端子は、前記Ｕ字型に曲げ
られた前記基板の外側の面の、少なくとも一方の側の外
側面に配設されていることを特徴とする請求項１又は２
に記載の半導体装置。 - 【請求項４】 前記外部接続端子は前記基板の前記両方
の側の外側面にそれぞれ配設されており、前記各外部接
続端子はそれぞれ前記半導体チップに電気接続されると
ともに、一方の外面側の外部接続端子にはボールグリッ
ドアレイ構造を構成するためのはんだボールが接続され
ていることを特徴とする請求項３に記載の半導体装置。 - 【請求項５】 前記他方の外面側の外部接続端子には、
別の半導体装置の外部接続端子に設けたはんだボールが
接続可能であることを特徴とする請求項４に記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24821899A JP2001077294A (ja) | 1999-09-02 | 1999-09-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24821899A JP2001077294A (ja) | 1999-09-02 | 1999-09-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001077294A true JP2001077294A (ja) | 2001-03-23 |
Family
ID=17174946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24821899A Pending JP2001077294A (ja) | 1999-09-02 | 1999-09-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001077294A (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6756251B2 (en) | 2001-08-21 | 2004-06-29 | Micron Technology, Inc. | Method of manufacturing microelectronic devices, including methods of underfilling microelectronic components through an underfill aperture |
| JP2004363566A (ja) * | 2003-05-14 | 2004-12-24 | Matsushita Electric Ind Co Ltd | 電子部品実装体及びその製造方法 |
| JP2005150719A (ja) * | 2003-11-13 | 2005-06-09 | Samsung Electronics Co Ltd | ダブルスタックされたｂｇａパッケージ及び多重スタックされたｂｇａパッケージ |
| SG114488A1 (en) * | 2000-06-28 | 2005-09-28 | Micron Technology Inc | Flexible ball grid array chip scale packages and methods of fabrication |
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| CN107622979A (zh) * | 2016-07-15 | 2018-01-23 | 富士电机株式会社 | 半导体装置以及半导体装置用壳体 |
-
1999
- 1999-09-02 JP JP24821899A patent/JP2001077294A/ja active Pending
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