KR20000044611A - 반도체 소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 반도체 기술에 관한 것으로, 특히 반도체 소자의 캐패시터 형성방법에 관한 것이며, 유전체 박막과 그 상·하부의 금속 전극의 계면 특성의 저하와 리프팅 현상을 억제할 수 있는 반도체 소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다. 본 발명은 하부 전극을 패터닝한 후 그 전체를 덮도록 유전체 박막을 증착하고, 다시 그 상부를 상부 전극이 덮는 구조를 취함으로써 평형 배열식의 MIM 적층 구조에서의 스트레스 유발을 줄여 고온 열공정시 MIM 구조의 금속 전극과 유전체 박막 계면에서 리프팅 현상이 유발되는 것을 방지하는 기술이다. 또한, 본 발명은 하부 전극은 물론 상부 전극에도 접착층을 적용하여 그 효과를 더욱 증대시킬 수 있다.

Description

반도체 소자의 캐패시터 형성방법

본 발명은 반도체 기술에 관한 것으로, 특히 반도체 소자의 캐패시터 형성방법에 관한 것이다.

DRAM(Dynamic Random Access Memory)을 비롯한 반도체 소자의 고집적화에 따라 캐패시터의 충분한 정전용량을 확보하는 것이 큰 문제로 부각되었으며, 이를 해결하는 하나의 방안으로서 캐패시터의 하부 전극인 전하저장 전극의 표면적을 증가시키는 기술에 대한 많은 연구·개발이 진행되어 왔다. 그러나, 역시 고집적화에 수반되는 공정 마진의 저하 때문에 전하저장 전극의 표면적을 증가시키는데는 한계가 있다.

이러한 한계를 극복하기 위하여 초고집적 DRAM에는 고유전체인 BST 등의 고유전 물질을 캐패시터 유전막으로 사용하는 고유전체 캐패시터를 적용하고 있다. 이는 캐패시터의 정전용량이 유전율에 비례하는 원리를 적용한 것이다.

한편, 차세대 비휘발성 메모리 소자로서 각광 받고 있는 강유전체 메모리 소자(FeRAM)에서는 캐패시터를 구성하는 유전물질로서 SrBi₂Ta₂O₉(SBT), Pb(Zr_xTi_1-x)O₃(PZT) 등의 강유전 물질이 사용되고 있다.

이와 같이 고유전체 캐패시터 또는 강유전체 캐패시터를 제조함에 있어서, 우수한 유전체 박막 특성을 확보하기 위해서는 상·하부 전극 및 그 주변 물질의 선택과 적절한 공정의 제어가 필수적이다.

현재, 고유전체 캐패시터 또는 강유전체 캐패시터의 상·하부 전극 재료로서 전극 특성이 우수한 백금(Pt)을 주로 사용하고 있다. 백금막은 산소와의 반응성이 거의 없어 옥사이드계 유전체와 접합에서 옥사이드 화합물을 형성하지 않고, 또한 유전체 특성을 향상시키기 위해 행해지는 산소 분위기에서의 고온 열공정 등에 대해서도 우수한 화학적 안정성을 가지고 있다. 이러한 백금막을 하부 전극으로 사용할 때, 하부의 층간절연막(주로, 실리콘산화막)과의 결합력이 좋지 않기 때문에 접착층으로서 산화막과 백금막 모두와 접착력이 우수한 타이타늄(Ti)막을 사용하고 있다.

첨부된 도면 도 1은 종래기술에 따라 형성된 강유전체 캐패시터의 단면을 도시한 것으로, 이하 이를 참조하여 설명한다.

종래의 강유전체 캐패시터 형성 공정은 우선, 소정의 하부층 공정을 마치고 평탄화된 층간절연막(10)이 형성된 전체구조 상부에 접착층으로 Ti막(후속 열공정시 산화되어 TiO_x막으로 변화됨)(11)을 증착하고, 그 상부에 하부 전극용 백금막(12), 강유전체 박막(13) 및 상부 전극용 백금막(14)을 차례로 증착하고, 마스크 공정을 거쳐 상부 전극용 백금막(14), 강유전체 박막(13), 하부 전극용 백금막 및 Ti막(11)을 선택 식각하여 이른바 MIM(Metal/Insulator/Metal) 적층 구조의 캐패시터를 패터닝한다.

그런데, 캐패시터 형성 공정시 통상적으로 수행되는 여러 차례의 산소 분위기에서의 고온 열처리 공정을 거치면서 백금막(12, 14)과 강유전체 박막(13) 간의 큰 열팽창 계수 차이에 의해 유기되는 박막의 스트레스로 인해 백금막(12, 14)과 강유전체 박막(13)의 계면이 매우 거칠어지거나, 그 사이가 벌어지는 리프팅(lifting) 현상(A)이 일어나는 문제점이 있었다. 이러한 리프팅 현상(A)은 캐패시터의 특성을 크게 저하시키는 요인이 되고 있다.

이러한 문제점은 비단 백금 전극 사용시에만 나타나는 현상이 아니라, 다른 금속 전극을 사용하는 강유전체 캐패시터 및 고유전체 캐패시터 형성 공정시에도 문제점으로 지적되고 있다.

본 발명은 유전체 박막과 그 상·하부의 금속 전극의 계면 특성의 저하와 리프팅 현상을 억제할 수 있는 반도체 소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.

도 1은 종래기술에 따라 형성된 강유전체 캐패시터의 단면도.

도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 강유전체 캐패시터 제조 공정도.

* 도면의 주요 부분에 대한 부호의 설명

20 : 층간절연막 21, 24 : Ti막

22 : 하부 전극용 백금막 23 : 강유전체 박막

25 : 상부 전극용 백금막 26 : 캐핑 산화막

27 : 금속배선

본 발명은 하부 전극을 패터닝한 후 그 전체를 덮도록 유전체 박막을 증착하고, 다시 그 상부를 상부 전극이 덮는 구조를 취함으로써 평형 배열식의 MIM 적층 구조에서의 스트레스 유발을 줄여 고온 열공정시 MIM 구조의 금속 전극과 유전체 박막 계면에서 리프팅 현상이 유발되는 것을 방지하는 기술이다. 또한, 본 발명은 하부 전극은 물론 상부 전극에도 접착층을 적용하여 그 효과를 더욱 증대시킬 수 있다.

상기의 기술적 과제를 달성하기 위하여 본 발명으로부터 제공되는 특징적인 반도체 소자의 캐패시터 형성방법은, 소정의 하부층 상부에 하부 전극용 금속막을 형성하는 제1 단계; 상기 하부 전극용 금속막을 선택 식각하여 하부 전극을 패터닝하는 제2 단계; 상기 하부 전극 표면을 덮는 유전체막을 형성하는 제3 단계; 상기 제3 단계 수행 후, 전체구조 상부에 상부 전극용 금속막을 형성하는 제4 단계; 및 상기 상부 전극용 금속막을 선택 식각하여 상부 전극을 패터닝하는 제5 단계를 포함하여 이루어진다.

또한, 상기의 기술적 과제를 달성하기 위하여 본 발명으로부터 제공되는 특징적인 반도체 소자의 캐패시터 형성방법은, 소정의 하부층 상부에 형성된 층간절연막 상에 제1 접착층을 형성하는 제1 단계; 상기 제1 접착층 상에 하부 전극용 금속막을 형성하는 제2 단계; 상기 하부 전극용 금속막 및 상기 제1 접착층을 선택 식각하여 하부 전극을 패터닝하는 제3 단계; 상기 하부 전극 표면을 덮는 유전체막을 형성하는 제4 단계; 상기 제4 단계 수행 후, 노출된 상기 층간절연막 상에 제2 접착층을 형성하는 제5 단계; 상기 제5 단계 수행 후, 전체구조 상부에 상부 전극용 금속막을 형성하는 제6 단계; 및 상기 상부 전극용 금속막 및 상기 제2 접착층을 선택 식각하여 상부 전극을 패터닝하는 제7 단계를 포함하여 이루어진다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

첨부된 도면 도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 강유전체 캐패시터 제조 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.

본 실시예에 따른 공정은, 우선 도 2a에 도시된 바와 같이 소정의 하부층 공정을 마치고, 평탄화된 층간절연막(20)이 형성된 웨이퍼 상에 접착층으로서 Ti막(21)을 형성한 다음, 그 상부에 스퍼터링(sputtering)법을 사용하여 하부 전극용 백금막(22)을 증착한 다음, 백금막(22) 및 Ti막(21)을 선택 식각하여 하부 전극을 패터닝한다.

계속하여, 도 2b에 도시된 바와 같이 백금막(22) 상에 강유전체 박막(23)을 증착하고, 이를 패터닝하여 강유전체 박막(23)이 하부 전극을 덮는 구조로 형성한다.

다음으로, 도 2c에 도시된 바와 같이 전체구조 상부에 다시 Ti막(24)을 증착하고, 강유전체 박막(23) 표면의 Ti막(24)을 선택적으로 제거한 다음, 전체구조 상부에 상부 전극용 백금막(25)을 증착하고, 백금막(25) 및 Ti막(24)을 선택 식각하여 상부 전극을 패터닝한다.

이후, 도 2d에 도시된 바와 같이 통상의 캐패시터 제조 공정을 진행하여 캐핑 산화막(26) 및 그를 관통하여 백금막(25)에 콘택되는 금속배선(27)을 형성한다.

상기와 같은 공정을 통해 완성된 캐패시터는 하부 전극은 물론 상부 전극의 양끝단이 접착층과 강하게 결합되어 있으므로 캐패시터 형성시 통상적으로 진행되는 수 차례의 열 공정에 의해 발생하는 금속 전극과 유전체 박막 사이의 스트레스를 지탱할 수 있게 된다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

예를 들어, 전술한 실시예에서는 백금막을 상·하부 전극으로 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 이리듐(Ir)과 같은 다른 종류의 금속 전극을 사용하는 경우에도 적용될 수 있다.

또한, 전술한 실시예에서는 접착층으로 Ti막을 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 다른 물질을 접착층으로 사용하는 경우에도 적용될 수 있다.

전술한 본 발명은 캐패시터의 금속 전극과 유전체 간의 계면 특성을 개선하고 리프팅 현상을 억제하는 효과가 있으며, 이로 인하여 캐패시터 특성 및 소자의 신뢰도를 향상시키는 효과를 기대할 수 있다. 또한, 본 발명은 하부 전극의 측벽을 이용하므로 유효 캐패시터 면적을 증가시킬 수 있는 부수적인 효과가 있다.

Claims (7)

1. 소정의 하부층 상부에 하부 전극용 금속막을 형성하는 제1 단계;

   상기 하부 전극용 금속막을 선택 식각하여 하부 전극을 패터닝하는 제2 단계;

   상기 하부 전극 표면을 덮는 유전체막을 형성하는 제3 단계;

   상기 제3 단계 수행 후, 전체구조 상부에 상부 전극용 금속막을 형성하는 제4 단계; 및

   상기 상부 전극용 금속막을 선택 식각하여 상부 전극을 패터닝하는 제5 단계

   를 포함하여 이루어진 반도체 소자의 캐패시터 형성방법.
2. 제 1 항에 있어서,

   상기 하부 전극용 금속막이 백금막인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 상부 전극용 금속막이 백금막인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
4. 소정의 하부층 상부에 형성된 층간절연막 상에 제1 접착층을 형성하는 제1 단계;

   상기 제1 접착층 상에 하부 전극용 금속막을 형성하는 제2 단계;

   상기 하부 전극용 금속막 및 상기 제1 접착층을 선택 식각하여 하부 전극을 패터닝하는 제3 단계;

   상기 하부 전극 표면을 덮는 유전체막을 형성하는 제4 단계;

   상기 제4 단계 수행 후, 노출된 상기 층간절연막 상에 제2 접착층을 형성하는 제5 단계;

   상기 제5 단계 수행 후, 전체구조 상부에 상부 전극용 금속막을 형성하는 제6 단계; 및

   상기 상부 전극용 금속막 및 상기 제2 접착층을 선택 식각하여 상부 전극을 패터닝하는 제7 단계

   를 포함하여 이루어진 반도체 소자의 캐패시터 형성방법.
5. 제 4 항에 있어서,

   상기 제1 및 제2 접착층이 타이타늄막인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
6. 제 4 항에 있어서,

   상기 하부 전극용 금속막이 백금막인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
7. 제 4 항 또는 제 6 항에 있어서,

   상기 상부 전극용 금속막이 백금막인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.