JP2003068988A - 強誘電膜を平坦化膜として用いる強誘電体メモリ装置およびその製造方法。 - Google Patents
強誘電膜を平坦化膜として用いる強誘電体メモリ装置およびその製造方法。Info
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Abstract
(57)【要約】
【課題】 強誘電体メモリ装置およびその形成方法を提
供する。 【解決手段】 本発明よると、コンタクトプラグを有す
る層間絶縁膜上に導電膜を積層してパターニングしてキ
ャパシタ下部電極パターンを形成する。前記下部電極パ
ターンの間の空間を満たす平坦化用強誘電膜が形成さ
れ、次に、前記下部電極パターンと前記平坦化用強誘電
膜上にキャパシタに用いられる強誘電膜が形成される。
このとき、下部電極パターンの間の空間を満たす平坦化
用強誘電膜の上部表面は下部電極パターンの上部表面と
実質的に整列される。
供する。 【解決手段】 本発明よると、コンタクトプラグを有す
る層間絶縁膜上に導電膜を積層してパターニングしてキ
ャパシタ下部電極パターンを形成する。前記下部電極パ
ターンの間の空間を満たす平坦化用強誘電膜が形成さ
れ、次に、前記下部電極パターンと前記平坦化用強誘電
膜上にキャパシタに用いられる強誘電膜が形成される。
このとき、下部電極パターンの間の空間を満たす平坦化
用強誘電膜の上部表面は下部電極パターンの上部表面と
実質的に整列される。
Description
【０００１】
【発明の属する技術分野】本発明はＦＲＡＭ（登録商
標）のような強誘電体キャパシタを有する強誘電体メモ
リ装置およびその形成方法に関するものである。
標）のような強誘電体キャパシタを有する強誘電体メモ
リ装置およびその形成方法に関するものである。
【０００２】
【従来の技術】強誘電体は外部電界を与えると、分極
（Ｐｏｌａｒｉｚａｔｉｏｎ）が発生し、外部電界が除
去されても分極状態が維持される物質であり、自発分極
の方向を外部電界の変化を通じて調節できる物質とし
て、ＰＺＴ[Ｐｂ（Ｚｉ、Ｔｉ）Ｏ ３]、ＳＢＴ[ＳｒＢ
ｉ２Ｔａ２Ｏ９]などで代表されることができる。この
ような強誘電体の性質は現在、広く用いられる２進メモ
リ（ｂｉｎａｒｙ ｍｅｍｏｒｙ）素子の基本原理と合
致する。このため、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒ
ｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）な
ど強誘電体を用いたメモリ素子の研究が活発に行われて
いる。
（Ｐｏｌａｒｉｚａｔｉｏｎ）が発生し、外部電界が除
去されても分極状態が維持される物質であり、自発分極
の方向を外部電界の変化を通じて調節できる物質とし
て、ＰＺＴ[Ｐｂ（Ｚｉ、Ｔｉ）Ｏ ３]、ＳＢＴ[ＳｒＢ
ｉ２Ｔａ２Ｏ９]などで代表されることができる。この
ような強誘電体の性質は現在、広く用いられる２進メモ
リ（ｂｉｎａｒｙ ｍｅｍｏｒｙ）素子の基本原理と合
致する。このため、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒ
ｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）な
ど強誘電体を用いたメモリ素子の研究が活発に行われて
いる。
【０００３】強誘電体を形成するためには、ＰＺＴ、Ｓ
ＢＴなどの強誘電性物質がペロブスカイト（ｐｅｒｏｖ
ｓｋｉｔｅ）構造という強誘電性結晶構造を有すべきで
ある。このような構造は、通常これら強誘電性物質をア
モルファス状態で積層した後、酸化性雰囲気で高温、例
えば、７００℃程度で加熱して結晶化させると得られ
る。強誘電性物質がペロブスカイト構造を持とうとする
場合、強誘電性物質の下部に積層された下部膜が強誘電
膜のペロブスカイト構造に似た結晶構造を有すべきであ
る。即ち、下部膜は、ペロブスカイト構造の強誘電膜を
形成することで、シード層（ｓｅｅｄ ｌａｙｅｒ）の
役割を果たさなければならない。シード層の役割を果た
すことができる物質としては、白金、ルテニウム、イリ
ジウムなどの貴金属（ｎｏｂｌｅ ｍｅｔａｌ）、また
は、これらの酸化物がある。従って、シリコン酸化膜、
シリコン窒化膜などの物質の上で強誘電性物質の結晶化
を試みる場合には、ペロブスカイト結晶構造を得られ
ず、強誘電特性を低下させるパイロクロア相（ｐｙｒｏ
ｃｈｌｏｒｅ ｐｈａｓｅ）が形成される。
ＢＴなどの強誘電性物質がペロブスカイト（ｐｅｒｏｖ
ｓｋｉｔｅ）構造という強誘電性結晶構造を有すべきで
ある。このような構造は、通常これら強誘電性物質をア
モルファス状態で積層した後、酸化性雰囲気で高温、例
えば、７００℃程度で加熱して結晶化させると得られ
る。強誘電性物質がペロブスカイト構造を持とうとする
場合、強誘電性物質の下部に積層された下部膜が強誘電
膜のペロブスカイト構造に似た結晶構造を有すべきであ
る。即ち、下部膜は、ペロブスカイト構造の強誘電膜を
形成することで、シード層（ｓｅｅｄ ｌａｙｅｒ）の
役割を果たさなければならない。シード層の役割を果た
すことができる物質としては、白金、ルテニウム、イリ
ジウムなどの貴金属（ｎｏｂｌｅ ｍｅｔａｌ）、また
は、これらの酸化物がある。従って、シリコン酸化膜、
シリコン窒化膜などの物質の上で強誘電性物質の結晶化
を試みる場合には、ペロブスカイト結晶構造を得られ
ず、強誘電特性を低下させるパイロクロア相（ｐｙｒｏ
ｃｈｌｏｒｅ ｐｈａｓｅ）が形成される。
【０００４】即ち、先ず、下部電極を形成し、隣接した
下部電極を電気的に絶縁するように下部電極の間を満た
す層間絶縁膜を形成する。次に、下部電極と層間絶縁膜
上に強誘電膜を形成する工程において、一般に層間絶縁
膜はＣＶＤ法により形成される酸化膜であり、強誘電性
物質と酸化膜が互いに反応するので、強誘電性物質層に
パイロクロア相が形成されるようになる。パイロクロア
相は強誘電性特性が殆どないので、強誘電体キャパシタ
特性を低下させ、強誘電体に比べて嵩の変化が激しく
て、全体的な強誘電膜の平坦度を低下させ、互いに接す
る他の膜質との剥離現象を誘発するという問題点があ
る。
下部電極を電気的に絶縁するように下部電極の間を満た
す層間絶縁膜を形成する。次に、下部電極と層間絶縁膜
上に強誘電膜を形成する工程において、一般に層間絶縁
膜はＣＶＤ法により形成される酸化膜であり、強誘電性
物質と酸化膜が互いに反応するので、強誘電性物質層に
パイロクロア相が形成されるようになる。パイロクロア
相は強誘電性特性が殆どないので、強誘電体キャパシタ
特性を低下させ、強誘電体に比べて嵩の変化が激しく
て、全体的な強誘電膜の平坦度を低下させ、互いに接す
る他の膜質との剥離現象を誘発するという問題点があ
る。
【０００５】
【発明が解決しようとする課題】本発明は、上述した従
来技術の強誘電体キャパシタ形成時の問題点を解決する
ためものである。従って、本発明は、強誘電膜を採用し
たキャパシタの静電容量が減少することを防止できる強
誘電体メモリ装置およびその形成方法を提供することを
目的とする。
来技術の強誘電体キャパシタ形成時の問題点を解決する
ためものである。従って、本発明は、強誘電膜を採用し
たキャパシタの静電容量が減少することを防止できる強
誘電体メモリ装置およびその形成方法を提供することを
目的とする。
【０００６】又、本発明は、下部電極を先ずパターニン
グする強誘電体キャパシタ形成において、平坦な強誘電
膜と上部電極を得られる強誘電体メモリ装置の形成方法
を提供することを目的とする。
グする強誘電体キャパシタ形成において、平坦な強誘電
膜と上部電極を得られる強誘電体メモリ装置の形成方法
を提供することを目的とする。
【０００７】本発明は、二つの近隣メモリセルのキャパ
シタで下部電極上の強誘電膜領域だけではなく、キャパ
シタの間に存在する層間絶縁膜上の領域も殆ど同一の水
準の強誘電特性を有するようにし、結果的に、キャパシ
タの特性を向上させる強誘電体メモリ装置およびその形
成方法を提供することを目的とする。
シタで下部電極上の強誘電膜領域だけではなく、キャパ
シタの間に存在する層間絶縁膜上の領域も殆ど同一の水
準の強誘電特性を有するようにし、結果的に、キャパシ
タの特性を向上させる強誘電体メモリ装置およびその形
成方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】上述の目的を達成するた
めの本発明の装置は、半導体基板上に形成される少なく
とも二つの下部電極パターン、前記下部電極パターンの
側壁の間に存在する空間を満たす平坦化用強誘電膜、前
記平坦化用強誘電膜と前記下部電極パターン上に形成さ
れるキャパシタ用強誘電膜を含む
めの本発明の装置は、半導体基板上に形成される少なく
とも二つの下部電極パターン、前記下部電極パターンの
側壁の間に存在する空間を満たす平坦化用強誘電膜、前
記平坦化用強誘電膜と前記下部電極パターン上に形成さ
れるキャパシタ用強誘電膜を含む
【０００９】本発明装置において、下部電極パターンは
層間絶縁膜が形成された半導体基板に前記下部電極パタ
ーンが前記層間絶縁膜を貫通して形成された少なくとも
二つのストレージノードコンタクトプラグと各々電気接
続するように形成されることができる。
層間絶縁膜が形成された半導体基板に前記下部電極パタ
ーンが前記層間絶縁膜を貫通して形成された少なくとも
二つのストレージノードコンタクトプラグと各々電気接
続するように形成されることができる。
【００１０】前記平坦化用強誘電膜は前記下部電極の間
にボイドが発生しないようにしながら、平坦化が行われ
るように平坦化膜として作用するだけでなく、前記キャ
パシタ用強誘電膜をペロブスカイト構造で形成するため
の、キャパシタ用強誘電膜のシード層としても作用す
る。
にボイドが発生しないようにしながら、平坦化が行われ
るように平坦化膜として作用するだけでなく、前記キャ
パシタ用強誘電膜をペロブスカイト構造で形成するため
の、キャパシタ用強誘電膜のシード層としても作用す
る。
【００１１】前記下部電極パターンと前記下部電極パタ
ーンの下方にある前記コンタクトプラグおよび前記層間
絶縁膜の間に取り付け補助膜パターンを追加することも
できる。また、前記下部電極の側壁の少なくとも一部を
覆いながら、前記層間絶縁膜と前記平坦化用強誘電膜と
の間にシード層をさらに追加できる。
ーンの下方にある前記コンタクトプラグおよび前記層間
絶縁膜の間に取り付け補助膜パターンを追加することも
できる。また、前記下部電極の側壁の少なくとも一部を
覆いながら、前記層間絶縁膜と前記平坦化用強誘電膜と
の間にシード層をさらに追加できる。
【００１２】そして、前記下部電極の側壁の一部を覆う
ように、前記層間絶縁膜と前記平坦化用強誘電膜との間
に酸化防止膜または平坦化補助膜を各々さらに追加した
り、または、酸化防止膜と平坦化補助膜を順番に共に追
加できる。この場合、前記下部電極の側壁の残り一部を
覆いながら、前記平坦化防止膜と前記平坦化用強誘電膜
との間にシード層をさらに追加することもできる。この
時、シード層は前記平坦化用強誘電膜の強誘電性構造形
成のためのものであって、平坦化防止膜と平坦化用強誘
電膜との間の反応防止膜を兼ねることができる。
ように、前記層間絶縁膜と前記平坦化用強誘電膜との間
に酸化防止膜または平坦化補助膜を各々さらに追加した
り、または、酸化防止膜と平坦化補助膜を順番に共に追
加できる。この場合、前記下部電極の側壁の残り一部を
覆いながら、前記平坦化防止膜と前記平坦化用強誘電膜
との間にシード層をさらに追加することもできる。この
時、シード層は前記平坦化用強誘電膜の強誘電性構造形
成のためのものであって、平坦化防止膜と平坦化用強誘
電膜との間の反応防止膜を兼ねることができる。
【００１３】本発明装置において、前記酸化防止膜は前
記コンタクトプラグが酸化されることを防止するために
形成するものである。
記コンタクトプラグが酸化されることを防止するために
形成するものである。
【００１４】前記平坦化用強誘電膜と前記キャパシタ用
強誘電膜は同一の材質で形成されることができ、この場
合、平坦化用強誘電膜とキャパシタ用強誘電膜は連続さ
れる同一の結晶構造を有する。
強誘電膜は同一の材質で形成されることができ、この場
合、平坦化用強誘電膜とキャパシタ用強誘電膜は連続さ
れる同一の結晶構造を有する。
【００１５】前記目的を達成するための本発明の方法
は、半導体基板上に少なくとも二つの下部電極パターン
を形成する段階と、下部電極パターンの間に平坦化用強
誘電性物質膜を形成する段階と、下部電極パターンと平
坦化用強誘電性物質膜の上面に平坦なキャパシタ用強誘
電性物質膜を形成する段階とを含む。
は、半導体基板上に少なくとも二つの下部電極パターン
を形成する段階と、下部電極パターンの間に平坦化用強
誘電性物質膜を形成する段階と、下部電極パターンと平
坦化用強誘電性物質膜の上面に平坦なキャパシタ用強誘
電性物質膜を形成する段階とを含む。
【００１６】先ず、基板にトランジスタのような半導体
装置の下部構造を形成する。前記下部構造を覆う層間絶
縁膜を形成し、前記半導体基板が露出されるように前記
層間絶縁膜をパターニングしてコンタクトホールを形成
する。前記コンタクトホールを満たすように導電層を積
層し、平坦化エッチングを実施すれば、コンタクトホー
ルを満たすコンタクトプラグが形成される。前記コンタ
クトプラグ上に導電膜を積層してパターニングしてキャ
パシタ下部電極パターンを形成する。導電膜は白金など
の貴金属、又はその酸化物層であったり、またはこれら
の組み合せで形成できる。前記パターニングされた下部
電極パターンの間を満たすように基板上に平坦化用強誘
電性物質膜を形成した後、前記下部電極パターンの上面
が露出されるように平坦化エッチングを進行して前記下
部電極パターンの間に平坦用強誘電性物質膜を残留させ
て平坦化された基板を形成する。上面が露出された前記
下部電極パターンと前記平坦化用強誘電性物質膜上にキ
ャパシタ用強誘電性物膜を形成する。
装置の下部構造を形成する。前記下部構造を覆う層間絶
縁膜を形成し、前記半導体基板が露出されるように前記
層間絶縁膜をパターニングしてコンタクトホールを形成
する。前記コンタクトホールを満たすように導電層を積
層し、平坦化エッチングを実施すれば、コンタクトホー
ルを満たすコンタクトプラグが形成される。前記コンタ
クトプラグ上に導電膜を積層してパターニングしてキャ
パシタ下部電極パターンを形成する。導電膜は白金など
の貴金属、又はその酸化物層であったり、またはこれら
の組み合せで形成できる。前記パターニングされた下部
電極パターンの間を満たすように基板上に平坦化用強誘
電性物質膜を形成した後、前記下部電極パターンの上面
が露出されるように平坦化エッチングを進行して前記下
部電極パターンの間に平坦用強誘電性物質膜を残留させ
て平坦化された基板を形成する。上面が露出された前記
下部電極パターンと前記平坦化用強誘電性物質膜上にキ
ャパシタ用強誘電性物膜を形成する。
【００１７】前記下部電極パターンと前記層間絶縁膜と
の間には前記下部電極パターンと層間絶縁膜との取り付
け性を高めるために下部電極を形成する導電層の形成前
に、取り付け補助膜をさらに形成できる。
の間には前記下部電極パターンと層間絶縁膜との取り付
け性を高めるために下部電極を形成する導電層の形成前
に、取り付け補助膜をさらに形成できる。
【００１８】前記平坦化用強誘電性物質膜形成前に、前
記下部電極パターンが形成された半導体基板の全面に酸
化防止膜と平坦化補助膜を形成し、前記下部電極パター
ンの上面と上部の側壁、つまり上側の表面が露出される
ように前記平坦化補助膜および酸化補助膜を過度エッチ
ングして前記酸化防止膜および平坦化補助膜を前記下部
電極パターンの間に残留させる工程をさらに含むことが
できる。また、前記下部電極パターンの上部の側壁を覆
いながら、前記平坦化用強誘電性物質膜と前記平坦化補
助膜との間に反応防止膜を兼ねたシード層をさらに形成
できる。
記下部電極パターンが形成された半導体基板の全面に酸
化防止膜と平坦化補助膜を形成し、前記下部電極パター
ンの上面と上部の側壁、つまり上側の表面が露出される
ように前記平坦化補助膜および酸化補助膜を過度エッチ
ングして前記酸化防止膜および平坦化補助膜を前記下部
電極パターンの間に残留させる工程をさらに含むことが
できる。また、前記下部電極パターンの上部の側壁を覆
いながら、前記平坦化用強誘電性物質膜と前記平坦化補
助膜との間に反応防止膜を兼ねたシード層をさらに形成
できる。
【００１９】
【発明の実施の形態】以下、添付した図を参照して、本
発明の望ましい実施形態を詳細に説明する。
発明の望ましい実施形態を詳細に説明する。
【００２０】図1乃至図６は本発明の一実施形態による
ＦＲＡＭキャパシタ形成方法の重要段階を、断面図によ
って説明する工程図である。
ＦＲＡＭキャパシタ形成方法の重要段階を、断面図によ
って説明する工程図である。
【００２１】図１を参照すると、基板下部構造上に層間
絶縁膜１１が積層されており、層間絶縁膜１１にはコン
タクトプラグ１３が形成されている。図示されていない
が、この時、下部構造は、通常、基板にゲート電極を始
め、ソース／ドレインのＭＯＳトランジスタ構造および
ＭＯＳトランジスタのドレインと連結されるビットライ
ンなどからなる。この時、各コンタクトプラグは各メモ
リセルのトランジスタのソース領域と直接的に、または
コンタクトパッドを通じて間接的に連結される。
絶縁膜１１が積層されており、層間絶縁膜１１にはコン
タクトプラグ１３が形成されている。図示されていない
が、この時、下部構造は、通常、基板にゲート電極を始
め、ソース／ドレインのＭＯＳトランジスタ構造および
ＭＯＳトランジスタのドレインと連結されるビットライ
ンなどからなる。この時、各コンタクトプラグは各メモ
リセルのトランジスタのソース領域と直接的に、または
コンタクトパッドを通じて間接的に連結される。
【００２２】図２に示すように、コンタクトプラグ１３
が形成された層間絶縁膜１１上にチタン層からなる取り
付け補助膜が形成される。チタン層上には白金材質で下
部電極層が形成される。下部電極層およびチタン層は順
番にパターニングされて取り付け補助膜パターン１５お
よび下部電極パターン１７を形成する。この時、下部電
極パターン１７は、エッチングされる時、斜めにするこ
ともでき、その断面を見ると、下辺が長い台形になる。
が形成された層間絶縁膜１１上にチタン層からなる取り
付け補助膜が形成される。チタン層上には白金材質で下
部電極層が形成される。下部電極層およびチタン層は順
番にパターニングされて取り付け補助膜パターン１５お
よび下部電極パターン１７を形成する。この時、下部電
極パターン１７は、エッチングされる時、斜めにするこ
ともでき、その断面を見ると、下辺が長い台形になる。
【００２３】取り付け補助膜は、下部電極層と層間絶縁
膜との間の熱工程によるストレスを緩和させ、取り付け
力を高める役割を果たす。取り付け補助膜は、チタン、
窒化チタン、チタンシリサイド、TiSiNのうちで選択さ
れたいずれかの一つで形成されることができる。その
他、タンタル、イリジウム、ルテニウム、タングステン
などの高融点金属、または前記金属シリサイドまたは前
記金属窒化物なども取り付け補助膜に用いられることが
でき、この時、スパッタリング、ＣＶＤ、ＳＯＬ−ＧＥ
Ｌ法などを用いることができる。
膜との間の熱工程によるストレスを緩和させ、取り付け
力を高める役割を果たす。取り付け補助膜は、チタン、
窒化チタン、チタンシリサイド、TiSiNのうちで選択さ
れたいずれかの一つで形成されることができる。その
他、タンタル、イリジウム、ルテニウム、タングステン
などの高融点金属、または前記金属シリサイドまたは前
記金属窒化物なども取り付け補助膜に用いられることが
でき、この時、スパッタリング、ＣＶＤ、ＳＯＬ−ＧＥ
Ｌ法などを用いることができる。
【００２４】下部電極層としては、白金、ルテニウム、
イリジウム、ロジウム、オスミウム、パラジウム等と、
それらの導電性酸化物とその組み合わせが用いられるこ
とができる。
イリジウム、ロジウム、オスミウム、パラジウム等と、
それらの導電性酸化物とその組み合わせが用いられるこ
とができる。
【００２５】図３に示すように、下部電極パターン１７
が形成された基板上に通常酸化防止膜１９が形成されて
下部電極パターン１７と周囲の層間絶縁膜１１を覆うよ
うになる。平坦化補助膜２１でシリコン酸化膜を積層す
る。この時、平坦化補助膜２１は、ステップカバレージ
特性が優れた材質および方法で形成することが望まし
い。ＰＥＣＶＤ、ＬＰＣＶＤ、ＡＬＤ（Ａｔｏｍｉｃ
Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）などで積層するこ
とができる。前記酸化防止膜１９は酸化アルミニウム、
酸化チタン、酸化ジルコニウム、酸化セシウムなどの多
様な金属酸化物で形成されることができる。
が形成された基板上に通常酸化防止膜１９が形成されて
下部電極パターン１７と周囲の層間絶縁膜１１を覆うよ
うになる。平坦化補助膜２１でシリコン酸化膜を積層す
る。この時、平坦化補助膜２１は、ステップカバレージ
特性が優れた材質および方法で形成することが望まし
い。ＰＥＣＶＤ、ＬＰＣＶＤ、ＡＬＤ（Ａｔｏｍｉｃ
Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）などで積層するこ
とができる。前記酸化防止膜１９は酸化アルミニウム、
酸化チタン、酸化ジルコニウム、酸化セシウムなどの多
様な金属酸化物で形成されることができる。
【００２６】図３および図４に示すように、全面異方性
エッチングを実施して、下部電極パターン１７の上面と
上部の側壁が露出されるように平坦化補助膜２１と酸化
防止膜１９を除去する。エッチング液は、平坦化補助膜
２１と酸化補助膜１９に対する前記下部電極の選択比が
高いものを用いることが望ましい。結果的に、下部電極
パターンの露出された上部側壁の下方の、下部電極パタ
ーンの間の空間を満たす酸化防止膜パターン１９１と平
坦化補助膜２１１が形成される。
エッチングを実施して、下部電極パターン１７の上面と
上部の側壁が露出されるように平坦化補助膜２１と酸化
防止膜１９を除去する。エッチング液は、平坦化補助膜
２１と酸化補助膜１９に対する前記下部電極の選択比が
高いものを用いることが望ましい。結果的に、下部電極
パターンの露出された上部側壁の下方の、下部電極パタ
ーンの間の空間を満たす酸化防止膜パターン１９１と平
坦化補助膜２１１が形成される。
【００２７】図４および図５に示すように、図４の状態
で、先ず基板に反応防止膜を均一に積層する。この反応
補助膜上に次に強誘電性物質膜をＳＯＬ−ＧＥＬ法で積
層して基板の表層が平坦化された状態になるようにす
る。強誘電膜と反応防止膜に対してエッチング選択比が
低いエッチング液で全面異方性エッチングをして残留強
誘電膜２５１と残留反応防止膜２３１を残し、下部電極
パターン１７の上面が再び露出されるようにする。下部
電極パターンの間の空間で、残留平坦化補助膜２１１で
満たされた空間を除いた空間を強誘電性物質膜２５１お
よび反応防止膜２３１で満たし、基板は平坦化された状
態を維持するようにする。強誘電性物質膜としては、Ｐ
ＺＴ、ＰｂＴｉＯ３、ＰｂＺｒＯ３、ランタンでドープ
されたＰＺＴ、ＰｂＯ、ＳｒＴｉＯ３、ＢａＴｉＯ
３（Ｂｒ、Ｓｒ）、ＴｉＯ３[ＢＳＴ]、ＳｒＢｉ２Ｔａ
２Ｏ９[ＳＢＴ]などがさらに使用されることができる。
強誘電性物質膜と、平坦化補助膜に用いられたシリコン
酸化膜との間の反応を防ぐことができる反応防止膜とし
て、チタン酸化膜を用いる。特に、チタン酸化膜は、そ
の上に積層された強誘電性物質膜が酸化熱処理を通じて
強誘電性のペロブスカイト構造を形成するようにシード
層の役割も同時に果たす。チタン酸化膜の他にＳｒＲｕ
Ｏ３も使用可能である。この時、強誘電性物質膜は平坦
化用として用いられ、強誘電性物質膜はＳＯＬ−ＧＥ
Ｌ、ＰＥＣＶＤ、ＬＰＣＶＤ、ＡＬＤ法などで、反応防
止膜はＣＶＤ、ＡＬＤ法などで形成されることができ
る。
で、先ず基板に反応防止膜を均一に積層する。この反応
補助膜上に次に強誘電性物質膜をＳＯＬ−ＧＥＬ法で積
層して基板の表層が平坦化された状態になるようにす
る。強誘電膜と反応防止膜に対してエッチング選択比が
低いエッチング液で全面異方性エッチングをして残留強
誘電膜２５１と残留反応防止膜２３１を残し、下部電極
パターン１７の上面が再び露出されるようにする。下部
電極パターンの間の空間で、残留平坦化補助膜２１１で
満たされた空間を除いた空間を強誘電性物質膜２５１お
よび反応防止膜２３１で満たし、基板は平坦化された状
態を維持するようにする。強誘電性物質膜としては、Ｐ
ＺＴ、ＰｂＴｉＯ３、ＰｂＺｒＯ３、ランタンでドープ
されたＰＺＴ、ＰｂＯ、ＳｒＴｉＯ３、ＢａＴｉＯ
３（Ｂｒ、Ｓｒ）、ＴｉＯ３[ＢＳＴ]、ＳｒＢｉ２Ｔａ
２Ｏ９[ＳＢＴ]などがさらに使用されることができる。
強誘電性物質膜と、平坦化補助膜に用いられたシリコン
酸化膜との間の反応を防ぐことができる反応防止膜とし
て、チタン酸化膜を用いる。特に、チタン酸化膜は、そ
の上に積層された強誘電性物質膜が酸化熱処理を通じて
強誘電性のペロブスカイト構造を形成するようにシード
層の役割も同時に果たす。チタン酸化膜の他にＳｒＲｕ
Ｏ３も使用可能である。この時、強誘電性物質膜は平坦
化用として用いられ、強誘電性物質膜はＳＯＬ−ＧＥ
Ｌ、ＰＥＣＶＤ、ＬＰＣＶＤ、ＡＬＤ法などで、反応防
止膜はＣＶＤ、ＡＬＤ法などで形成されることができ
る。
【００２８】図５および図６に示すように、図５の下部
電極パターンと平坦化用強誘電性物質膜２５１上に強誘
電性物質膜２７でＰＺＴをさらに積層する。強誘電性物
質膜２７としてはＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３）、
ＰｂＴｉＯ３、ＰｂＺｒＯ、ランタンがドーピング（Ｌ
ａ−ｄｏｐｅｄ）されたＰＺＴ、ＰｂＯ、ＳｒＴｉ
Ｏ ３、ＢａＴｉＯ３（Ｂｒ、Ｓｒ）、ＴｉＯ３[ＢＳ
Ｔ]、ＳｒＢｉ２Ｔａ２Ｏ９[ＳＢＴ]などがさらに使用
されることができる。強誘電性物質膜２７は、ＳＯＬ−
ＧＥＬ法を用いたり、その他、ＣＶＤ法などで形成する
ことができる。この時、積層される強誘電性物質膜２７
は、平坦化用ではなく、キャパシタ誘電膜で用いられる
ものであり、平坦化用強誘電性物質膜と同一の物質、同
一の方法で形成することができるが、別の方法で形成す
ることも可能である。
電極パターンと平坦化用強誘電性物質膜２５１上に強誘
電性物質膜２７でＰＺＴをさらに積層する。強誘電性物
質膜２７としてはＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３）、
ＰｂＴｉＯ３、ＰｂＺｒＯ、ランタンがドーピング（Ｌ
ａ−ｄｏｐｅｄ）されたＰＺＴ、ＰｂＯ、ＳｒＴｉ
Ｏ ３、ＢａＴｉＯ３（Ｂｒ、Ｓｒ）、ＴｉＯ３[ＢＳ
Ｔ]、ＳｒＢｉ２Ｔａ２Ｏ９[ＳＢＴ]などがさらに使用
されることができる。強誘電性物質膜２７は、ＳＯＬ−
ＧＥＬ法を用いたり、その他、ＣＶＤ法などで形成する
ことができる。この時、積層される強誘電性物質膜２７
は、平坦化用ではなく、キャパシタ誘電膜で用いられる
ものであり、平坦化用強誘電性物質膜と同一の物質、同
一の方法で形成することができるが、別の方法で形成す
ることも可能である。
【００２９】次に、ＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａ
ｌ Ｐｒｏｃｅｓｓｉｎｇ）装備などで高温、酸素雰囲
気で強誘電性物質膜が実際に強誘電性を有する強誘電膜
になるように結晶化熱処理を実施する。熱処理温度は５
５０℃以上、望ましくは７００℃以上とする。
ｌ Ｐｒｏｃｅｓｓｉｎｇ）装備などで高温、酸素雰囲
気で強誘電性物質膜が実際に強誘電性を有する強誘電膜
になるように結晶化熱処理を実施する。熱処理温度は５
５０℃以上、望ましくは７００℃以上とする。
【００３０】その後、強誘電膜上に上部電極を形成す
る。
る。
【００３１】図６は、以上の工程を通じて得られた本発
明の強誘電体メモリ装置の一部分を示す断面図である。
明の強誘電体メモリ装置の一部分を示す断面図である。
【００３２】図７乃至図１０は本発明の別の実施形態で
のいくつかの重要段階を断面図によって説明する工程図
であり、その他は前述した実施形態と同じように行うこ
とができる。
のいくつかの重要段階を断面図によって説明する工程図
であり、その他は前述した実施形態と同じように行うこ
とができる。
【００３３】図７に示すように、図２の状態で、下部電
極パターン１７が形成された基板上に酸化防止膜１９が
形成されて下部電極パターン１７と周囲の層間絶縁膜１
１を覆うようになる。酸化防止膜１９上にシード層２３
が積層される。シード層２３は、その上に積層された強
誘電膜が酸化熱処理を通じて強誘電性のペロブスカイト
構造を形成するようにシードの役割を果たすのに適した
チタン酸化膜を用いることができ、その他、ＳｒＲｕＯ
３も用いることができる。酸化防止膜１９としてＴｉＯ
２を使用できれば、酸化防止膜１９とシード層２３の役
割を兼ねることができるチタン酸化膜は、単一膜として
用いられることができる。
極パターン１７が形成された基板上に酸化防止膜１９が
形成されて下部電極パターン１７と周囲の層間絶縁膜１
１を覆うようになる。酸化防止膜１９上にシード層２３
が積層される。シード層２３は、その上に積層された強
誘電膜が酸化熱処理を通じて強誘電性のペロブスカイト
構造を形成するようにシードの役割を果たすのに適した
チタン酸化膜を用いることができ、その他、ＳｒＲｕＯ
３も用いることができる。酸化防止膜１９としてＴｉＯ
２を使用できれば、酸化防止膜１９とシード層２３の役
割を兼ねることができるチタン酸化膜は、単一膜として
用いられることができる。
【００３４】図７および図８に示すように、シード層２
３上に、平坦化用強誘電性物質膜をＳＯＬ−ＧＥＬ法で
積層して、基板表層が平坦化された状態になるようにす
る。次に、平坦化用強誘電性物質膜、シード層および酸
化防止膜を全面異方性エッチングをして下部電極パター
ン１７の上面が露出されるようにし、下部電極パターン
１７の間の空間は残留強誘電性物質膜２５２、残留酸化
防止膜１９２、残留シード層２３２で満たされて基板は
平坦化された状態を維持するようにする。
３上に、平坦化用強誘電性物質膜をＳＯＬ−ＧＥＬ法で
積層して、基板表層が平坦化された状態になるようにす
る。次に、平坦化用強誘電性物質膜、シード層および酸
化防止膜を全面異方性エッチングをして下部電極パター
ン１７の上面が露出されるようにし、下部電極パターン
１７の間の空間は残留強誘電性物質膜２５２、残留酸化
防止膜１９２、残留シード層２３２で満たされて基板は
平坦化された状態を維持するようにする。
【００３５】図９に示すように、図８の状態で、キャパ
シタ用強誘電性物質膜２７でＰＺＴをさらに積層する。
シタ用強誘電性物質膜２７でＰＺＴをさらに積層する。
【００３６】図１０に示すように、平坦に形成されたキ
ャパシタ用強誘電性物質膜２７上に二つの下部電極パタ
ーンに合わせられた上部電極２９を形成する。図１０
も、以上の工程を通じて得られた本発明の強誘電体メモ
リ装置の一部分を示す断面図である。
ャパシタ用強誘電性物質膜２７上に二つの下部電極パタ
ーンに合わせられた上部電極２９を形成する。図１０
も、以上の工程を通じて得られた本発明の強誘電体メモ
リ装置の一部分を示す断面図である。
【００３７】
【発明の効果】本発明によると、平坦な強誘電膜と上部
電極が得られるので、後続キャパシタラインとの接続が
便利になる長所がある。また、二つの近隣メモリセルの
キャパシタでキャパシタの間に存在する平坦化用強誘電
膜が、下部電極上の強誘電膜と同一に強誘電性を現し
て、二つの近隣メモリセルでのキャパシタ特性の向上が
可能になる。
電極が得られるので、後続キャパシタラインとの接続が
便利になる長所がある。また、二つの近隣メモリセルの
キャパシタでキャパシタの間に存在する平坦化用強誘電
膜が、下部電極上の強誘電膜と同一に強誘電性を現し
て、二つの近隣メモリセルでのキャパシタ特性の向上が
可能になる。
【図１】 本発明の一実施形態によるＦＲＡＭのキャパ
シタ形成方法の重要段階を断面図によって説明する工程
図である。
シタ形成方法の重要段階を断面図によって説明する工程
図である。
【図２】 本発明の一実施形態によるＦＲＡＭのキャパ
シタ形成方法の重要段階を断面図によって説明する工程
図である。
シタ形成方法の重要段階を断面図によって説明する工程
図である。
【図３】 本発明の一実施形態によるＦＲＡＭのキャパ
シタ形成方法の重要段階を断面図によって説明する工程
図である。
シタ形成方法の重要段階を断面図によって説明する工程
図である。
【図４】 本発明の一実施形態によるＦＲＡＭのキャパ
シタ形成方法の重要段階を断面図によって説明する工程
図である。
シタ形成方法の重要段階を断面図によって説明する工程
図である。
【図５】 本発明の一実施形態によるＦＲＡＭのキャパ
シタ形成方法の重要段階を断面図によって説明する工程
図である。
シタ形成方法の重要段階を断面図によって説明する工程
図である。
【図６】 本発明の一実施形態によるＦＲＡＭのキャパ
シタ形成方法の重要段階を断面図によって説明する工程
図である。
シタ形成方法の重要段階を断面図によって説明する工程
図である。
【図７】 本発明の別の実施形態でのいくつ重要段階を
断面図によって説明する工程図である。
断面図によって説明する工程図である。
【図８】 本発明の別の実施形態でのいくつ重要段階を
断面図によって説明する工程図である。
断面図によって説明する工程図である。
【図９】 本発明の別の実施形態でのいくつ重要段階を
断面図によって説明する工程図である。
断面図によって説明する工程図である。
【図１０】 本発明の別の実施形態でのいくつ重要段階
を断面図によって説明する工程図である。
を断面図によって説明する工程図である。
１１・・・層間絶縁膜
１３・・・コンタクトプラグ
１５・・・取り付け補助膜
１７・・・下部電極パターン
１９・・・酸化防止膜
２１・・・平坦化補助膜
２３・・・シード層
２７・・・強誘電性物質膜
１９１・・・酸化防止膜パターン
１９２・・・残留酸化防止膜
２１１・・・残留平坦化補助膜
２３１・・・残留反応防止膜
２３２・・・残留シード層
２５１・・・残留強誘電膜
２５２・・・強誘電性物質膜
Claims (34)
- 【請求項１】 半導体基板上に少なくとも二つ形成され
る下部電極パターン、 前記下部電極パターンの間の空間を満たす平坦化用強誘
電膜および少なくとも前記平坦化用強誘電膜と前記下部
電極パターンの上面に形成されるキャパシタ用強誘電膜
を含む強誘電体メモリ装置。 - 【請求項２】 前記下部電極パターンの間の空間を満た
す前記平坦化用強誘電膜の上部表面は前記下部電極パタ
ーンの上部表面と実質的に整列されていることを特徴と
する請求項１に記載の強誘電体メモリ装置。 - 【請求項３】 前記下部電極パターンおよび前記基板
と、前記平坦化用強誘電膜との間に、前記平坦化用強誘
電膜の強誘電性の構造形成のためのシード層がさらに備
えられることを特徴とする請求項１に記載の強誘電体メ
モリ装置。 - 【請求項４】 前記シード層と前記基板との間に平坦化
補助膜がさらに備えられて前記空間の一部を満たすこと
を特徴とする請求項３に記載の強誘電体メモリ装置。 - 【請求項５】 前記シード層は、前記平坦化用強誘電膜
と前記平坦化補助膜との間の反応防止膜の役割を兼ねる
ことを特徴とする請求項４に記載の強誘電体メモリ装
置。 - 【請求項６】 前記平坦化補助膜は、シリコン酸化膜か
らなり、 前記強誘電膜は、ＰＺＴ[Ｐｂ（Ｚｉ、Ｔｉ）Ｏ３]から
なることを特徴とする請求項４に記載の強誘電体メモリ
装置。 - 【請求項７】 前記シード層は、ＴｉＯ２またはＳｒＲ
ｕＯ３からなることを特徴とする請求項３に記載の強誘
電体メモリ装置。 - 【請求項８】 前記シード層と前記基板との間に酸化防
止膜をさらに備えることを特徴とする請求項３に記載の
強誘電体メモリ装置。 - 【請求項９】 前記下部電極パターンと前記平坦化用強
誘電膜との間に酸化防止膜をさらに備えることを特徴と
する請求項１に記載の強誘電体メモリ装置。 - 【請求項１０】 前記酸化防止膜はＡｌ２Ｏ３、ＴｉＯ
２、ＺｒＯ２、ＣｅＯ２のうち、一つで形成されること
を特徴とする請求項９に記載の強誘電体メモリ装置。 - 【請求項１１】 前記基板と前記下部電極パターンとの
間に前記下部電極パターンの前記基板に対する取り付け
性を高めるために取り付け補助膜パターンがさらに備え
られることを特徴とする請求項１から請求項１０のいず
れか１項に記載の強誘電体メモリ装置。 - 【請求項１２】 前記取り付け補助膜パターンはチタ
ン、タンタル、イリジウム、ルテニウム、タングステ
ン、これら金属窒素化合物、これら金属化合物のうち、
一つで形成されることを特徴とする請求項１１に記載の
強誘電体メモリ装置。 - 【請求項１３】 前記平坦化用強誘電膜と前記キャパシ
タ用強誘電膜は各々ＰＺＴ[Ｐｂ（Ｚｉ、Ｔｉ）Ｏ３]、
ＰｂＴｉＯ３、ＰｂＺｒＯ３、ランタンがドーピングさ
れたＰＺＴ[（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ３]、Ｐｂ
Ｏ、ＳｒＴｉＯ３、ＢａＴｉＯ３、ＢＳＴ[（Ｂａ、Ｓ
ｒ）ＴｉＯ３]、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、Ｂ
ｉ４Ｔｉ３Ｏ１２のうちいずれか一つで形成されること
を特徴とする請求項１に記載の強誘電体メモリ装置。 - 【請求項１４】 前記下部電極パターンは白金、ルテニ
ウム、イリジウム、ロジウム、オスミウム、パラジウ
ム、または、これら物質の組み合せのうちいずれか一つ
で形成されることを特徴とする請求項１に記載の強誘電
体メモリ装置。 - 【請求項１５】 半導体基板上に形成される層間絶縁
膜、 前記層間絶縁膜を貫通するように形成される少なくとも
二つのコンタクトプラグ、 前記コンタクトプラグと各々接続されるように前記層間
絶縁膜上に形成される少なくとも二つの下部電極パター
ン、 前記下部電極パターンの間の空間を満たす平坦化用強誘
電膜と、 前記下部電極パターンおよび前記層間絶縁膜と、前記平
坦化用強誘電膜との間に介されるシード層、 少なくとも前記平坦化用強誘電膜と前記下部電極パター
ンの上面に平坦に形成されるキャパシタ用強誘電膜を含
む強誘電体メモリ装置。 - 【請求項１６】 前記キャパシタ用強誘電膜上に、そし
て少なくとも二つの前記下部電極パターン上に共通に形
成されるキャパシタ上部電極パターンをさらに含むこと
を特徴とする請求項１５に記載の強誘電体メモリ装置。 - 【請求項１７】 前記シード層と前記層間絶縁膜との間
に前記空間の一部を満たすように平坦化補助膜がさらに
備えられ、 前記平坦化補助膜と前記層間絶縁膜および前記下部電極
パターン側壁の一部の間には酸化防止膜をさらに含むこ
とを特徴とする請求項１５に記載の強誘電体メモリ装
置。 - 【請求項１８】 半導体基板上に少なくとも二つの下部
電極パターンを形成する段階、 前記下部電極パターンの間の空間に平坦化用強誘電性物
質膜を形成する段階、および少なくとも前記平坦化用強
誘電性物質膜と前記下部電極パターンの上面にキャパシ
タ用強誘電性物質膜を形成する段階を含むことを特徴と
する強誘電体メモリ装置形成方法。 - 【請求項１９】 前記平坦化用強誘電性物質膜を形成す
る段階において、 前記下部電極パターンの上部表面と前記平坦化用強誘電
性物質膜の上部表面は実質的に整列されるように形成す
ることを特徴とする請求項１８に記載の強誘電性メモリ
装置形成方法。 - 【請求項２０】 前記平坦化用強誘電性物質膜を形成す
る段階は、 前記下部電極パターンが形成された基板に強誘電性物質
を積層して前記下部電極パターンの間の空間を満たす段
階と、 前記下部電極パターンの上面が露出されるように積層さ
れた前記強誘電性物質に対する平坦化エッチングを実施
する段階とを含むことを特徴とする請求項１８に記載の
強誘電体メモリ装置。 - 【請求項２１】 前記下部電極パターンを形成する段階
と前記平坦化用強誘電性物質膜を形成する段階との間
に、 前記下部電極パターンが形成された基板に平坦化補助膜
を積層して前記下部電極パターンの間の空間を満たす段
階と、 前記下部電極パターンの上側の表面が露出されるように
前記平坦化補助膜をエッチングして前記空間の一部に前
記平坦化補助膜を残留させる段階とを含むことを特徴と
する請求項１８に記載の強誘電体メモリ装置形成方法。 - 【請求項２２】 前記強誘電性物質膜を形成する段階の
前に、前記下部電極パターンが形成された基板の全面に
シード層を形成する段階をさらに含むことを特徴とする
請求項１８に記載の強誘電体メモリ装置形成方法。 - 【請求項２３】 前記シード層を形成する段階は、 前記基板と前記下部電極パターン上にシード層を蒸着す
る段階、および前記シード層を前記基板の下部電極パタ
ーンの表面が露出されるまでエッチングする段階を含む
ことを特徴とする請求項２２に記載の強誘電体メモリ装
置形成方法。 - 【請求項２４】 前記下部電極パターンを形成する段階
に次いで、酸化防止膜を基板全面に形成する段階を含む
ことを特徴とする請求項１８に記載の強誘電体メモリ装
置形成方法。 - 【請求項２５】 半導体基板上に少なくとも二つのコン
タクトプラグにより貫通される層間絶縁膜を形成する段
階、 前記層間絶縁膜上に前記コンタクトプラグ各々と連結さ
れる少なくとも二つの下部電極パターンを形成する段
階、 前記下部電極パターン上にシード層を前記基板の全面に
わたって形成する段階、 前記下部電極パターン上に強誘電性物質を一次積層して
前記下部電極パターンの間の空間を満たす平坦化用強誘
電性物質膜を形成する段階、 前記下部電極パターンの間の空間が強誘電性物質で満た
された半導体基板を前記下部電極パターンの上面が露出
されるように平坦化エッチングする段階、および上面が
露出された前記下部電極パターン上に強誘電性物質を二
次積層してキャパシタ用強誘電性物質膜を形成する段階
を含むことを特徴とする強誘電体メモリ装置形成方法。 - 【請求項２６】 前記下部電極パターンを形成する段階
と前記シード層を形成する段階との間に、 前記下部電極パターンが形成された基板に平坦化補助膜
を積層して前記下部電極パターンの間の空間を満たす段
階と、 前記下部電極パターンの上側の表面が露出されるように
前記平坦化補助膜をエッチングし、前記空間の一部に前
記平坦化補助膜を残留させる段階とを含むことを特徴と
する請求項２５に記載の強誘電体メモリ装置形成方法。 - 【請求項２７】 前記下部電極パターンを形成した後、
平坦化補助膜を積層する前に酸化防止膜を基板の全般に
わたって積層する段階がさらに備えられ、 前記平坦化補助膜をエッチングする時、前記酸化防止膜
を前記下部電極パターンの上面で除去することを特徴と
する請求項２５に記載の強誘電体メモリ装置形成方法。 - 【請求項２８】 前記下部電極パターン上にシード層を
前記基板の全面にわたって形成する段階に次いで、前記
シード層を平坦化エッチングして前記下部電極パターン
の上面を露出する段階がさらに備えられることを特徴と
する請求項２５に記載の強誘電体メモリ装置形成方法。 - 【請求項２９】 前記平坦化用強誘電性物質膜はＳＯＬ
−ＧＥＬ変換法を用いて形成することを特徴とする請求
項２５に記載の強誘電体キャパシタを有するメモリ装置
形成方法。 - 【請求項３０】 前記平坦化用強誘電性物質膜と前記キ
ャパシタ用強誘電性物質膜を同一の物質で形成すること
を特徴とする請求項２５に記載の強誘電体キャパシタを
有するメモリ装置形成方法。 - 【請求項３１】 半導体基板上に少なくとも二つのコン
タクトプラグにより貫通される層間絶縁膜を形成する段
階、 前記層間絶縁膜上に導電膜を積層する段階、 前記導電膜をパターニングして前記コンタクトプラグ各
々と連結される少なくとも二つの下部電極パターンを形
成する段階、 前記下部電極パターンおよび前記層間絶縁膜上にシード
層を前記基板の全面にわたって積層する段階、 前記シード層上に強誘電性物質を一次積層して前記下部
電極パターンの間の空間を満たす段階、 前記下部電極パターンの上面が露出されるように少なく
とも一次積層された前記強誘電性物質、前記シード層お
よび前記酸化防止膜に対する平坦化エッチングを実施し
て平坦化用強誘電性物質を形成する段階、 上面が露出された前記下部電極パターンおよび前記平坦
化用強誘電性物質膜上に強誘電性物質を二次積層してキ
ャパシタ用強誘電性物質膜を形成する段階、 基板に積層された全ての強誘電性物質膜が強誘電性構造
を有するように熱処理して強誘電膜を形成する段階、お
よび前記キャパシタの上部電極を形成する段階を含むこ
とを特徴とする強誘電体メモリ装置形成方法。 - 【請求項３２】 前記導電膜を形成する前に、取り付け
補助膜を形成する段階が備えられ、 前記取り付け補助膜は前記導電膜をパターニングする
時、連続的にパターニングされることを特徴とする請求
項３１に記載の強誘電体メモリ装置形成方法。 - 【請求項３３】 前記下部電極パターンを積層して前記
シード層を積層する前に平坦化補助膜を基板の全般にわ
たって積層する段階、および前記下部電極パターンの上
側の表面が露出されるように平坦化補助膜をエッチング
する段階がさらに備えられることを特徴とする請求項３
１に記載の強誘電体メモリ装置。 - 【請求項３４】 前記強誘電性物質に対する熱処理は、
酸化雰囲気で５５０℃以上の高温で実施することを特徴
する請求項３１に記載の強誘電体メモリ装置形成方法。
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