KR20000026260A - D flip-flop circuit - Google Patents
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Abstract
Description
본 발명은 로직 회로에 관한 것으로, 좀 더 구체적으로는 단순화된 디-플립플롭에 관한 것이다.FIELD OF THE INVENTION The present invention relates to logic circuits, and more particularly to simplified de-flipflops.
도 1은 종래 기술에 따른 디-플립플롭 회로를 보여주는 회로도이다.1 is a circuit diagram showing a de-flip-flop circuit according to the prior art.
도 1을 참조하면, 종래의 디-플립플립(D flip-flop) 회로는 9 개의 인버터들(10, 12, 14, 16, 18, 20, 28, 30, 32, 34)과 4 개의 전송 게이트들(16, 18, 24, 26)로 구성되어 있다.Referring to FIG. 1, a conventional D flip-flop circuit includes nine inverters 10, 12, 14, 16, 18, 20, 28, 30, 32, 34 and four transfer gates. Fields 16, 18, 24, and 26.
상기 인버터(10)의 입력 단자는 클럭 신호(CK)와 연결되고 출력 단자는 상기 인버터(14)의 입력 단자와 연결된다. 상기 인버터(12)의 입력 단자는 입력 신호(D)와 연결되고 출력 단자는 전송 게이트(16)의 드레인과 연결된다. 상기 전송 게이트(16)는 한 개의 PMOS 트랜지스터(40)와 한 개의 NMOS 트랜지스터(42)로 구성되며, 상기 트랜지스터(40)의 게이트는 상기 인버터(14)의 출력 단자와 연결되고, 상기 트랜지스터(42)의 게이트는 상기 인버터(10)의 출력 단자와 연결된다.An input terminal of the inverter 10 is connected with a clock signal CK and an output terminal is connected with an input terminal of the inverter 14. The input terminal of the inverter 12 is connected with the input signal D and the output terminal is connected with the drain of the transmission gate 16. The transfer gate 16 is composed of one PMOS transistor 40 and one NMOS transistor 42, the gate of the transistor 40 being connected to the output terminal of the inverter 14, the transistor 42 ) Is connected to the output terminal of the inverter (10).
또한, 전송 게이트(18)는 한 개의 PMOS 트랜지스터(44)와 한 개의 NMOS 트랜지스터(46)로 구성되며, 상기 트랜지스터(44)의 게이트는 상기 인버터(10)의 출력 단자와 연결되고, 상기 트랜지스터(46)의 게이트는 상기 인버터(14)의 출력 단자와 연결된다. 상기 인버터(20)의 입력 단자는 상기 전송 게이트(16)의 출력 단자와 연결된다. 상기 인버터(22)의 입력 단자는 상기 인버터(20)의 출력 단자와 연결되고, 출력 단자는 상기 전송 게이트(18)의 입력 단자와 연결된다.In addition, the transfer gate 18 is composed of one PMOS transistor 44 and one NMOS transistor 46, the gate of the transistor 44 is connected to the output terminal of the inverter 10, the transistor ( The gate of 46 is connected to the output terminal of the inverter 14. An input terminal of the inverter 20 is connected to an output terminal of the transmission gate 16. The input terminal of the inverter 22 is connected to the output terminal of the inverter 20, and the output terminal is connected to the input terminal of the transmission gate 18.
상기 전송 게이트(24)는 한 개의 NMOS 트랜지스터(48)와 한 개의 PMOS 트랜지스터(50)로 구성되며, 상기 트랜지스터(48)의 게이트는 상기 인버터(14)의 출력 단자와 연결되고, 상기 트랜지스터(50)의 게이트는 상기 인버터(10)의 출력 단자와 연결된다. 상기 전송 게이트(26)는 한 개의 NMOS 트랜지스터(52)와 한 개의 PMOS 트랜지스터(54)로 구성되며, 상기 트랜지스터(528)의 게이트는 상기 인버터(10)의 출력 단자와 연결되고, 상기 트랜지스터(54)의 게이트는 상기 인버터(14)의 출력 단자와 연결된다.The transfer gate 24 is composed of one NMOS transistor 48 and one PMOS transistor 50, the gate of the transistor 48 being connected to the output terminal of the inverter 14, the transistor 50 ) Is connected to the output terminal of the inverter (10). The transfer gate 26 is composed of one NMOS transistor 52 and one PMOS transistor 54, the gate of the transistor 528 is connected to the output terminal of the inverter 10, the transistor 54 ) Is connected to the output terminal of the inverter (14).
상기 인버터(28) 및 인버터(32)는 상기 전송 게이트(24)의 출력 단자와 디-플립플롭의 출력 단자(Q)에 직렬로 연결되어 있다. 상기 인버터(34)는 상기 전송 게이트(26)의 출력 단자와 상기 디-플립플롭의 출력 단자(/Q) 사이에 연결된다. 상기 인버터(30)의 입력 단자는 상기 인버터(28) 및 인버터(32)의 전류 연결 통로와 연결되고, 출력 단자는 상기 전송 게이트(26) 및 상기 인버터(34)의 전류 연결 통로와 연결되어 있다.The inverter 28 and the inverter 32 are connected in series with the output terminal of the transfer gate 24 and the output terminal Q of the de-flip flop. The inverter 34 is connected between the output terminal of the transfer gate 26 and the output terminal / Q of the de-flip flop. The input terminal of the inverter 30 is connected to the current connection passages of the inverter 28 and the inverter 32, and the output terminal is connected to the current connection passage of the transmission gate 26 and the inverter 34. .
잘 알려진 바와 같이, 인버터는 하나의 PMOS 트랜지스터와 하나의 NMOS 트랜지스터로 구성되며, 상기 전송 게이트도 하나의 PMOS 트랜지스터와 하나의 NMOS 트랜지스터로 구성된다. 따라서, 상기 디-플립플롭 회로는 모두 13 개의 PMOS 트랜지스터와 13 개의 NMOS 트랜지스터로 구성되어 있다. 즉, 상기 디-플립플롭 회로는 모두 26 개의 트랜지스터들로 구성되어 있다.As is well known, an inverter consists of one PMOS transistor and one NMOS transistor, and the transfer gate also consists of one PMOS transistor and one NMOS transistor. Thus, the de-flip-flop circuit is composed of all 13 PMOS transistors and 13 NMOS transistors. In other words, the de-flip-flop circuit consists of 26 transistors.
최소의 면적에 최대의 셀을 집적화하는 것은 생산 단가 절감에 상당한 영향을 준다. 다시 말하면, 같은 기능을 수행하는 셀의 사이즈가 감소한다면 같은 게이트 수로 더 많은 기능을 수행하는 로직 회로를 구현할 수 있다. 특히, QLM(4차 메탈) 이상의 공정을 사용하는 경우, 칩 이용률이 90% 이상이기 때문에 셀 사이즈의 감소는 칩 사이즈의 감소를 의미한다.Integrating the largest cells in the smallest area has a significant impact on production cost savings. In other words, if a cell having the same function is reduced in size, a logic circuit that performs more functions with the same number of gates may be implemented. In particular, when using a QLM (quaternary metal) or higher process, since the chip utilization is 90% or more, a decrease in cell size means a decrease in chip size.
따라서, 본 발명의 목적은 소형화된 새로운 구조의 디-플립플롭을 제공하는데 있다.Accordingly, it is an object of the present invention to provide a de-flop of a new miniaturized structure.
도 1은 종래 기술에 따른 디-플립플롭 회로를 보여주는 회로도;1 is a circuit diagram showing a de-flip-flop circuit according to the prior art;
도 2는 본 발명의 바람직한 실시예에 따른 디-플립플롭 회로의 구성을 보여주는 회로도;2 is a circuit diagram showing a configuration of a de-flip-flop circuit according to a preferred embodiment of the present invention;
도 3은 도 2에 도시된 디-플립플롭 회로의 동작을 시뮬레이션한 결과를 보여주는 파형도; 그리고3 is a waveform diagram showing a result of simulating the operation of the de-flip-flop circuit shown in FIG. And
도 4는 도 2에 도시된 디-플립플롭 회로가 동작할 때 전원 전압(VDD)에서 발생하는 전류를 보여주는 파형도이다.FIG. 4 is a waveform diagram showing a current generated in a power supply voltage VDD when the de-flip-flop circuit shown in FIG. 2 operates.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
10 ~ 20, 28, 30 ~ 34, 100, 102, 120 ~ 128 : 인버터10 to 20, 28, 30 to 34, 100, 102, 120 to 128: Inverter
16, 18, 24, 26 : 전송 게이트16, 18, 24, 26: transmission gate
104, 106, 108, 110, 112, 114, 116, 118 : NMOS 트랜지스터104, 106, 108, 110, 112, 114, 116, 118: NMOS transistors
150, 170 : 스위칭 회로150, 170: switching circuit
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 디-플립플롭 회로는: 클럭 신호를 반전시키는 제 1 인버터와; 상기 반전된 클럭 신호를 반전시키는 제 2 인버터와; 제 1 및 제 2 단자를 갖는 래치 수단과; 상기 래치 수단의 제 1 단자와 접지 전압 사이에 연결되고, 입력 신호와 상기 제 2 인버터의 출력 신호에 의해 상기 래치 수단의 제 1 단자를 스위칭 하는 제 1 스위칭 수단과; 상기 입력 신호를 반전시키는 제 3 인버터와; 상기 래치 수단의 제 2 단자와 접지 전압 사이에 연결되고, 상기 제 1 인버터 및 상기 제 3 인버터의 출력 신호에 의해 상기 래치 수단의 제 2 단자를 스위칭 하는 제 2 스위칭 수단과; 상기 래치 수단의 제 1 단자와 연결된 입력단과 출력단을 갖는 제 4 인버터 및; 상기 래치 수단의 제 2 단자와 연결된 입력단과 출력단을 갖는 제 5 인버터를 포함한다.According to a feature of the invention for achieving the object of the invention as described above, the de-flip-flop circuit comprises: a first inverter for inverting a clock signal; A second inverter for inverting the inverted clock signal; Latch means having first and second terminals; First switching means connected between a first terminal of the latch means and a ground voltage and switching the first terminal of the latch means by an input signal and an output signal of the second inverter; A third inverter for inverting the input signal; Second switching means connected between the second terminal of the latch means and a ground voltage and switching the second terminal of the latch means by an output signal of the first inverter and the third inverter; A fourth inverter having an input terminal and an output terminal connected to the first terminal of the latch means; And a fifth inverter having an input terminal and an output terminal connected to the second terminal of the latch means.
바람직한 실시예에 있어서, 상기 제 1 스위칭 수단은 상기 입력 신호와 연결된 제 1 전류 전극, 상기 제 1 인버터의 출력단에 연결된 게이트 및 제 2 전류 전극을 갖는 제 1 NMOS 트랜지스터와; 상기 제 1 트랜지스터의 제 2 전류 전극과 연결된 제 1 전류 전극, 게이트 및 상기 접지 전압과 연결된 제 2 전류 전극을 갖는 제 2 NMOS 트랜지스터와; 상기 제 2 트랜지스터의 게이트와 연결된 제 1 전류 전극, 상기 제 1 트랜지스터의 제 2 전류 전극과 연결된 게이트, 상기 접지 전압과 연결된 제 2 전류 전극을 갖는 제 3 NMOS 트랜지스터 및; 상기 제 3 트랜지스터의 제 1 전류 전극과 연결된 제 1 전류 전극, 상기 제 2 인버터의 출력단과 연결된 게이트, 상기 래치 수단의 제 1 단자와 연결된 제 2 전류 전극을 갖는 제 4 NMOS 트랜지스터를 포함한다.In a preferred embodiment, the first switching means comprises: a first NMOS transistor having a first current electrode connected to the input signal, a gate connected to an output terminal of the first inverter, and a second current electrode; A second NMOS transistor having a first current electrode connected to a second current electrode of the first transistor, a gate and a second current electrode connected to the ground voltage; A third NMOS transistor having a first current electrode connected to the gate of the second transistor, a gate connected to the second current electrode of the first transistor, and a second current electrode connected to the ground voltage; And a fourth NMOS transistor having a first current electrode connected to the first current electrode of the third transistor, a gate connected to the output terminal of the second inverter, and a second current electrode connected to the first terminal of the latching means.
바람직한 실시예에 있어서, 상기 제 2 스위칭 수단은 상기 제 3 인버터의 출력단과 연결된 제 1 전류 전극, 상기 제 1 인버터의 출력 단자에 연결된 게이트 및 제 2 전류 전극을 갖는 제 1 NMOS 트랜지스터와; 상기 제 1 트랜지스터의 제 2 전류 전극과 연결된 제 1 전류 전극, 게이트 및 상기 접지 전압과 연결된 제 2 전류 전극을 갖는 제 2 NMOS 트랜지스터와; 상기 제 2 트랜지스터의 게이트와 연결된 제 1 전류 전극, 상기 제 1 트랜지스터의 제 2 전류 전극과 연결된 게이트, 상기 접지 전압과 연결된 제 2 전류 전극을 갖는 제 3 NMOS 트랜지스터 및; 상기 제 3 트랜지스터의 제 1 전류 전극과 연결된 제 1 전류 전극, 상기 제 2 인버터의 출력단과 연결된 게이트, 상기 래치 수단의 제 2 단자와 연결된 제 2 전류 전극을 갖는 제 4 NMOS 트랜지스터를 포함한다.In a preferred embodiment, the second switching means comprises: a first NMOS transistor having a first current electrode connected to an output terminal of the third inverter, a gate connected to an output terminal of the first inverter, and a second current electrode; A second NMOS transistor having a first current electrode connected to a second current electrode of the first transistor, a gate and a second current electrode connected to the ground voltage; A third NMOS transistor having a first current electrode connected to the gate of the second transistor, a gate connected to the second current electrode of the first transistor, and a second current electrode connected to the ground voltage; And a fourth NMOS transistor having a first current electrode connected to a first current electrode of the third transistor, a gate connected to an output terminal of the second inverter, and a second current electrode connected to a second terminal of the latch means.
바람직한 실시예에 있어서, 상기 래치 수단은 상기 제 1 단자와 연결된 입력단과 상기 제 2 단자와 연결된 출력단을 갖는 제 1 인버터와; 상기 제 1 단자와 연결된 출력단과 상기 제 2 단자와 연결된 입력단을 갖는 제 2 인버터를 포함한다.In a preferred embodiment, the latch means comprises: a first inverter having an input connected to the first terminal and an output connected to the second terminal; And a second inverter having an output terminal connected to the first terminal and an input terminal connected to the second terminal.
(작용)(Action)
이와 같은 장치에 의해서, 소형화된 새로운 구조의 디-플립플롭 회로를 구현할 수 있다.By such a device, a miniaturized new de-flip-flop circuit can be realized.
(실시예)(Example)
이하 본 발명에 따른 실시예를 첨부된 도면 도 2 내지 도 4를 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to FIGS. 2 to 4.
다음의 설명에서는 본 발명의 보다 철저한 이해를 제공하기 위해 특정한 상세들이 예를 들어 한정되고 자세하게 설명된다. 그러나, 당해 기술분야에 통상의 지식을 가진 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 상기한 설명에 의해서만 실시될 수 있을 것이다.In the following description, specific details are set forth in detail, for example, in order to provide a more thorough understanding of the present invention. However, for those skilled in the art, the present invention may be practiced only by the above description without these details.
도 2는 본 발명의 바람직한 실시예에 따른 디-플립플롭 회로의 구성을 보여주는 회로도이다.2 is a circuit diagram showing the configuration of a de-flip-flop circuit according to a preferred embodiment of the present invention.
도 2를 참조하면, 상기 디-플립플롭은 5 개의 인버터(100, 102, 120, 126, 128)와 제 1 및 제 2 스위칭 회로(150, 170) 및 래치 회로(160)를 포함한다. 상기 인버터(100)는 클럭 신호(CK)를 반전하고, 상기 인버터(102)는 상기 인버터(100)로부터 출력되는 신호를 반전한다. 상기 인버터(120)는 입력 신호(D)를 반전한다.Referring to FIG. 2, the de-flip flop includes five inverters 100, 102, 120, 126, and 128, first and second switching circuits 150 and 170, and a latch circuit 160. The inverter 100 inverts the clock signal CK, and the inverter 102 inverts the signal output from the inverter 100. The inverter 120 inverts the input signal D.
상기 제 1 스위칭 회로(150)는 4 개의 NMOS 트랜지스터들(104, 106, 108, 110)로 구성된다. 상기 트랜지스터(104)의 드레인은 입력 신호(D)와 연결되고 게이트는 상기 인버터(100)의 출력단에 연결된다. 상기 트랜지스터(106)의 드레인은 상기 트랜지스터(104)의 소스와 연결되고, 소스는 접지 전압과 연결된다. 상기 트랜지스터(108)의 게이트는 상기 트랜지스터(106)의 드레인과 연결되고, 소스는 상기 접지 전압과 연결된다. 상기 트랜지스터(110)는 상기 트랜지스터(108)의 드레인과 연결된 드레인, 상기 래치 회로(160)의 제 1 단자(140)와 연결된 소스 그리고 상기 인버터(102)의 출력단과 연결된 게이트를 갖는다.The first switching circuit 150 is composed of four NMOS transistors 104, 106, 108, and 110. A drain of the transistor 104 is connected to an input signal D and a gate is connected to an output terminal of the inverter 100. The drain of the transistor 106 is connected to the source of the transistor 104, the source is connected to the ground voltage. The gate of the transistor 108 is connected to the drain of the transistor 106 and the source is connected to the ground voltage. The transistor 110 has a drain connected to the drain of the transistor 108, a source connected to the first terminal 140 of the latch circuit 160, and a gate connected to an output terminal of the inverter 102.
상기 제 2 스위칭 회로(170)는 4 개의 NMOS 트랜지스터들(112, 114, 116, 118)로 구성된다. 상기 트랜지스터(118)의 드레인은 상기 인버터(120)의 출력단과 연결되고 게이트는 상기 인버터(100)의 출력단에 연결된다. 상기 트랜지스터(116)의 드레인은 상기 트랜지스터(118)의 소스와 연결되고, 소스는 접지 전압과 연결된다. 상기 트랜지스터(114)의 게이트는 상기 트랜지스터(116)의 드레인과 연결되고, 소스는 상기 접지 전압과 연결된다. 상기 트랜지스터(112)는 상기 트랜지스터(114)의 드레인과 연결된 드레인, 상기 래치 회로(160)의 제 2 단자(142)와 연결된 소스 그리고 상기 인버터(102)의 출력단과 연결된 게이트를 갖는다.The second switching circuit 170 is composed of four NMOS transistors 112, 114, 116, and 118. The drain of the transistor 118 is connected to the output terminal of the inverter 120 and the gate is connected to the output terminal of the inverter 100. The drain of the transistor 116 is connected to the source of the transistor 118, the source is connected to the ground voltage. The gate of the transistor 114 is connected to the drain of the transistor 116 and the source is connected to the ground voltage. The transistor 112 has a drain connected to the drain of the transistor 114, a source connected to the second terminal 142 of the latch circuit 160, and a gate connected to an output terminal of the inverter 102.
상기 래치 회로(160)는 두 개의 인버터들(122, 124)을 구비한다. 상기 인버터(122)의 입력단은 제 2 단자(142)와 연결되고, 출력단은 제 1 단자(140)와 연결된다. 상기 인버터(124)의 입력단은 상기 제 1 단자(124)와 연결되고, 출력단은 제 2 단자(142)와 연결된다.The latch circuit 160 includes two inverters 122 and 124. The input terminal of the inverter 122 is connected to the second terminal 142 and the output terminal is connected to the first terminal 140. The input terminal of the inverter 124 is connected to the first terminal 124, and the output terminal is connected to the second terminal 142.
상기 인버터(126)는 상기 래치 회로(160)의 제 1 단자(140)와 연결된 입력단과 상기 디-플립플롭의 제 1 출력 단자(Q)와 연결된 출력단을 갖는다. 상기 인버터(128)는 상기 래치 회로(160)의 제 2 단자(142)와 연결된 입력단과 상기 디-플립플롭의 제 2 출력 단자(/Q)와 연결된 출력단을 갖는다.The inverter 126 has an input terminal connected to the first terminal 140 of the latch circuit 160 and an output terminal connected to the first output terminal Q of the de-flip flop. The inverter 128 has an input terminal connected to the second terminal 142 of the latch circuit 160 and an output terminal connected to the second output terminal / Q of the de-flip flop.
계속해서 도 2를 참조하여, 본 발명의 바람직한 실시예에 따른 디-플립플롭의 동작을 설명한다.2, the operation of the de-flip flop according to the preferred embodiment of the present invention will be described.
도 2를 참조하면, 상기 디-플립플롭은 상기 클럭 신호(CK)가 로우 레벨(논리 '0')일 때 트랜지스터(104) 및 (118)가 온됨으로써, 입력 신호(D)는 상기 트랜지스터(104)를 통해 노드(130)에 전달되고, 인버터(120)를 통해 반전된 입력 신호(/D)는 상기 트랜지스터(118)를 통해 노드(134)로 전달된다. 이 때, 클럭 신호(CK)가 하이 레벨이 되면, 노드(132) 및 노드(136)의 신호 가운데 로우 레벨의 신호가 래치 회로(160)의 제 1 단자(140) 및 제 2 단자(142)로 전달되어 출력 신호(Q)가 입력 신호(D)와 동일하게 된다. 이 때, 클럭 신호(CK)에 의해 트랜지스터(104) 및 (118)가 오프됨으로써 입력 신호(D)는 디-플립플롭 회로로 입력되지 않는다.Referring to FIG. 2, the de-flip-flop turns on the transistors 104 and 118 when the clock signal CK is at a low level (logical '0'), so that the input signal D is connected to the transistor ( The input signal / D, which is transmitted to the node 130 through the 104 and inverted through the inverter 120, is transmitted to the node 134 through the transistor 118. At this time, when the clock signal CK becomes high, the low level signal among the signals of the node 132 and the node 136 becomes the first terminal 140 and the second terminal 142 of the latch circuit 160. The output signal Q is equal to the input signal D. At this time, the transistors 104 and 118 are turned off by the clock signal CK so that the input signal D is not input to the de-flip-flop circuit.
상기 트랜지스터(106) 및 (116)은 상기 트랜지스터(104) 및 트랜지스터(118)가 오프되었을 때 노드(130) 및 노드(134)가 플로팅(floating)되는 상태를 제거하기 위하여 노드(132) 및 노드(136)의 신호를 피드백(feedback)하는 트랜지스터이다. 상기 트랜지스터(106) 및 트랜지스터(116)는 상기 트랜지스터(104)에 비하여 약 1/3 이상 작은 크기의 트랜지스터로 구현된다.The transistors 106 and 116 are nodes 132 and nodes to eliminate the state in which the nodes 130 and 134 float when the transistors 104 and 118 are off. A transistor that feeds back the signal of 136. The transistor 106 and the transistor 116 are implemented as a transistor having a size of about one third or more smaller than the transistor 104.
NMOS 트랜지스터의 특성 가운데 하이 레벨 신호를 저하시키는(degrade) 특성이 잇다. 그러나, 본 발명에 따른 디-플립플롭 회로에는 모든 삼상태 제어 로직(tri-state control logic)들이 NMOS 트랜지스터로만 구성되기 때문에 저하된 하이 레벨 신호가 발생하더라도 큰 문제가 발생되지 않는다. 저하된 신호가 발생되는 노드는 입력 신호(D)와 반전된 입력 신호(/D)가 하나의 NMOS 트랜지스터를 통과한 노드(132, 134)이다. 그러나, 상기 두 노드는 모두 NMOS 트랜지스터로만 입력되고 있다. 따라서, 저하된 하이 레벨 신호에 의하여 발생할 수 있는 정적 전류(static current)는 존재하지 않게 된다.Among the characteristics of NMOS transistors, there is a characteristic of degrading a high level signal. However, in the de-flip-flop circuit according to the present invention, since all tri-state control logics are composed only of NMOS transistors, even if a degraded high level signal is generated, no big problem occurs. The nodes where the degraded signal is generated are nodes 132 and 134 through which the input signal D and the inverted input signal / D pass through one NMOS transistor. However, both nodes are only input to the NMOS transistor. Thus, there is no static current that may be caused by the degraded high level signal.
도 3은 도 2에 도시된 디-플립플롭 회로의 동작을 시뮬레이션한 결과를 보여주는 파형도이다. 도 3에 도시된 바와 같이, 상기 디-플립플롭 회로는 종래의 디-플립플롭 회로와 동일한 동작을 수행함을 알 수 있다.FIG. 3 is a waveform diagram showing a result of simulating the operation of the de-flip-flop circuit shown in FIG. 2. As shown in FIG. 3, it can be seen that the de-flip-flop circuit performs the same operation as the conventional de-flip-flop circuit.
도 4는 도 2에 도시된 디-플립플롭 회로가 동작할 때 전원 전압(VDD)에서 발생하는 전류를 보여주는 파형도이다. 도 4에 도시된 바와 같이, 디-플립플롭 회로가 동작할 때 이외의 정적(static) 상태에서는 전류가 생성되지 않음을 볼 수 있다.FIG. 4 is a waveform diagram showing a current generated in a power supply voltage VDD when the de-flip-flop circuit shown in FIG. 2 operates. As shown in FIG. 4, it can be seen that no current is generated in a static state other than when the de-flip-flop circuit is operating.
상술한 바와 같이, 본 발명의 디-플립플롭 회로는 종래의 포지티브 에지-트리거 디-플립플롭(positive edge-triggered D flip-flop) 회로와 동일한 동작을 수행하면서도 트랜지스터 개수가 26 개에서 22 개로 4 개가 감소하였고, 2 개의 트랜지스터는 소형 트랜지스터로 구현될 수 있으므로 회로의 레이아웃이 줄어드는 효과가 있다.As described above, the de-flip-flop circuit of the present invention performs the same operation as the conventional positive edge-triggered D flip-flop circuit, while the number of transistors is 26 to 22 4 The number of transistors is reduced, and since two transistors can be implemented as small transistors, the layout of the circuit is reduced.
예시적인 바람직한 실시예들을 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들을 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구 범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.While the invention has been described using exemplary preferred embodiments, it will be understood that the scope of the invention is not limited to the disclosed embodiments. Rather, the scope of the present invention is intended to include all of the various modifications and similar configurations. Accordingly, the claims should be construed as broadly as possible to encompass all such modifications and similar constructions.
이상과 같은 본 발명에 의하면, 소형화된 새로운 구조의 디-플립플롭 회로를 구현할 수 있다.According to the present invention as described above, it is possible to implement a de-flip-flop circuit of a new miniaturized structure.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980043724A KR20000026260A (en) | 1998-10-19 | 1998-10-19 | D flip-flop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980043724A KR20000026260A (en) | 1998-10-19 | 1998-10-19 | D flip-flop circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000026260A true KR20000026260A (en) | 2000-05-15 |
Family
ID=19554543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980043724A KR20000026260A (en) | 1998-10-19 | 1998-10-19 | D flip-flop circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000026260A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100391825B1 (en) * | 2001-03-12 | 2003-07-16 | 주식회사 케이이씨 | fast reset flip-flop circuit and reset method therefore |
| KR20160002147A (en) * | 2014-06-30 | 2016-01-07 | 에스케이하이닉스 주식회사 | Integrated circuit |
| KR102174586B1 (en) * | 2019-07-09 | 2020-11-05 | 충북대학교 산학협력단 | Unidirectional and bidirectional thermometer-code latch |
-
1998
- 1998-10-19 KR KR1019980043724A patent/KR20000026260A/en not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100391825B1 (en) * | 2001-03-12 | 2003-07-16 | 주식회사 케이이씨 | fast reset flip-flop circuit and reset method therefore |
| KR20160002147A (en) * | 2014-06-30 | 2016-01-07 | 에스케이하이닉스 주식회사 | Integrated circuit |
| KR102174586B1 (en) * | 2019-07-09 | 2020-11-05 | 충북대학교 산학협력단 | Unidirectional and bidirectional thermometer-code latch |
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